CN116913868A - 半导体器件及其制造方法 - Google Patents
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Abstract
本申请提供一种半导体器件及其制备方法，包括芯片衬底、栅极金属、发射极金属、钝化层以及阻裂层，栅极金属与发射极金属间隔设置于芯片衬底上，栅极金属具有栅极压焊区，发射极金属具有发射极压焊区，发射极压焊区与栅极压焊区沿第一方向排列且间隔设置，钝化层以及阻裂层同层设置于芯片衬底、栅极金属以及发射极金属上，钝化层具有第一开口以及第二开口，第一开口暴露发射极压焊区，第二开口暴露栅极压焊区，第一开口以及第二开口的拐角处至少具有贯穿钝化层的拐角去除孔，阻裂层至少设置于拐角去除孔中，钝化层的材料与阻裂层的材料不同，以降低位于第一开口以及第二开口的拐角处的钝化层出现开裂的风险。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。
背景技术
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，IGBT）是一种MOS场效应晶体管和双极型晶体管复合的新型电力电子器件。因其具有易于驱动、控制简单、导通压降低、通态电流大以及损耗小的优点，因而被广泛地应用各个领域中，诸如通信、能源、交通、工业、医学、家用电器及航空航天等。
在绝缘栅双极型晶体管的制造过程中，需要在钝化层上形成开口，以得到发射极压焊区和栅极压焊区。然而，由于在钝化层上形成开口后，钝化层与发射极压焊区之间以及钝化层与栅极压焊区之间均具有高度差，在后续的工艺过程中，开口的拐角处会受到极大的应力，容易导致开口的拐角处的钝化层出现开裂的情况，进而影响绝缘栅双极型晶体管的可靠性。
发明内容
鉴于此，本申请提供一种半导体器件及其制备方法，以降低开口的拐角处的钝化层出现开裂的情况。
本申请提供一种半导体器件，包括芯片衬底、栅极金属、发射极金属、钝化层以及阻裂层，所述栅极金属与所述发射极金属间隔设置于所述芯片衬底上，所述栅极金属具有栅极压焊区，所述发射极金属具有发射极压焊区，所述发射极压焊区与所述栅极压焊区沿第一方向排列且间隔设置，所述钝化层以及所述阻裂层同层设置于所述芯片衬底、所述栅极金属以及所述发射极金属上，所述钝化层具有第一开口以及第二开口，所述第一开口暴露所述发射极压焊区，所述第二开口暴露所述栅极压焊区，所述第一开口以及所述第二开口的拐角处至少具有贯穿所述钝化层的拐角去除孔，所述阻裂层至少设置于所述拐角去除孔中，所述钝化层的材料与所述阻裂层的材料不同。
在一些实施例中，第二方向与所述第一方向垂直，所述阻裂层包括间隔设置的第一阻裂部以及第二阻裂部，所述拐角去除孔包括间隔设置的第一拐角孔和第二拐角孔，所述第一拐角孔位于所述第一开口的拐角处，所述第二拐角孔位于所述第二开口的拐角处，所述第一阻裂部位于所述第一拐角孔中，所述第二阻裂部位于所述第二拐角孔中。
在一些实施例中，所述第二阻裂部以及所述第一阻裂部沿所述第二方向延伸，在所述第二方向上，靠近所述第一开口的边缘到远离所述第一开口的一侧之间的所述钝化层的宽度与所述第一阻裂部的宽度相同，靠近所述第二开口的边缘到远离所述第二开口的一侧之间的所述钝化层的宽度与所述第二阻裂部的宽度相同。
在一些实施例中，所述第二阻裂部以及所述第一阻裂部沿所述第二方向延伸，所述第一阻裂部的宽度以及所述第二阻裂部的宽度与未设置有所述第一开口以及所述第二开口的部分所述钝化层的宽度相同。
在一些实施例中，所述第二阻裂部以及所述第一阻裂部沿所述第一方向延伸；在所述第一方向上，所述第一阻裂部的长度与未设置有所述第一开口以及所述第二开口的部分所述钝化层的长度相同，所述第一开口靠近所述第二开口的边缘到所述第二开口远离所述第一开口的边缘之间的所述钝化层的长度与所述第二阻裂部的长度相同。
在一些实施例中，所述第一阻裂部以及所述第二阻裂部均包括多个间隔设置的阻挡部，多个所述阻挡部沿所述第二方向和第一方向中的至少一者排列。
在一些实施例中，所述钝化层的材料为氮化硅，所述阻裂层的材料包括富硅氮化硅、环氧树脂、氧化铝、磷硅玻璃、二氧化硅和正硅酸乙酯中的至少一种。
本申请还提供一种半导体器件的制备方法，包括：
提供芯片衬底；
在所述芯片衬底上形成间隔设置的栅极金属与发射极金属，所述栅极金属具有栅极压焊区，所述发射极金属具有发射极压焊区，所述发射极压焊区与所述栅极压焊区沿第一方向排列且间隔设置；
在所述芯片衬底、所述栅极金属以及所述发射极金属上形成钝化层以及阻裂层，所述钝化层具有第一开口以及第二开口，所述第一开口暴露所述发射极压焊区，所述第二开口暴露所述栅极压焊区，所述第一开口以及所述第二开口的拐角处至少具有贯穿所述钝化层的拐角去除孔，所述阻裂层至少设置于所述拐角去除孔中，所述钝化层的材料与所述阻裂层的材料不同。
在一些实施例中，所述钝化层的材料为氮化硅，所述阻裂层的材料包括富硅氮化硅、环氧树脂、氧化铝、磷硅玻璃、二氧化硅和正硅酸乙酯中的至少一种。
在一些实施例中，所述在所述芯片衬底、所述栅极金属以及所述发射极金属上形成钝化层以及阻裂层中，包括：
在所述芯片衬底、所述栅极金属以及所述发射极金属上形成钝化膜层，并去除部分所述钝化膜层，所述钝化膜层形成具有第一开口以及第二开口的钝化层，并在位于所述第一开口以及所述第二开口的拐角处形成拐角去除孔；
在所述拐角去除孔中形成阻裂层。
本申请提供一种半导体器件及其制备方法，包括芯片衬底、栅极金属、发射极金属、钝化层以及阻裂层，栅极金属与发射极金属间隔设置于芯片衬底上，栅极金属具有栅极压焊区，发射极金属具有发射极压焊区，发射极压焊区与栅极压焊区沿第一方向排列且间隔设置，钝化层以及阻裂层同层设置于芯片衬底、栅极金属以及发射极金属上，钝化层具有第一开口以及第二开口，第一开口暴露发射极压焊区，第二开口暴露栅极压焊区，第一开口以及第二开口的拐角处至少具有贯穿钝化层的拐角去除孔，阻裂层至少设置于拐角去除孔中，钝化层的材料与阻裂层的材料不同，以降低位于第一开口以及第二开口的拐角处的钝化层出现开裂的风险。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的半导体器件的第一种平面结构示意图；
图2是图1中的半导体器件沿AB线的截面结构示意图；
图3是图1中的半导体器件沿CD线的截面结构示意图；
图4是本申请提供的栅极金属以及发射极金属的平面结构示意图；
图5是本申请提供的半导体器件的第二种平面结构示意图；
图6是本申请提供的半导体器件的第三种平面结构示意图；
图7是本申请提供的半导体器件的第四种平面结构示意图；
图8是本申请提供的半导体器件的制备方法的流程示意图。
附图标记：
10、半导体器件；100、芯片衬底；200、栅极金属；210、栅极压焊区；300、发射极金属；310、发射极压焊区；400、钝化层；410、第一开口；420、第二开口；430、拐角去除孔；500、阻裂层；510、第一阻裂部；520、第二阻裂部；600、集电极。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
本申请提供一种半导体器件，半导体器件包括芯片衬底、栅极金属、发射极金属、钝化层以及阻裂层，栅极金属与发射极金属间隔设置于芯片衬底上，栅极金属具有栅极压焊区，发射极金属具有发射极压焊区，发射极压焊区与栅极压焊区沿第一方向排列且间隔设置，钝化层以及阻裂层同层设置于芯片衬底、栅极金属以及发射极金属上，钝化层具有第一开口以及第二开口，第一开口暴露发射极压焊区，第二开口暴露栅极压焊区，第一开口以及第二开口的拐角处至少具有贯穿钝化层的拐角去除孔，阻裂层至少设置于拐角去除孔中，钝化层的材料与阻裂层的材料不同。
在本申请中，通过蚀刻工艺去除第一开口和第二开口的拐角处的钝化层，形成拐角去除孔，之后再在该拐角去除孔中形成与钝化层的材料不同的阻裂层，以减小后续的工艺过程中，第一开口和第二开口的拐角处所受的应力，进而降低位于第一开口以及第二开口的拐角处的钝化层出现开裂的风险，进而提高半导体器件的可靠性。
请参考图1-图4，图1是本申请提供的半导体器件的第一种平面结构示意图；图2是图1中的半导体器件沿AB线的截面结构示意图；图3是图1中的半导体器件沿CD线的截面结构示意图；图4是本申请提供的栅极金属以及发射极金属的平面结构示意图。本申请提供一种半导体器件10，包括芯片衬底100、集电极600、氧化层、栅极金属200、发射极金属300、钝化层400以及阻裂层500，具体描述如下。
栅极金属200与发射极金属300间隔设置于芯片衬底100上，栅极金属200具有栅极压焊区210，发射极金属300具有发射极压焊区310，发射极压焊区310与栅极压焊区210沿第一方向y排列且间隔设置，钝化层400以及阻裂层500同层设置于芯片衬底100、栅极金属200以及发射极金属300上，钝化层400具有第一开口410以及第二开口420，第一开口410暴露发射极压焊区310，第二开口420暴露栅极压焊区210，第一开口410以及第二开口420的拐角处具有贯穿钝化层400的拐角去除孔430，阻裂层500至少设置于拐角去除孔430中，钝化层400的材料与阻裂层500的材料不同。具体的，芯片衬底100的材料包括单晶硅、氮化镓和碳化硅中的至少一种，芯片衬底100包括依次设置的P+型集电区、N+型缓冲区和N型区，N型区中远离N+型缓冲区的一侧设置有间隔设置的P型基区，P型基区中设置有N+型源区，氧化层设置于N型区、P型基区以及N+型源区上。栅极金属200设置于氧化层上，发射极金属300设置于P型基区以及N+型源区，栅极金属200与发射极金属300间隔设置，栅极金属200的平面形状类似U字型，发射极金属300围绕栅极金属200设置。
钝化层400设置于芯片衬底100、栅极金属200以及发射极金属300上，钝化层400具有第一开口410以及第二开口420，第一开口410贯穿钝化层400以暴露发射极压焊区310，第二开口420贯穿钝化层400以暴露栅极压焊区210。第一开口410以及第二开口420的平面形状为多边形或圆形等，如正方形、矩形、正六边形或正八变形等，在本实施例中，以正方形为例进行说明。第一开口410区的面积大于第二开口420区的面积，钝化层400的厚度d1为0.55-2.5μm。进一步的，钝化层400的厚度d1可以为0.55μm、0.58μm、0.65μm、0.88μm、1.23μm、1.56μm、2.21μm或2.5μm等，第一开口410以及第二开口420的拐角处具有贯穿钝化层400的拐角去除孔430，拐角去除孔430包括间隔设置的第一拐角孔和第二拐角孔，第一拐角孔位于所述第一开口410的拐角处，所述第二拐角孔位于所述第二开口420的拐角处。
阻裂层500的厚度d2为0.55-2.5μm。进一步的，阻裂层500的厚度d2可以为0.55μm、0.58μm、0.65μm、0.88μm、1.23μm、1.56μm、2.21μm或2.5μm等。第二方向x与第一方向y垂直，阻裂层500包括间隔设置且沿第二方向x延伸的第一阻裂部510以及第二阻裂部520，每一第一阻裂部510位于一第一拐角孔中，每一第二阻裂部520位于一第二拐角孔中。第二方向x上，靠近第一开口410的边缘到远离第一开口410的一侧之间的钝化层400的宽度w1与第一阻裂部510的宽度r1相同，靠近第二开口420的边缘到远离第二开口420的一侧之间的钝化层400的宽度w2与第二阻裂部520的宽度r2相同，即第二方向x上，靠近第一开口410的边缘到远离第一开口410的一侧之间的钝化层400的宽度w1与第一拐角孔的宽度相同，靠近第二开口420的边缘到远离第二开口420的一侧之间的钝化层400的宽度w2与第二拐角孔的宽度相同。钝化层400的材料为氮化硅，阻裂层500的材料包括富硅氮化硅、环氧树脂、氧化铝、磷硅玻璃、二氧化硅和正硅酸乙酯中的至少一种。优选的，阻裂层500的材料为富硅氮化硅，富硅氮化硅中的硅元素的含量大于氮化硅中硅元素的含量，富硅氮化硅的膜层较氮化硅、氧化硅更致密，对半导体器件10中的杂质离子具有更好的吸附性，进而降低杂质离子对半导体器件10的影响。P+型集电区远离N型区的一面设置有集电极600。
在一实施例中，自拐角处朝向钝化层400的边缘的方向上，阻裂层500的长度逐渐减小。
现有的半导体器件中，由于钝化层与栅极金属之间以及钝化层与发射极金属之间均具有高度差，导致在后续的工艺过程中，应力会集中在第一开口和第二开口的拐角处，而钝化层的厚度越大，第一开口和第二开口的拐角处所受的应力越大，导致第一开口和第二开口的拐角处的钝化层容易出现开裂的风险。
而在本申请中，为了减小后续的工艺过程中第一开口410和第二开口420的拐角处所受的应力，通过蚀刻工艺去除第一开口410和第二开口420的拐角处的钝化层400，形成拐角去除孔430，之后再在该拐角去除孔430中形成与钝化层400的材料不同的阻裂层500，从而减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
在本申请中，第二方向x上，将阻裂层500的厚度d2以及钝化层400的厚度d1设置才此范围内，可以进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
在本申请中，将靠近第一开口410的边缘到远离第一开口410的一侧之间的钝化层400的宽度w1设置为与第一阻裂部510的宽度r1相同，靠近第二开口420的边缘到远离第二开口420的一侧之间的钝化层400的宽度w2设置为与第二阻裂部520的宽度r2相同，以使得阻裂层500可以从第一开口410和第二开口420的拐角处将钝化层400划分成多个相互不接触的膜层，从而进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
在本申请中，自拐角处朝向钝化层400的边缘的方向上，阻裂层500的长度逐渐减小，以进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
请参阅图5，图5是本申请提供的半导体器件10的第二种平面结构示意图。需要说明的是，第二种结构与第一种结构的不同之处在于：
第二阻裂部520以及第一阻裂部510沿第二方向x延伸，第一阻裂部510的宽度r1以及第二阻裂部520的宽度r2与未设置有第一开口410以及第二开口420的部分钝化层400的宽度w相同，即第一阻裂部510以及第二阻裂部520贯穿整个钝化层400。
在本申请中，在第二方向x上，将第一阻裂部510的宽度r1以及第二阻裂部520的宽度r2设置为与未设置有第一开口410以及第二开口420的部分钝化层400的宽度w相同，使得阻裂层500可以从第一开口410和第二开口420的拐角处将钝化层400划分成多个相互不接触的膜层，从而进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
请参阅图6，图6是本申请提供的半导体器件10的第三种平面结构示意图。需要说明的是，第三种结构与第一种结构的不同之处在于：
第二阻裂部520以及第一阻裂部510沿第一方向y延伸；在第一方向y上，第一阻裂部510的长度h1与未设置有第一开口410以及第二开口420的部分钝化层400的长度L1相同，第一开口410靠近第二开口420的边缘到第二开口420远离第一开口410的边缘之间的钝化层400的长度L2与第二阻裂部520的长度h2相同，即阻裂层500从第一开口410和第二开口420的拐角处将钝化层400划分成多个相互不接触的膜层，从而进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
请参阅图7，图7是本申请提供的半导体器件10的第四种平面结构示意图。需要说明的是，第四种结构与第一种结构的不同之处在于：
第一阻裂部510以及第二阻裂部520均包括多个间隔设置的阻挡部，多个阻挡部沿第二方向x和第一方向y中的至少一者排列。在本实施例中，多个阻挡部沿第二方向x排列设置，阻挡部的平面形状可以为规则的多边形或圆形等，如，可以为矩形、正方型、圆形、六边形、八边形或三角形等。每一阻挡部的面积可以相同，也可以不相同。
在本申请中，通过在第二方向x和第一方向y中的至少一者设置多个间隔设置的阻挡部，以使得阻裂层500可以从第一开口410和第二开口420的拐角处将钝化层400划分成多个小膜层区域，以进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
在一实施例中，每两相邻的拐角处也设置有阻裂层500，即不是拐角处也设置有阻裂层500，以进一步使得阻裂层500可以从第一开口410和第二开口420的拐角处将钝化层400划分成多个小膜层区域，以进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
在一实施例中，自拐角处朝向钝化层400的边缘的方向上，多个阻裂部的面积逐渐减小，从而可以进一步减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
请参阅图8，图8是本申请提供的半导体器件10的制备方法的流程示意图。本申请还提供一种半导体器件10的制备方法，用于制备本申请所提供的半导体器件10，在本实施例中，以第一种结构为例进行说明，所述半导体器件10的制备方法包括：
S11、提供芯片衬底。
S12、在芯片衬底上形成间隔且同层设置的栅极金属与发射极金属，栅极金属具有栅极压焊区，发射极金属具有发射极压焊区，发射极压焊区与栅极压焊区沿第一方向排列且间隔设置。
S13、在芯片衬底、栅极金属以及发射极金属上形成钝化层以及阻裂层，钝化层具有第一开口以及第二开口，第一开口暴露发射极压焊区，第二开口暴露栅极压焊区，第一开口以及第二开口的拐角处至少具有贯穿钝化层的拐角去除孔，阻裂层至少设置于拐角去除孔中，钝化层的材料与阻裂层的材料不同。
具体的，在芯片衬底100、栅极金属200以及发射极金属300上形成钝化膜层，并去除部分钝化膜层，钝化膜层形成具有第一开口410以及第二开口420的钝化层400，并在位于第一开口410以及第二开口420的拐角处形成拐角去除孔430；
在拐角去除孔430中形成阻裂层500。
钝化层400的材料为氮化硅，阻裂层500的材料包括富硅氮化硅、环氧树脂、氧化铝、磷硅玻璃、二氧化硅和正硅酸乙酯中的至少一种。
本申请提供一种半导体器件10及其制备方法，通过蚀刻工艺去除第一开口410和第二开口420的拐角处的钝化层400，形成拐角去除孔430，之后再在该拐角去除孔430中形成与钝化层400的材料不同的阻裂层500，以减小后续的工艺过程中第一开口410和第二开口420的拐角处所受的应力，从而减小第一开口410和第二开口420的拐角处所受的应力，进而降低位于第一开口410以及第二开口420的拐角处的钝化层400出现开裂的风险，进而提高半导体器件10的可靠性。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种半导体器件，其特征在于，包括芯片衬底、栅极金属、发射极金属、钝化层以及阻裂层，所述栅极金属与所述发射极金属间隔设置于所述芯片衬底上，所述栅极金属具有栅极压焊区，所述发射极金属具有发射极压焊区，所述发射极压焊区与所述栅极压焊区沿第一方向排列且间隔设置，所述钝化层以及所述阻裂层同层设置于所述芯片衬底、所述栅极金属以及所述发射极金属上，所述钝化层具有第一开口以及第二开口，所述第一开口暴露所述发射极压焊区，所述第二开口暴露所述栅极压焊区，所述第一开口以及所述第二开口的拐角处至少具有贯穿所述钝化层的拐角去除孔，所述阻裂层至少设置于所述拐角去除孔中，所述钝化层的材料与所述阻裂层的材料不同。
2.根据权利要求1所述的半导体器件，其特征在于，第二方向与所述第一方向垂直，所述阻裂层包括间隔设置的第一阻裂部以及第二阻裂部，所述拐角去除孔包括间隔设置的第一拐角孔和第二拐角孔，所述第一拐角孔位于所述第一开口的拐角处，所述第二拐角孔位于所述第二开口的拐角处，所述第一阻裂部位于所述第一拐角孔中，所述第二阻裂部位于所述第二拐角孔中。
3.根据权利要求2所述的半导体器件，其特征在于，所述第二阻裂部以及所述第一阻裂部沿所述第二方向延伸，在所述第二方向上，靠近所述第一开口的边缘到远离所述第一开口的一侧之间的所述钝化层的宽度与所述第一阻裂部的宽度相同，靠近所述第二开口的边缘到远离所述第二开口的一侧之间的所述钝化层的宽度与所述第二阻裂部的宽度相同。
4.根据权利要求2所述的半导体器件，其特征在于，所述第二阻裂部以及所述第一阻裂部沿所述第二方向延伸，所述第一阻裂部的宽度以及所述第二阻裂部的宽度与未设置有所述第一开口以及所述第二开口的部分所述钝化层的宽度相同。
5.根据权利要求2所述的半导体器件，其特征在于，所述第二阻裂部以及所述第一阻裂部沿所述第一方向延伸；在所述第一方向上，所述第一阻裂部的长度与未设置有所述第一开口以及所述第二开口的部分所述钝化层的长度相同，所述第一开口靠近所述第二开口的边缘到所述第二开口远离所述第一开口的边缘之间的所述钝化层的长度与所述第二阻裂部的长度相同。
6.根据权利要求2所述的半导体器件，其特征在于，所述第一阻裂部以及所述第二阻裂部均包括多个间隔设置的阻挡部，多个所述阻挡部沿所述第二方向和第一方向中的至少一者排列。
7.根据权利要求1所述的半导体器件，其特征在于，所述钝化层的材料为氮化硅，所述阻裂层的材料包括富硅氮化硅、环氧树脂、氧化铝、磷硅玻璃、二氧化硅和正硅酸乙酯中的至少一种。
8.一种半导体器件的制备方法，其特征在于，包括：
提供芯片衬底；
在所述芯片衬底上形成间隔设置的栅极金属与发射极金属，所述栅极金属具有栅极压焊区，所述发射极金属具有发射极压焊区，所述发射极压焊区与所述栅极压焊区沿第一方向排列且间隔设置；
在所述芯片衬底、所述栅极金属以及所述发射极金属上形成钝化层以及阻裂层，所述钝化层具有第一开口以及第二开口，所述第一开口暴露所述发射极压焊区，所述第二开口暴露所述栅极压焊区，所述第一开口以及所述第二开口的拐角处至少具有贯穿所述钝化层的拐角去除孔，所述阻裂层至少设置于所述拐角去除孔中，所述钝化层的材料与所述阻裂层的材料不同。
9.根据权利要求8所述的半导体器件制备方法，其特征在于，所述钝化层的材料为氮化硅，所述阻裂层的材料包括富硅氮化硅、环氧树脂、氧化铝、磷硅玻璃、二氧化硅和正硅酸乙酯中的至少一种。
10.根据权利要求8所述的半导体器件制备方法，其特征在于，所述在所述芯片衬底、所述栅极金属以及所述发射极金属上形成钝化层以及阻裂层中，包括：
在所述芯片衬底、所述栅极金属以及所述发射极金属上形成钝化膜层，并去除部分所述钝化膜层，所述钝化膜层形成具有第一开口以及第二开口的钝化层，并在位于所述第一开口以及所述第二开口的拐角处形成拐角去除孔；
在所述拐角去除孔中形成阻裂层。
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|---|---|---|---|
| CN202311163048.XA CN116913868A (zh) | 2023-09-11 | 2023-09-11 | 半导体器件及其制造方法 |
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|---|---|
| CN116913868A true CN116913868A (zh) | 2023-10-20 |
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| CN202311163048.XA Pending CN116913868A (zh) | 2023-09-11 | 2023-09-11 | 半导体器件及其制造方法 |
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| CN (1) | CN116913868A (zh) |
Citations (4)
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| CN115548110A (zh) * | 2022-11-28 | 2022-12-30 | 深圳市威兆半导体股份有限公司 | 半导体器件及其制造方法 |
-
2023
- 2023-09-11 CN CN202311163048.XA patent/CN116913868A/zh active Pending
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