CN114464531A - 碳化硅肖特基二极管的结构、制造方法及电力电子设备 - Google Patents
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Abstract
一种碳化硅肖特基二极管的结构、制造方法及电力电子设备，属于半导体技术领域，通过包括外延层和肖特基金属层；外延层上设有依次排列的多个P型区；每两个P型区之间设置有第一凹槽；在外延层上表面和第一凹槽中沉积有肖特基金属层；由于第一凹槽中沉积的所述肖特基金属层与所述外延层形成肖特基结，而第一凹槽使得肖特基结的表面积增大，在较小的PN结间距上，实现更大的肖特基结的占比，故减小了正向压降；同时，所述P型区与外延层形成PN结，两个PN结形成夹断电场，使得肖特基结处的电场减弱，故减小了漏电流；即：在降低正向压降的同时减小漏电流。
Description
技术领域
本申请属于半导体技术领域，尤其涉及一种碳化硅肖特基二极管的结构、制造方法及电力电子设备。
背景技术
碳化硅肖特基二极管是融合PN结及肖特基结的器件,其基本元胞结构是在两个PN结之间插入肖特基结，通过两个PN结夹断电场，降低肖特基结处的电场强度，具备较低的反向恢复时间及超软的恢复特性，被广泛应用在电源领域中。在碳达峰、碳中和的时代背景下，对该器件的需求越来越广泛，同时对该器件的性能提出低正向压降和低漏电流的要求。
相关的碳化硅肖特基二极管的结构改进方式如下：
（1）在电流密度相同及低漏电流的情况下，可以通过增加芯片的面积降低正向压降，但增加了芯片成本，市场很难接受；
（2）增加肖特基元胞的尺寸，虽然提升了正向电流密度，但漏电流随之变大；
（3）通过剪薄技术，降低欧姆接触电阻，有利于降低正向压降，但容易产生碎片，不利于经济成本；
（4）通过光刻及刻蚀技术使PN结注入区在1μm以下，但现阶段该器件主要在4至6寸线进行生产，光刻及刻蚀线宽达不到设计需求，故受到现有制程的最小线宽的限制。
故相关的碳化硅肖特基二极管存在无法在降低正向压降的同时减小漏电流的缺陷。
发明内容
本申请的目的在于提供一种碳化硅肖特基二极管的结构、制造方法及电力电子设备，旨在解决相关的碳化硅肖特基二极管无法在降低正向压降的同时减小漏电流的问题。
本申请实施例提供了一种碳化硅肖特基二极管的结构，包括外延层和肖特基金属层；
所述外延层上设有依次排列的多个P型区；
每两个所述P型区之间设置有第一凹槽；
在所述外延层上表面和所述第一凹槽中沉积有所述肖特基金属层。
在其中一个实施例中，所述外延层为N-层；
所述P型区与所述N-层形成PN结；
所述第一凹槽中沉积的所述肖特基金属层与所述N-层形成肖特基结。
在其中一个实施例中，所述肖特基金属层为钛、银或镍中的一种；所述外延层为碳化硅。
在其中一个实施例中，所述外延层设置于衬底的上表面；所述衬底为N+衬底；所述衬底为碳化硅。
在其中一个实施例中，所述P型区为微米级或亚微米级，所述第一凹槽为亚微米级，每两个所述P型区之间的间距为微米级。
本申请实施例还提供了一种碳化硅肖特基二极管的制造方法，其特征在于，所述制造方法包括：
步骤A：在衬底上表面形成外延层；
步骤B：在所述外延层上表面形成二氧化硅掩膜层；
步骤C：在所述二氧化硅掩膜层上表面形成第一氮化硅层；其中，所述第一氮化硅层部分填充所述二氧化硅掩膜层中的牺牲区域，以形成第一微孔；
步骤D：移除所述第一氮化硅层的上表面且保留所述二氧化硅掩膜层侧壁上的所述第一氮化硅层以形成复合层，且使所述第一微孔延伸至所述外延层上表面；其中，所述复合层包括二氧化硅区和氮化硅区；
步骤E：在所述复合层上表面离子注入以形成多个P型区；
步骤F：移除所述复合层中的所述二氧化硅区以形成第二凹槽，并在所述外延层上表面形成第二氮化硅层；其中，所述第二氮化硅层完全填充所述第一微孔，所述第二氮化硅层部分填充所述第二凹槽，以形成第二微孔；
步骤G：移除所述第二氮化硅层的上表面，以使所述第二微孔延伸至所述外延层上表面；
步骤H：在所述外延层的所述第二微孔处形成第一凹槽；
步骤I：移除所述第二氮化硅层，沉积碳膜并高温退火，移除所述碳膜后，在所述外延层上表面和所述第一凹槽中形成肖特基金属层。
在其中一个实施例中，所述步骤B包括：
在所述外延层上表面形成二氧化硅层；
通过显像移除所述二氧化硅层的牺牲区域以形成二氧化硅掩膜层；其中，所述牺牲区域在所述二氧化硅层中依次排列。
在其中一个实施例中，所述步骤E包括：
以所述复合层作掩膜，在所述外延层的所述第一微孔处注入铝离子以形成多个所述P型区。
在其中一个实施例中，所述步骤H包括：
以移除上表面后的所述第二氮化硅层作掩膜，刻蚀所述外延层，在所述外延层的所述第二微孔处形成第一凹槽。
本申请实施例还提供一种电力电子设备，所述电力电子设备包括上述的碳化硅肖特基二极管的结构。
本发明实施例与现有技术相比存在的有益效果是：由于第一凹槽中沉积的所述肖特基金属层与所述外延层形成肖特基结，而第一凹槽使得肖特基结的表面积增大，在较小的PN结间距上，实现更大的肖特基结的占比，故减小了正向压降；同时，所述P型区与外延层形成PN结，两个PN结形成夹断电场，使得肖特基结处的电场减弱，故减小了漏电流；即：在降低正向压降的同时减小漏电流。
附图说明
为了更清楚地说明本发明实施例中的技术发明，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例提供的碳化硅肖特基二极管的结构的一种结构示意图；
图2为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成外延层的一种示意图；
图3为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成二氧化硅层的一种示意图；
图4为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成二氧化硅掩膜层的一种示意图；
图5为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成第一氮化硅层的一种示意图；
图6为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成复合层的一种示意图；
图7为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成多个P型区的一种示意图；
图8为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成第二凹槽的一种示意图；
图9为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成第二氮化硅层的一种示意图；
图10为本申请实施例提供的碳化硅肖特基二极管的制造方法中使所述第二微孔延伸至外延层上表面的一种示意图；
图11为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成第一凹槽的一种示意图；
图12为本申请实施例提供的碳化硅肖特基二极管的制造方法中移除第二氮化硅层的一种示意图；
图13为本申请实施例提供的碳化硅肖特基二极管的制造方法中沉积碳膜的一种示意图；
图14为本申请实施例提供的碳化硅肖特基二极管的制造方法中形成肖特基金属层的一种示意图。
具体实施方式
为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1示出了本发明实施例提供的碳化硅肖特基二极管的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：
上述碳化硅肖特基二极管的结构，包括外延层10和肖特基金属层20；
外延层10上设有依次排列的多个P型区11；每两个P型区11之间设置有第一凹槽12；在外延层10上表面和第一凹槽12中沉积有肖特基金属层20。
需要说明的是，外延层10为N-层；P型区11与N-层形成PN结；第一凹槽12中沉积的肖特基金属层20与N-层形成肖特基结。
通过第一凹槽12中沉积的肖特基金属层20与N-层形成肖特基结，而第一凹槽12使得肖特基结的表面积增大，在较小的PN结间距上，实现更大的肖特基结的占比，故减小了正向压降；同时，P型区11与N-层形成PN结，两个PN结形成夹断电场，使得肖特基结处的电场减弱，故减小了漏电流；即：在降低正向压降的同时减小漏电流。
作为示例而非限定，肖特基金属层20为钛、银或镍中的一种；外延层10为碳化硅。
采用碳化硅作为外延层10，具有临界击穿电场强度高、热导率高以及饱和电子漂移速度高等优点。
具体实施中，外延层10设置于衬底90的上表面；衬底90为N+衬底90；衬底90为碳化硅。
采用碳化硅作为衬底90，具有临界击穿电场强度高、热导率高以及饱和电子漂移速度高等优点。
需要强调的是，P型区11为微米级或亚微米级，第一凹槽12为亚微米级，每两个P型区11之间的间距为微米级。
通过亚微米级的第一凹槽12，使得肖特基结的表面积增大，故减小了正向压降。通过每两个P型区11之间的间距为微米级，使得两个PN结形成夹断电场更强，使得肖特基结处的电场进一步减弱，且第一凹槽12较窄，故进一步减小了漏电流；即：进一步在降低正向压降的同时减小漏电流。
具体实施中，第一凹槽12的深度小于P型区11的深度。
与一种碳化硅肖特基二极管实施例相对应，本发明还提供了一种碳化硅肖特基二极管的制造方法的一种实施例。
一种碳化硅肖特基二极管的制造方法，制造方法包括步骤301至步骤308。
在步骤301中，如图2所示，在衬底90上表面形成外延层10。
通过气相沉积或者溅射在衬底90上表面形成外延层10。该外延层10可以为N-层，该衬底90可以为N+衬底，该外延层10和衬底90可以为碳化硅。
在步骤302中，在外延层10上表面形成二氧化硅掩膜层40。
具体实施中，步骤302包括步骤302-1和步骤302-2。
在步骤302-1中，如图3所示，在外延层10上表面形成二氧化硅层30。
通过气相沉积或者溅射在外延层10上表面形成二氧化硅层30。
在步骤302-2中，如图4所示，通过显像移除二氧化硅层30的牺牲区域41以形成二氧化硅掩膜层40；其中，牺牲区域41在二氧化硅层30中依次排列。
具体实施中，二氧化硅掩膜层40间距的最小线宽为1μm，也可根据实际设计需求适当调整，为最大限度的降低漏电流，S二氧化硅掩膜层40间距的最小线宽可以选择1μm至2μm。
显像包括光刻和干法刻蚀。
在步骤303中，如图5所示，在二氧化硅掩膜层40上表面形成第一氮化硅层50；其中，第一氮化硅层50部分填充二氧化硅掩膜层40中的牺牲区域41，以形成第一微孔51。
第一氮化硅层50的厚度决定了第一微孔51的大小，第一氮化硅层50的厚度越大，相应构造出的第一微孔51越小。
在步骤304中，如图6所示，移除第一氮化硅层50的上表面且保留二氧化硅掩膜层40侧壁上的第一氮化硅层50以形成复合层60，且使第一微孔51延伸至外延层10上表面；其中，复合层60包括二氧化硅区61和氮化硅区62。
无掩膜干法刻蚀第一氮化硅层50，移除第一氮化硅层50的上表面且保留二氧化硅掩膜层40侧壁上的第一氮化硅层50以形成复合层60，且使第一微孔51延伸至外延层10上表面。
在步骤305中，如图7所示，在复合层60上表面离子注入以形成多个P型区11。
步骤305包括：以复合层60作掩膜，在外延层10的第一微孔51处注入铝离子以形成多个P型区11；从而使得多个P型区11与外延层10形成多个 PN结。
在步骤306中，如图8所示， 移除复合层60中的二氧化硅区61以形成第二凹槽63；如图9所示，并在外延层10上表面形成第二氮化硅层70；其中，第二氮化硅层70完全填充第一微孔51，第二氮化硅层70部分填充第二凹槽63，以形成第二微孔71。具体实施中，可以通过气相沉积和溅射在外延层10上表面形成第二氮化硅层70。
在步骤307中，如图10所示，移除第二氮化硅层70的上表面，以使第二微孔71延伸至外延层10上表面。
通过无掩膜干法刻蚀移除第二氮化硅层70的上表面，以使第二微孔71延伸至外延层10上表面。
在步骤308中，如图11所示，在外延层10的第二微孔71处形成第一凹槽12。
具体实施中，步骤308包括：以移除上表面后的第二氮化硅层70作掩膜，刻蚀外延层10，在外延层10的第二微孔71处形成第一凹槽12。第一凹槽12的深度小于PN结的结深。
当第二氮化硅层70的厚度为0.35μm，第一微孔51的宽度为1μm时，第一凹槽12的深度为0.5μm时，肖特基结区的占比达到90%，相比该结构的无沟槽器件的82.5%，有大幅度提高。
在步骤309中，如图12所示，移除第二氮化硅层70；如图13所示，沉积碳膜80并高温退火；如图14所示，移除碳膜80后，在外延层10上表面和第一凹槽12中形成肖特基金属层20。具体实施中，可以通过气相沉积和溅射在外延层10上表面和第一凹槽12中形成肖特基金属层20。可以通过湿法刻蚀移除第二氮化硅层70。
通过上述碳化硅肖特基二极管的制造方法，可以在1μm最小线宽的制程下，构造出0.1μm至0.5μm的微孔，从而在1μm最小线宽的制程下实现了小于1μm的最小线宽。
本发明实施例还提供一种电力电子设备， 该电力电子设备包括上述的碳化硅肖特基二极管的结构。
本发明实施例通过包括外延层和肖特基金属层；外延层上设有依次排列的多个P型区；每两个P型区之间设置有第一凹槽；在外延层上表面和第一凹槽中沉积有肖特基金属层；由于第一凹槽中沉积的所述肖特基金属层与所述外延层形成肖特基结，而第一凹槽使得肖特基结的表面积增大，在较小的PN结间距上，实现更大的肖特基结的占比，故减小了正向压降；同时，P型区与外延层形成PN结，两个PN结形成夹断电场，使得肖特基结处的电场减弱，故减小了漏电流；即：在降低正向压降的同时减小漏电流。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。
Claims (10)
1.一种碳化硅肖特基二极管的结构，其特征在于，包括外延层和肖特基金属层；
所述外延层上设有依次排列的多个P型区；
每两个所述P型区之间设置有第一凹槽；
在所述外延层上表面和所述第一凹槽中沉积有所述肖特基金属层。
2.如权利要求1所述的碳化硅肖特基二极管的结构，其特征在于，所述外延层为N-层；
所述P型区与所述N-层形成PN结；
所述第一凹槽中沉积的所述肖特基金属层与所述N-层形成肖特基结。
3.如权利要求1所述的碳化硅肖特基二极管的结构，其特征在于，所述肖特基金属层为钛、银或镍中的一种；所述外延层为碳化硅。
4.如权利要求1所述的碳化硅肖特基二极管的结构，其特征在于，所述外延层设置于衬底的上表面；所述衬底为N+衬底；所述衬底为碳化硅。
5.如权利要求1所述的碳化硅肖特基二极管的结构，其特征在于，所述P型区为微米级或亚微米级，所述第一凹槽为亚微米级，每两个所述P型区之间的间距为微米级。
6.一种碳化硅肖特基二极管的制造方法，其特征在于，所述制造方法包括：
步骤A：在衬底上表面形成外延层；
步骤B：在所述外延层上表面形成二氧化硅掩膜层；
步骤C：在所述二氧化硅掩膜层上表面形成第一氮化硅层；其中，所述第一氮化硅层部分填充所述二氧化硅掩膜层中的牺牲区域，以形成第一微孔；
步骤D：移除所述第一氮化硅层的上表面且保留所述二氧化硅掩膜层侧壁上的所述第一氮化硅层以形成复合层，且使所述第一微孔延伸至所述外延层上表面；其中，所述复合层包括二氧化硅区和氮化硅区；
步骤E：在所述复合层上表面离子注入以形成多个P型区；
步骤F：移除所述复合层中的所述二氧化硅区以形成第二凹槽，并在所述外延层上表面形成第二氮化硅层；其中，所述第二氮化硅层完全填充所述第一微孔，所述第二氮化硅层部分填充所述第二凹槽，以形成第二微孔；
步骤G：移除所述第二氮化硅层的上表面，以使所述第二微孔延伸至所述外延层上表面；
步骤H：在所述外延层的所述第二微孔处形成第一凹槽；
步骤I：移除所述第二氮化硅层，沉积碳膜并高温退火，移除所述碳膜后，在所述外延层上表面和所述第一凹槽中形成肖特基金属层。
7.根据权利要求6所述的碳化硅肖特基二极管的制造方法，其特征在于，所述步骤B包括：
在所述外延层上表面形成二氧化硅层；
通过显像移除所述二氧化硅层的牺牲区域以形成二氧化硅掩膜层；其中，所述牺牲区域在所述二氧化硅层中依次排列。
8.根据权利要求6所述的碳化硅肖特基二极管的制造方法，其特征在于，所述步骤E包括：
以所述复合层作掩膜，在所述外延层的所述第一微孔处注入铝离子以形成多个所述P型区。
9.根据权利要求6所述的碳化硅肖特基二极管的制造方法，其特征在于，所述步骤H包括：
以移除上表面后的所述第二氮化硅层作掩膜，刻蚀所述外延层，在所述外延层的所述第二微孔处形成第一凹槽。
10.一种电力电子设备，其特征在于，所述电力电子设备包括如权利要求1至5任意一项所述的碳化硅肖特基二极管的结构。
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