CN1143388C - 减少了衬底缺陷的cmos集成电路 - Google Patents

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Abstract

一种用来在制造过程中减少硅衬底中硅缺陷形成的互补金属氧化物(CMOS)集成电路。硅缺陷以间隙原子的形式形成于硅衬底中。该CMOS集成电路包括形成在硅衬底内的深注入区。还包括至少一个形成在硅衬底中的垂直沟槽。这样形成的沟槽，使得至少部分沟槽穿透到硅衬底的深注入区，以在深注入区中形成垂直表面，由此使硅间隙原子在垂直表面复合。

Description

减少了衬底缺陷的CMOS集成电路
本发明一般涉及CMOS集成电路(ICs)的制造。特别涉及在硅衬底上制造CMOS集成电路的方法，其中对硅衬底进行大剂量深注入，以减少IC中的锁定问题。
伴随CMOS集成电路、特别是现代动态随机存取存储器(DRAM)电路的一个问题是它们对锁定效应的敏感性。在已有技术中这一问题是众所周知的，例如R.Troutman在 “Latch-up in CMOS Technology：The Problem and Its Cure.”Kluwer Acadmic，Norwell，MA(1986)中说明过。在该文献中，为了减小锁定问题，对硅衬底进行大剂量深注入。通常注入剂量越大锁定敏感性越低。但是，随着注入的掺杂剂量的增加，又会出现新的问题。在注入过程中及随后的制备集成电路的退火和氧化步骤中，会在硅衬底中导致如偶极子等缺陷的形成。
为了方便讨论硅缺陷问题，图1表示典型的已有技术的CMOS集成电路硅衬底100的部分剖面图，图中示出集成电路制造过程中的一特定过程。衬底100包括在前面工艺步骤形成的硼的大剂量深注入区102(例如，剂量范围在1E13-1E15离子/cm2)。在已有技术中，深硼注入工艺是众所周知的，所以这里不再说明。尽管该例中用硼作为掺杂材料，和已有技术一样，也可以用硼以外的其它掺杂剂，如磷和砷等。
如图1所示，衬底100有普通CMOS IC构型，使用众所周知的IC工艺技术，将栅叠层形成在结上，结形成在相应的P和N阱中。尽管示出的衬底有具体的形成在衬底上的元件的特殊构型，但不论形成在衬底上元件的具体构型如何，在采用大剂量深注入来降低IC对锁定效应的敏感性的时候，在IC的制造过程中，衬底中偶极子的形成是伴随CMOS IC制造的普遍问题。
在图1所示的例子中，在衬底100中形成P阱104和N阱106。分别在P阱104上形成重掺杂n型(N+)结108和110，在N阱106上形成重掺杂p型(P+)结112和114，它们与栅叠层自对准。形成浅沟槽隔离(STI)氧化物116以分离和隔离N+和P+结。在衬底100上形成栅叠层118。如已有技术一样，可以由不同的层如多晶硅层120、硅化物层、和/或氮化物层122构成栅叠层118。
如上所述，在衬底100内形成大剂量深注入区以降低IC对锁定效应的敏感性。掺杂剂可以是硼、磷、砷或其它常规掺杂材料。如上所述，通常注入剂量越大，锁定敏感性越低。但是一旦剂量增加超过某临界水平，注入工艺和集成电路制造中的随后工艺将导致在衬底中形成偶极子或缺陷。图1中用平行线124、126、和128来表示这些偶极子或缺陷。
所形成的偶极子124、126、128在衬底中以间隙原子和空位的形式存在，它不能迁移到硅衬底的表面。图1中用表面130表示衬底表面。认为间隙原子是和硅衬底的晶格常数没有关系的自由硅原子。在深注入过程中，这些间隙原子从硅晶格中释放出来，并在硅晶格中留下空位。通常，只要深注入的剂量保持在临界剂量(取决于深注入的深度和注入所用的掺杂剂)以下，间隙原子和空位可以迁移到硅衬底表面130，在IC制造的不同热循环过程中，它们会在衬底表面有效地消失。在此情况下，衬底中不形成偶极子。但是一旦剂量增加到临界剂量以上，所有的间隙原子和空位既不能复合也不能迁移到硅衬底的表面而有效消失。这将导致产生如偶极子124、126、和128等偶极子。
如图1所示，偶极子以随机方式形成。有时，偶极子，如偶极子128可以贯穿结或形成在衬底100上的其它元件(如图1所示，偶极子128贯穿结112)。如果出现这种情况，该偶极子会产生导致IC失效的电缺陷。例如，偶极子128会使结112产生结漏电，在IC工作时，这将把结电势下拉到不正确的水平。这种由偶极子导致的结漏电和其它电缺陷会导致IC的不可靠工作，因而降低了用大剂量深注入衬底制造的IC的成品率。
由于上述偶极子问题，用大剂量深注入衬底制造的IC使用的深注入中，其深注入剂量通常限定在不大于上述临界剂量。在注入深度约为衬底表面下1-2微米的深硼注入的具体例子中，临界剂量通常为8E13离子/cm2。类似地，使用其它掺杂剂以不同深度注入的另一个具体深注入衬底的临界剂量取决于掺杂剂和注入深度。
为了进一步降低锁定效应敏感性的问题，希望能够将剂量增加到上述临界剂量以上。一种解决方法是，在工艺中添加另外的退火步骤，以降低使用大剂量深注入衬底时形成偶极子的几率。图2表示硅衬底200，和图1衬底相似之处在于衬底200有和衬底100相同的元件。这些元件包括深硼注入区102、P阱104、N阱106、N+结108和110、P+结112和114、STI氧化物116、和栅叠层118。但是，已经用包括完成深硼注入步骤后的附加退火步骤的工艺制造了衬底200。该退火步骤包括将衬底加热一段时间，以便让更多的在深注入过程中形成的间隙原子和空位迁移到衬底的表面，在那里消失。
如图2中用偶极子202、204、和206所示，退火过程有利于打断或减少大的偶极子的形成。这降低了将产生足够强的如结漏电等电效应由此导致IC失效的一种如图2中的偶极子206等偶极子的几率。但是衬底中仍然形成了偶极子，并由此在IC中产生缺陷。退火工艺只是某种程度上降低了导致IC失效的偶极子的几率。
在另一个减少锁定问题的方法中，使用更昂贵的P+和P-衬底。在IC工艺开始前，这些更加昂贵的衬底要使用更高的掺杂浓度。但是，除了该衬底的附加费用以外，该方法只限于某些IC工艺。
因此，为了进一步降低CMOS IC(如DRAM电路)对锁定效应的敏感性，如果能克服衬底内形成偶极子的问题，希望使用更大剂量的深注入。本发明提供一种制造CMOS集成电路的方法，能降低集成电路制造过程中在大剂量深注入衬底中形成偶极子的几率。容许使用更大剂量的深注入，并由此降低用该新方法制造的IC对锁定效应的敏感性。
在一个实施例中，本发明涉及在制造互补金属氧化物半导体(CMOS)集成电路的过程中减少硅衬底中硅缺陷形成的方法。硅缺陷以间隙原子形式形成在硅衬底中。该方法包括将硅衬底设置在衬底处理室中。其中硅衬底有深注入区。该方法还包括在硅衬底上形成多个垂直沟槽，至少部分垂直沟槽穿透进硅衬底的深注入区，以在深注入区中形成垂直表面，由此使硅间隙原子在垂直表面复合。
在另一个实施例中，本发明涉及互补金属氧化物半导体(CMOS)集成电路，该电路构型成降低可以减少制造中硅衬底内硅缺陷的形成。硅缺陷以间隙原子形式形成于硅衬底中。CMOS集成电路包括形成在硅衬底内的深注入区。还包括至少一个形成在硅衬底内的垂直沟槽。这样形成的该沟槽，使至少部分沟槽穿透进硅衬底的深注入区，以在深注入区形成垂直表面，由此使硅间隙原子在垂直表面复合。
下面结合附图详细说明本发明的这些和其它特点。
借助于下面对本发明优选实施例的说明和附图，将使本发明的特点更清楚。
图1是包括深硼注入区的现有CMOS IC的部分剖面示意图。
图2是包括已经在制造工艺中退火过的深硼注入区的现有CMOS IC的另一个实施例的部分剖面示意图。
图3是根据本发明制造的CMOS IC的一个实施例的部分剖面示意图。
图4是根据本发明制造的CMOS IC的第二实施例的部分剖面示意图。
下面说明本发明提供的用大剂量深注入衬底制造CMOS IC的方法。该方法可以允许大于上述背景技术中的临界剂量的注入剂量，同时可以减少降低或消除衬底中形成包括偶极子在内的硅缺陷。
在下面的说明中，为了更充分理解本发明，使用了大量具体细节。但是，从本说明书来看，本领域的技术人员明显知道，本发明适于以大量不同的具体构型实施。而且，为了容易了解本发明，这里不详细说明众所周知的集成电路制造工艺，如用来在硅衬底上淀积各种材料层的工艺、腐蚀工艺、和其它常规集成电路工艺。
作为例示，将用与上面说明的衬底100相似的深注入硅衬底的例子来说明本发明。尽管该例中在具体的位置设置了具体的元件，但是应该明白本发明并不限于这种具体构型。相反，不论形成在衬底上的各种图形和元件的具体构型如何，本发明可适用于任何包括使用深注入区的CMOS IC。
现在参照图3，首先说明根据本发明一个实施例的一个方法实施例制备的CMOS IC中所用的硅衬底300。图3是衬底300的部分剖面示意图，表示在衬底上形成了栅叠层后的集成电路制造工艺过程中的某具体工艺情况。关于该实施例，与上述衬底100类似，衬底300包括用常规深注入工艺形成的大剂量深注入区302。但是在衬底300中，深注入不受上述临界剂量的限制。相反由于将说明的随后的工艺步骤，注入剂量可以远大于临界剂量，而不会产生上述偶极子问题。形成深注入区302所用的掺杂剂可以是任何常规掺杂剂。例如这些常规掺杂剂可以包括硼、磷、砷、和/或任何其它已知掺杂剂。
为了例示，图3所示的衬底300有典型的CMOS IC构型，栅叠层形成在结上，结形成在P和N阱中，这与上面图1说明的一样。对于该例，P阱304和N阱306形成在衬底300中。与上述衬底100一样，N+结308和310形成在P阱304上，P+结312和314形成在N阱306上。类似地，衬底300包括分开和隔离N+结和P+结的STI氧化物区316。与已有技术一样，可以由各种不同层如多晶硅层320、硅化物层、和/或氮化物层322来构成栅叠层318。
衬底300和衬底100有一个很大的不同。根据本发明的一个实施例，衬底300还包括形成在衬底300中的深沟槽324。在该实施例中，最好在形成STI氧化物区316之前，于衬底300中形成深沟槽324。深沟槽324最好形成在要形成STI氧化物部分316的位置之下、并在每个连续P和N阱之间。
可以用已知的深沟槽腐蚀技术形成深沟槽324。通常，深沟槽324应该向下延伸到衬底300，使沟槽至少接触深注入区302。较好地，如图3所示，深沟槽324延伸到完全穿过深注入区302。在一个实施例中，根据注入的剂量，沟槽可以有约2-5μm的最大距离。
一旦深沟槽324形成在衬底300中，就在垂直沟槽的侧壁形成间隙原子和空位的复合表面。形成深沟槽326后，将材料326淀积进垂直沟槽。在图3所示的实施例中，材料326是氧化物材料的形式，基本填充深沟槽324。可以用任何常规氧化物淀积工艺在深沟槽324内淀积该氧化物材料。
垂直沟槽可置于集成电路浅沟槽隔离区下面。
图4表示另一实施例，衬底400和衬底300类似，并根据本发明的一个实施例来制造。在该实施例中，用不同材料填充深沟槽324。如图4所示，一旦形成深沟槽324，便在垂直沟槽的表面上用已知的淀积技术形成薄介质层328。然后用常规的工艺技术再用多晶硅材料330填充垂直沟槽324。
在用0.25μm设计规则根据本发明的一个实施例设计的CMOS IC的一个具体例子中，深沟槽324可以为0.25μm宽。如果深注入区在约衬底表面下1到2微米的区域中，则沟槽的合适间隔可以为约2到3微米。尽管该具体例子给出了沟槽尺寸和间隔大小，但是本发明并不限于这些具体的尺寸或这些具体的尺寸比。相反，只要沟槽形成在衬底中，且然后用能在表面复合间隙原子的材料填充，本发明适用于任何沟槽宽度和间隔。在有些情况下，这种材料可以是用于IC制造中的常规材料。
在衬底300和衬底400、以及根据本发明的一个实施例的情况下，深沟槽324和填充沟槽的材料给衬底处理过程中产生的间隙原子提供增加了的垂直表面面积，以进行迁移和复合。与上述图1的已有技术中的衬底100相比，这大大降低了深注入区中存在的间隙原子，并由此大大减少或消除了衬底中硅缺陷(包括偶极子)的形成。即使深注入剂量远大于上述背景技术中的临界剂量，也是如此。
深沟槽可形成在浅沟槽隔离(STI)氧化区下面。
该形成深沟槽的新工艺和导致间隙原子的复合的垂直界面所提供的优点是：允许深注入剂量远大于上述背景技术中的临界剂量的深注入，而不会引起形成偶极子的问题。通过使用这些大剂量注入，用该工艺制造的CMOSIC的锁定敏感性可以大大降低。
在一个实施例中，可以将该新的硅缺陷减少技术应用到如动态RAMs(DRAMs)、同步DRAMs(SDRAMs)、或静态RAMs(SRAMs)等随机存取存储器(RAM)电路中。在某些情况下，深沟槽可以设置于存储器阵列区以外(例如远离设置电容器阵列的区域内)，以便容易地在这些区域中减少硅缺陷。
尽管上面详细说明了根据本发明一个实施例方法的两个具体实施例，但应该明白，本发明的方法可以以很多不同的形式来实现，这些都在本发明的范围之内。只要沟槽形成在衬底内，并形成能复合间隙原子的垂直界面，任何这些不同实施例都在本发明的范围内。而且，尽管在上述各实施例中包括沟槽以外的形成在衬底上的各种元件、且各元件分别有具体的取向，但是应该明白，本发明适于有各种形成在衬底上的元件的各种构型，各种元件可以置于不同的位置和不同取向，这都仍在本发明的范围内。因此，这些例子只作为例示，并非限制性的，本发明不限于这里给出的细节，可以在权利要求书的范围内进行变换。

Claims (18)

1.种在制造CMOS集成电路过程中减少硅衬底中硅缺陷形成的方法，形成的硅缺陷以间隙原子的形式存在于硅衬底中，该方法包括：
将硅衬底设置在衬底处理室中，其中硅衬底有深注入区；
在硅衬底中形成多个垂直沟槽，至少部分垂直沟槽穿透进硅衬底的深注入区，以在深注入区中形成垂直表面，由此使硅间隙原子在垂直表面复合。
2.如权利要求1的方法，其中：垂直沟槽置于集成电路浅沟槽隔离区下面。
3.如权利要求1的方法，包括：
在垂直沟槽的表面上形成薄介质层；
用多晶硅填充垂直沟槽。
4.如权利要求1的方法，其中：沟槽延伸到至少完全穿过深注入区。
5.如权利要求1的方法，其中：深注入区是深硼注入区。
6.如权利要求1的方法，其中：深注入区是深磷注入区。
7.如权利要求1的方法，其中：深注入区是深砷注入区。
8.如权利要求1的方法，其中：CMOS集成电路为动态随机存取存储器电路。
9.如权利要求8的方法，其中：垂直沟槽形成在DRAM电路的存储器阵列区之外。
10.如权利要求1的方法，其中：硅缺陷为偶极子。
11.一种用来在制造过程中减少硅衬底中硅缺陷形成的CMOS集成电路，形成的硅缺陷以间隙原子的形式存在于硅衬底中，该电路包括：
形成在硅衬底内的深注入区；
至少一个形成在硅衬底中的垂直沟槽，形成的该沟槽，使得至少部分沟槽穿透到硅衬底的深注入区，以在深注入区中形成垂直表面，由此使硅间隙原子在垂直表面复合。
12.如权利要求11的CMOS集成电路，其特征为：垂直沟槽的表面用薄层介质材料覆盖，且垂直沟槽用多晶硅填充。
13.如权利要求11的CMOS集成电路，其中：垂直沟槽延伸到至少完全穿过深注入区。
14.如权利要求11的CMOS集成电路，其中：深注入区是深硼注入区。
15.如权利要求11的CMOS集成电路，其中：深注入区是深磷注入区。
16.如权利要求11的CMOS集成电路，其中：深注入区是深砷注入区。
17.如权利要求11的CMOS集成电路，其中：深沟槽形成在浅沟槽隔离氧化物区下面。
18.如权利要求11的CMOS集成电路，其中：硅缺陷为偶极子。
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