KR19990007421A - 기판 결함이 감소된 cmos 집적 회로 - Google Patents

기판 결함이 감소된 cmos 집적 회로 Download PDF

Info

Publication number
KR19990007421A
KR19990007421A KR1019980024786A KR19980024786A KR19990007421A KR 19990007421 A KR19990007421 A KR 19990007421A KR 1019980024786 A KR1019980024786 A KR 1019980024786A KR 19980024786 A KR19980024786 A KR 19980024786A KR 19990007421 A KR19990007421 A KR 19990007421A
Authority
KR
South Korea
Prior art keywords
deep
silicon
region
silicon substrate
vertical
Prior art date
Application number
KR1019980024786A
Other languages
English (en)
Other versions
KR100476507B1 (ko
Inventor
요한 알스마이어
클라우스 방에만
Original Assignee
빌헬름 에핑, 디터 라인하르트
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빌헬름 에핑, 디터 라인하르트, 지멘스 악티엔게젤샤프트 filed Critical 빌헬름 에핑, 디터 라인하르트
Publication of KR19990007421A publication Critical patent/KR19990007421A/ko
Application granted granted Critical
Publication of KR100476507B1 publication Critical patent/KR100476507B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 제조시 실리콘 기판내에 존재하는 실리콘 격자간 원자로부터 형성되는 실리콘 결함 형성을 감소시키는 구성을 가진 CMOS 집적 회로와 그 제조 방법에 관한 것이다. 실리콘 결함은 실리콘 기판내에 존재하는 격자간 원자로부터 형성된다. CMOS 집적 회로는 실리콘 기판 내부에 형성된 깊은 주입 영역을 포함한다. 적어도 하나 이상의 수직형 트렌치가 실리콘 기판내에 형성된다. 트렌치의 적어도 일부는 실리콘 기판내의 깊은 주입 영역을 관통하여 깊은 주입 영역 내부에 수직 표면을 제공함으로써 실리콘 격자간 원자가 수직 표면에서 재결합하도록 하는 것을 특징으로 하는 실리콘 결함 형성을 감소시킨다.

Description

기판 결함이 감소된 ＣＭＯＳ 집적 회로
본 발명은 전반적으로 상보형 금속 산화물 반도체 집적 회로(Complementary Metal Oxide Semiconductor Integrated Circuit : CMOS IC)의 제조에 관한 것이다. 특히, 본 발명은 IC의 래치-업을 감소시키기 위한 다량의 깊은 주입물을 포함하는 실리콘 기판상에 CMOS 집적 회로를 제조하기 위한 방법에 관한 것이다.
CMOS 집적 회로 특히, 최신 DRAM 회로와 관련된 제반 문제점중 하나는 이들이 래치-업에 민감하다는 것이다. 이러한 문제점은 공지되어 있고 예를 들면, 매사추세츠 노웰의 클루어 아카데믹에서 출간된 알. 트라우트맨의 CMOS 기술에 있어서의 래치-업 : 문제점 및 해결 방법(1986)에 개시되어 있다. 이를 참조하면, 래치-업을 감소시키기 위해 다량의 깊은 주입물이 실리콘 기판내에서 사용된다. 전반적으로, 주입량이 높아질수록 래치-업에 대한 민감도는 낮아진다. 하지만, 도펀트 주입량이 증가함에 따라, 새로운 문제점이 발생한다. 이 문제점은 집적 회로 제조시 주입 단계와 다음의 어닐링 및 산화 단계동안 기판내에 쌍극자와 같은 결함을 형성한다는 것이다.
실리콘 결함에 대한 이해를 돕기 위해, 도 1에는 집적 회로 제조 동안 특정 위치에서의 전형적인 종래의 CMOS 집적 회로 실리콘 기판(100)의 부분 단면도가 도시된다. 기판(100)은 이전 처리 단계에서 형성된 (예를 들면, 대략 1E13-1E15 이온/㎠ 범위의 주입량을 가진) 다량의 깊은 붕소 주입 영역(102)을 포함한다. 깊은 붕소 주입 처리는 종래 기술에서 공지되어 있기 때문에 여기서는 설명되지 않는다. 비록 붕소가 도펀트 재료로서 예시되었지만, 아인산 및 비소와 같은 다른 도펀트가 붕소 대신에 사용될 수도 있다는 점이 공지되어 있다.
도 1에 도시된 바와 같이, 기판(100)은 공지된 IC 가공 기술을 사용하여 해당 P 또는 N-웰내에 형성되는 정션 상부에 게이트 스택이 형성되는 전형적인 CMOS IC 구성을 가진다. 비록 도시된 기판이 기판상에 형성되는 엘리먼트의 특정 구성을 가지는 것으로 도시되었지만, IC 제조 동안 기판내의 쌍극자 형성으로 인한 문제점은 기판상에 형성된 엘리먼트의 특정 구성에 관계없이 IC의 래치-업 민감도를 감소시키기 위해 다량의 깊은 주입이 사용될 때 CMOS IC 제조와 관련된 일반적인 문제점이다.
도 1에 도시된 예에서, P-웰(104)과 N-웰(106)이 기판(100) 내부에 형성된다. 또한, 고도핑된 n-형(N+) 정션(108과 110)은 P-웰(104) 상부에 형성되고 고도핑된 p-형(P+) 정션(112와 114)은 N-웰(106) 상부에 형성되며, 이들은 자기-정렬하여 게이트 스택을 이룬다. 얕은 트렌치 절연(Shallow Trench Isolation : STI) 산화물(116)이 N+및 P+정션을 분리시키고 절연시키기 위해 형성된다. 게이트 스택(118)은 기판(100)상에 형성된다. 공지된 바와 같이, 게이트 스택(118)은 폴리실리콘층(120), 규화물층 및/또는 질화물층(122)과 같은 여러 층으로 구성된다.
이상에서 상술된 바와 같이, 다량의 깊은 주입물은 IC의 래치-업에 대한 민감도를 감소시키도록 기판(100) 내부에 형성된다. 도펀트는 붕소, 아인산, 비소 또는 통상적인 도펀트 재료일 수 있다. 또한 이상에서 언급된 바와 같이, 일반적으로 주입량이 높아질수록 래치-업에 대한 민감도는 더 낮아진다. 하지만, 주입량이 특정 임계치 이상으로 증가될 경우에, 집적 회로 제조의 다음 처리 단계들과 함께 주입 단계에서 기판내에 쌍극자 또는 결함이 형성된다. 이러한 쌍극자 또는 결함은 도 1에 평행선(124, 126 및 128)으로 도시된다.
쌍극자(124, 126 및 128)는 기판 내부에 실리콘 기판 표면으로 이동할 수 없는 격자간 원자와 빈 격자가 존재함으로써 형성된다. 기판 표면은 도 1에 표면(130)으로 도시된다. 격자간 원자는 실리콘 기판의 결정 격자내의 결합되지 않은 자유 실리콘 원자로 예상된다. 이러한 격자간 원자는 깊은 주입 처리동안 실리콘 격자로부터 방출되어 실리콘 결정내에 빈 격자를 남긴다. 전반적으로, 깊은 주입량이 (깊은 주입의 깊이와 주입에 사용된 도펀트에 의존하는) 임계 주입량 이하로 유지되는 한, 격자간 원자와 빈 격자는 실리콘 기판 표면(130)으로 이동할 수 있고 이곳에서 IC 제조의 여러 열주기동안 효과적으로 소멸된다. 이 경우에, 쌍극자는 기판상에 형성되지 않는다. 하지만, 주입량이 임계 주입량 이상으로 증가한다면, 모든 격자간 원자와 빈 격자는 재결합 또는 실리콘 기판 표면으로 이동할 수 없어서 효과적으로 소멸되지 않는다. 이는 결국 쌍극자(124, 126 및 128)를 형성한다.
도 1에 도시된 바와 같이, 쌍극자는 불규칙하게 형성된다. 몇몇 경우에, 쌍극자(128)는 기판(100)상에 형성된 정션 또는 다른 엘리먼트와 교차한다(도 1에 쌍극자(128)가 정션(112)과 교차하는 것이 도시된다). 이 경우에, 쌍극자는 IC내에 결함을 야기하는 전기적 영향을 미친다. 예를 들면, 쌍극자(128)는 정션(112)으로부터 정션 누설을 야기하여, IC가 동작하는 동안 정션 포텐셜을 부적절한 레벨로 감소시킨다. 쌍극자에 의한 이러한 형태의 정션 누설과 다른 전기적 영향은 IC 동작의 신뢰도를 감소시키고 이에 의해 다량의 깊은 주입 기판을 사용하여 제조되는 IC의 수율을 감소시킨다.
이상에서 설명된 쌍극자에 의한 문제점 때문에, 다량의 깊은 주입 기판을 사용하여 제조되는 IC는 전형적으로 이상에서 설명된 임계 주입량 이하로 제한되는 깊은 주입물을 사용한다. 기판 하부로 대략 1-2미크론의 깊이로 주입되는 붕소를 사용하는 실시예에서, 임계 주입량은 전형적으로 8E13이온/㎠이다. 이와 유사하게, 다른 깊이로 주입된 다른 도펀트를 사용하는 특정 깊은 주입 기판 구성을 위한 임계 주입량은 도펀트와 주입의 깊이에 의존한다.
래치-업에 대한 민감도를 감소시키기 위해, 이상에서 설명된 임계 주입량 이상으로 주입량을 증가시킬 수 있는 것이 필요하다. 이러한 방법중 하나는 추가의 어닐링 단계가 다량의 깊은 주입 기판이 사용될 때 쌍극자 형성의 확률을 감소시키도록 공정에 부가된다. 도 2에는 도 1의 기판(100)과 동일한 엘리먼트를 가진 기판(200)이 도시된다. 이러한 엘리먼트들은 깊은 붕소 주입물(102), P-웰(104), N-웰(106), N+정션(108과 110), P+정션(112와 114), STI 산화물(116) 및 게이트 스택(118)을 포함한다. 하지만, 기판(200)은 깊은 붕소 주입 단계 이후에 수행되는 추가의 어닐링 단계를 포함하는 공정을 사용하여 제조된다. 이러한 어닐링 단계는 깊은 주입동안 형성된 격자간 원자와 빈 격자가 더 많이 기판 표면으로 이동하여 소멸될 수 있도록 하기 위해 잠시 동안 기판을 가열하는 단계를 수반한다.
어닐링 단계는 도 2에 쌍극자(202, 204 및 206)로서 도시된 쌍극자의 형성을 방지하거나 또는 감소시키는 경향이 있다. 이는 도 2의 쌍극자(206)와 같은 하나의 쌍극자가 IC 결함을 야기할 수 있는 정션 누설과 같은 강한 전기적 영향을 미칠 수 있는 확률을 감소시킨다. 하지만, 쌍극자는 여전히 기판상에 형성되기 때문에 IC 결함을 야기한다. 어닐링 단계는 IC 결함을 야기하는 쌍극자의 확률을 어느 정도로만 감소시킬 뿐이다.
래치-업 문제점을 감소시키기 위한 또하나의 방법은 고가의 P+및 P-기판을 사용하는 것이다. 이와 같은 고가의 기판은 IC 제조 공정 이전에 더 높은 농도의 도펀트의 사용을 가능케 한다. 하지만, 이러한 형태의 기판에 대한 추가 비용이외에도, 이 방법은 특정 IC 제조에만 국한되어 사용된다.
그러므로, (DRAM 회로와 같은) CMOS IC의 래치-업에 대한 민감도를 한층 더 감소시키기 위해, 기판 내부에 형성되는 쌍극자를 방지할 수 있는 더 많은 양의 깊은 주입이 요구된다.
본 발명의 목적은 집적 회로 제조 동안 다량의 깊은 주입 기판내에 쌍극자가 형성되는 확률을 감소시킬 수 있는 CMOS 집적 회로 제조 방법을 제공하는 것이다. 이는 더 많은 양의 깊은 주입물이 사용될 수 있도록 하여 이러한 새로운 방법에 의해 제조되는 IC에 대한 래치-업에 대한 민감도를 감소시키고자 하는 것이다.
도 1은 깊은 붕소 주입물을 포함하는 종래의 CMOS IC의 부분 단면도이다.
도 2는 제조중에 어닐링된 깊은 붕소 주입물을 포함하는 종래의 CMOS IC의 부분 단면도이다.
도 3은 본 발명의 제 1 실시예에 따라 제조된 CMOS IC의 부분 단면도이다.
도 4는 본 발명의 제 2 실시예에 따라 제조된 CMOS IC의 부분 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
300 : 기판 302 : 깊은 주입 영역
304 : P-웰 306 : N-웰
308, 310 : N+정션 312, 314 : P+정션
324, 326 : 깊은 트렌치
본 발명의 제 1 실시예는 CMOS 집적 회로 제조시 실리콘 기판내에 형성되는 실리콘 결함을 감소시키기 위한 방법에 관한 것이다. 실리콘 결함은 실리콘 기판내에 존재하는 실리콘 격자간 원자로부터 형성된다. 본 발명에 따른 방법은 기판 가공 챔버내에 실리콘 기판을 제공하는 단계를 포함한다. 실리콘 기판은 내부에 깊은 주입 영역을 가진다. 또한 이 방법은 다수의 수직형 트렌치를 실리콘 기판 내부에 형성하는 단계를 포함하며, 수직형 트렌치의 적어도 일부는 실리콘 기판의 깊은 주입 영역 내부로 관통하여 깊은 주입 영역 내부에 수직 표면을 제공하고, 이에 의해 실리콘 격자간 원자가 수직 표면에서 재결합할 수 있도록 한다.
본 발명의 제 2 실시예는 제조시 실리콘 기판내에 형성되는 실리콘 결함을 감소시키는 구성을 가진 CMOS IC에 관한 것이다. 실리콘 결함은 실리콘 기판내에 존재하는 실리콘 격자간 원자로부터 형성된다. CMOS IC는 실리콘 기판 내부에 형성된 깊은 주입 영역을 포함한다. 또한 실리콘 기판내에 형성된 적어도 하나 이상의 수직형 트렌치를 더 포함한다. 트렌치는 트렌치의 적어도 일부가 실리콘 기판의 깊은 주입 영역 내부로 관통하여 깊은 주입 영역 내부에 수직 표면을 제공하고, 이에 의해 실리콘 격자간 원자가 수직 표면에서 재결합할 수 있도록 형성된다.
본 발명의 특성은 이하에서 도면을 참조로 하여 상세히 설명될 것이다.
본 발명은 다량의 깊은 주입 기판을 사용하여 CMOS IC를 제조하는 방법에 관한 것이다. 이 방법은 이상에서 설명된 임계 주입량 이상의 주입량을 허용하면서 기판 내부에 쌍극자를 포함하는 실리콘 결함의 형성을 감소시키거나 또는 제거한다.
이하의 설명에서, 본 발명의 이해를 돕기 위한 여러 상세한 설명이 개시된다. 하지만, 당업자라면 본 발명이 여러 다른 구성으로도 가능하다는 것을 알 수 있을 것이다. 또한, 공지된 집적 회로 제조 방법 예를 들면, 실리콘 기판상에 여러 층을 증착하는 단계, 에칭하는 단계 및 통상적인 집적 회로 제조에 사용되는 처리 단계는 본 발명의 명료한 이해를 위해 설명되지 않을 것이다.
실례를 위해, 본 발명은 이상에서 설명된 기판(100)과 유사한 깊은 주입 실리콘 기판을 사용하여 설명될 것이다. 비록 특정 위치에 배치된 특정 엘리먼트가 도시되지만, 본 발명은 이러한 특정 구성에 국한되지는 않는다. 대신에, 본 발명은 기판상에 형성된 여러 형상과 엘리먼트의 특정 구성에 관계없이 깊은 주입 영역을 포함하는 어떠한 CMOS IC에도 적용할 수 있다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 방법으로 제조되는 CMOS IC를 제조하는데 사용되는 실리콘 기판(300)이 도시된다. 도 3은 기판상에 게이트 스택이 형성된 이후에 집적 회로를 제조하는 동안 특정 위치에서의 기판(300)의 부분 단면도를 도시한다. 이 실시예와 기판(100)에 대해 이상에서 설명한 바와 같이, 기판(300)은 통상적인 깊은 주입 처리를 통해 형성되는 다량의 깊은 주입 영역(302)을 포함한다. 하지만, 기판(300)에서, 깊은 주입물은 이상에서 설명된 임계 주입량에 국한되지 않는다. 대신에, 이후에 설명될 다음의 처리 단계 때문에 주입량은 실질적으로 이상에서 설명된 쌍극자에 의한 문제점을 야기함 없이 임계 주입량보다 더 많이 주입할 수 있다. 깊은 주입 영역(302)을 형성하기 위해 사용되는 도펀트는 통상적인 도펀트이다. 이러한 통상적인 도펀트는 예를 들면, 붕소, 아인산, 비소 및/또는 공지된 도펀트를 포함한다.
실례를 위하여, 도 3에 도시된 기판(300)은 도 1에 대해 설명된 해당 P-웰 및 N-웰내에 형성되는 정션 상부에 형성된 게이트 스택을 가지는 전형적인 CMOS IC 구성을 가진다. 일례로, P-웰(304) 및 N-웰(306)이 기판(300) 내부에 형성된다. 기판(100)에 대해 위에서 설명된 바와 같이, N+정션(308과 310)은 P-웰(304) 상부에 형성되고 P+정션(312와 314)은 N-웰(306) 상부에 형성된다. 기판(300) 또한 N+정션 및 P+정션을 분리시키고 절연시키기는 STI 산화물부(316)를 가진다. 공지된 바와 같이, 게이트 스택(318)은 폴리실리콘층(320), 규화물층 및/또는 질화물층(322)과 같은 여러 층으로 구성된다.
기판(300)은 기판(100)과는 현저한 차이점을 갖는다. 본 발명의 제 1 실시예에 따르면, 기판(300)은 기판(300) 내부에 형성되는 깊은 트렌치(324)를 더 포함한다. 이러한 실시예에서, 깊은 트렌치(324)는 STI 산화물 부분(316)이 바람직하게 형성되기 이전에 기판(300) 내부에 형성된다. 깊은 트렌치(324)는 바람직하게는 STI 산화물 부분(316)이 형성될 위치 하부와 각각의 연속 P-웰 및 N-웰 사이에 형성된다.
깊은 트렌치(324)는 공지된 깊은 트렌치 에칭 기술을 사용하여 형성된다. 일반적으로, 깊은 트렌치(324)는 기판(300) 내부에서 아래로 연장하여 트렌치가 적어도 깊은 주입 영역(302)에 다다르도록 한다. 바람직하게는, 깊은 트렌치(324)는 도 3에 도시된 바와 같이 깊은 주입 영역(302)을 통해 계속 연장한다. 일례로, 트렌치는 주입량에 따라 최소 대략 2-5㎜ 정도의 길이를 갖는다.
일단 깊은 트렌치(324)가 기판(300) 내부에 형성되면, 표면을 재결합시키는 격자간 원자와 빈 격자는 수직형 트렌치의 측벽에 형성된다. 깊은 트렌치(324)가 형성된 이후에, 재료(326)가 수직형 트렌치 내부에 증착된다. 도 3에 도시된 실시예에서, 재료(326)는 실질적으로 깊은 트렌치(324)를 충진하는 산화물 재료의 형태를 가진다. 이러한 산화물 재료는 통상적인 산화물 증착 처리를 사용하여 깊은 트렌치(324) 내부에 증착될 수 있다.
도 4는 기판(300)과 유사하게 제조되는 본 발명의 제 2 실시예에 따른 방법으로 기판(400)을 도시한다. 이 방법에서, 깊은 트렌치(324)를 충진하기 위하여 다른 재료가 사용된다. 도 4에 도시된 바와 같이, 일단 깊은 트렌치(324)가 형성되면 얇은 유전체층(328)이 공지된 증착 기술을 사용하여 수직형 트렌치 상부에 형성된다. 그후에, 수직형 트렌치(324)는 통상적인 가공 기술을 사용하여 폴리실리콘 재료(330)로 다시 충진된다.
0.25미크론 설계 규칙을 사용하여 본 발명의 일실시예에 따라 제조되는 CMOS IC에서, 깊은 트렌치(324)는 0.25미크론의 폭을 가진다. 깊은 주입 영역이 기판 표면 하부로부터 대략 1 내지 2미크론의 영역에 위치한다면, 적절한 트렌치 간격은 대략 2 내지 3미크론이다. 비록 여기서는 트렌치에 대해 특정 크기와 간격이 주어졌지만, 본 발명은 특정 크기 또는 크기비에 국한되는 것은 아니다. 대신에, 본 발명은 트렌치가 기판내에 형성되고 격자간 원자 표면을 재결합시킬 수 있는 재료로 충진되는 한은 트렌치 폭과 간격과는 관계없이 적용된다. 몇몇 경우에, IC 제조에 사용되는 통상적인 재료가 사용될 수 있다.
본 발명의 실시예에 따른 기판(300)과 기판(400)의 경우에, 깊은 트렌치(324)와 트렌치 충진 재료는 기판 가공중에 형성된 격자간 원자가 이동하고 재결합할 수 있는 실질적으로 증가된 수직 표면을 제공한다. 이는 깊은 주입 영역내의 격자간 원자의 형성을 상당히 감소시키고, 따라서 도 1에 도시된 종래 기술의 기판(100)에 비해 (쌍극자를 포함한) 실리콘 결함을 상당히 감소 또는 제거한다. 이는 깊은 주입 도펀트량이 위에서 설명된 임계치보다 훨씬 높다할지라도 가능하다.
격자간 원자의 재결합을 이끄는 깊은 트렌치와 수직 계면을 형성하는 이러한 새로운 방법은 깊은 주입이 쌍극자 형성과 같은 문제점을 야기함 없이 위에서 설명된 임계치보다 훨씬 높은 깊은 주입량을 사용할 수 있도록 하는 장점을 지닌다. 이러한 높은 주입량으로 본 발명에 따라 제조되는 CMOS IC의 민감도는 상당히 감소된다.
일실시예에서, 새로운 실리콘 결함 감소 기술은 동적 RAM(DRAM), 동기 DRAM(SDRAM) 또는 정전 RAM(SRAM)과 같은 RAM 회로에 사용될 수 있다. 몇몇 경우에, 깊은 트렌치는 메모리 어레이 영역의 외부(예를 들면, 커패시터 어레이가 위치한 영역 외부)에 위치하여 이 영역에서의 실리콘 결함을 감소시키도록 한다.
비록 본 발명에 따른 두 실시예가 이상에서 상술됐지만, 본 발명의 범위를 벗어나지 않는 여러 변형이 가능하다. 이러한 변형들은 트렌치가 기판내에 형성되고 격자간 원자 표면을 재결합시킬 수 있는 재료로 충진되는 한은 본 발명의 범위내에 속한다. 또한, 비록 여러 실시예가 트렌치를 제외한 여러 엘리먼트가 특정 구성을 이루는 것으로 설명되었지만, 여러 변형이 가능하다. 그러므로, 본 발명은 실시예와 상세한 설명에 의해 한정되는 것이 아니고 청구항에 의해 한정된다.
본 발명에 따르면, 집적 회로 제조 동안 다량의 깊은 주입 기판내에 쌍극자가 형성되는 확률이 감소된 CMOS 집적 회로를 저비용으로 제조할 수 있다.

Claims (20)

  1. CMOS 집적 회로 제조시 실리콘 기판내에 존재하는 실리콘 격자간 원자로부터 상기 실리콘 기판내에 형성되는 실리콘 결함 형성을 감소시키는 방법에 있어서,
    내부에 깊은 주입 영역을 가지는 실리콘 기판을 기판 가공 챔버내에 제공하는 단계; 및
    상기 실리콘 기판 내부에 다수의 수직형 트렌치를 형성하는 단계를 포함하며,
    상기 수직형 트렌치의 적어도 일부는 상기 실리콘 기판내의 상기 깊은 주입 영역을 관통하여 상기 깊은 주입 영역 내부에 수직 표면을 제공함으로써 상기 실리콘 격자간 원자가 상기 수직 표면에서 재결합하도록 하는 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  2. 제 1 항에 있어서, 상기 수직형 트렌치는 상기 집적 회로의 얕은 트렌치 절연 영역 하부에 위치하는 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  3. 제 1 항에 있어서,
    상기 수직형 트렌치 표면 상부에 얇은 유전체층을 형성하는 단계; 및
    상기 수직형 트렌치를 폴리실리콘으로 충진하는 단계를 포함하는 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  4. 제 1 항에 있어서, 상기 수직형 트렌치는 상기 깊은 주입 영역 전체를 통해 연장하는 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  5. 제 1 항에 있어서, 상기 깊은 주입 영역은 깊은 붕소 주입 영역인 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  6. 제 1 항에 있어서, 상기 깊은 주입 영역은 깊은 아인산 주입 영역인 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  7. 제 1 항에 있어서, 상기 깊은 주입 영역은 깊은 비소 주입 영역인 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  8. 제 1 항에 있어서, 상기 CMOS 집적 회로는 DRAM 회로인 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  9. 제 8 항에 있어서, 상기 수직형 트렌치는 상기 DRAM 회로의 메모리 어레이 영역 외부에 형성되는 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  10. 제 1 항에 있어서, 상기 실리콘 결함은 쌍극자인 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  11. 제조시 실리콘 기판내에 존재하는 실리콘 격자간 원자로부터 상기 실리콘 기판내에 형성되는 실리콘 결함 형성이 감소되는 CMOS 집적 회로에 있어서,
    상기 실리콘 기판 내부에 형성된 깊은 주입 영역; 및
    상기 실리콘 기판내에 형성된 적어도 하나 이상의 수직형 트렌치를 포함하며,
    상기 수직형 트렌치의 적어도 일부는 상기 실리콘 기판내의 상기 깊은 주입 영역을 관통하여 상기 깊은 주입 영역 내부에 수직 표면을 제공함으로써 상기 실리콘 격자간 원자는 상기 수직 표면에서 재결합하도록 형성되는 것을 특징으로 하는 CMOS 집적 회로.
  12. 제 11 항에 있어서, 상기 수직형 트렌치 표면은 유전체 재료로 구성된 얇은 층으로 코팅되고 상기 수직형 트렌치는 폴리실리콘으로 충진되는 것을 특징으로 하는 CMOS 회로.
  13. 제 11 항에 있어서, 상기 수직형 트렌치는 상기 깊은 주입 영역 전체를 통해 연장하는 것을 특징으로 하는 CMOS 회로.
  14. 제 11 항에 있어서, 상기 깊은 주입 영역은 깊은 붕소 주입 영역인 것을 특징으로 하는 CMOS 회로.
  15. 제 11 항에 있어서, 상기 깊은 주입 영역은 깊은 아인산 주입 영역인 것을 특징으로 하는 CMOS 회로.
  16. 제 11 항에 있어서, 상기 깊은 주입 영역은 깊은 비소 주입 영역인 것을 특징으로 하는 CMOS 회로.
  17. 제 11 항에 있어서, 상기 수직형 트렌치는 얕은 트렌치 절연 산화물 영역 하부에 형성되는 것을 특징으로 하는 CMOS 회로.
  18. 제 11 항에 있어서, 상기 실리콘 결함은 쌍극자인 것을 특징으로 하는 CMOS 회로.
  19. DRAM 회로 제조시 깊은 주입 영역을 가지는 실리콘 기판내에 존재하는 실리콘 격자간 원자로부터 상기 실리콘 기판내에 형성되는 실리콘 결함을 감소시키는 방법에 있어서,
    상기 내부에 깊은 주입 영역을 가지는 상기 실리콘 기판을 기판 가공 챔버내에 제공하는 단계; 및
    상기 실리콘 기판 내부에 다수의 수직형 트렌치 형성하는 단계를 포함하며, 상기 다수의 수직형 트렌치는 상기 DRAM의 메모리 어레이 영역 외부에 위치하고, 상기 수직형 트렌치의 적어도 일부는 상기 실리콘 기판내의 상기 깊은 주입 영역을 관통하여 상기 깊은 주입 영역 내부에 수직 표면을 제공함으로써 상기 실리콘 격자간 원자가 상기 수직 표면에서 재결합하도록 하는 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
  20. 제 19 항에 있어서, 상기 수직형 트렌치는 얕은 트렌치 절연 산화물 영역 하부에 형성되는 것을 특징으로 하는 실리콘 결함 형성을 감소시키는 방법.
KR1019980024786A 1997-06-30 1998-06-29 기판결함이감소된cmos집적회로 KR100476507B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/884,860 US5937288A (en) 1997-06-30 1997-06-30 CMOS integrated circuits with reduced substrate defects
US8/884,860 1997-06-30
US08/884,860 1997-06-30

Publications (2)

Publication Number Publication Date
KR19990007421A true KR19990007421A (ko) 1999-01-25
KR100476507B1 KR100476507B1 (ko) 2006-05-22

Family

ID=25385582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980024786A KR100476507B1 (ko) 1997-06-30 1998-06-29 기판결함이감소된cmos집적회로

Country Status (5)

Country Link
US (1) US5937288A (ko)
EP (1) EP0889517A1 (ko)
JP (1) JPH1174374A (ko)
KR (1) KR100476507B1 (ko)
CN (1) CN1143388C (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793075A (en) * 1996-07-30 1998-08-11 International Business Machines Corporation Deep trench cell capacitor with inverting counter electrode
JP2000216347A (ja) * 1999-01-20 2000-08-04 Toshiba Corp Ｃｍｏｓ半導体装置
KR100602085B1 (ko) * 2003-12-31 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
JP2007080945A (ja) * 2005-09-12 2007-03-29 Toshiba Corp 半導体装置及びその製造方法
JP2007194259A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体装置及びその製造方法
US7902608B2 (en) * 2009-05-28 2011-03-08 International Business Machines Corporation Integrated circuit device with deep trench isolation regions for all inter-well and intra-well isolation and with a shared contact to a junction between adjacent device diffusion regions and an underlying floating well section
CN102347234B (zh) 2010-07-29 2013-09-18 中国科学院微电子研究所 半导体器件结构及其制造方法
CN101950722B (zh) * 2010-08-03 2012-09-26 无锡晶凯科技有限公司 利用双层多晶硅器件结构自对准制备微波功率器件的方法
US11264498B2 (en) * 2020-06-15 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495025A (en) * 1984-04-06 1985-01-22 Advanced Micro Devices, Inc. Process for forming grooves having different depths using a single masking step
US4653177A (en) * 1985-07-25 1987-03-31 At&T Bell Laboratories Method of making and selectively doping isolation trenches utilized in CMOS devices
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
JPH02161730A (ja) * 1988-12-14 1990-06-21 Mitsubishi Electric Corp 半導体集積回路装置におけるトレンチ分離方法
JP2904635B2 (ja) * 1992-03-30 1999-06-14 株式会社東芝 半導体装置およびその製造方法
US5559050A (en) * 1994-06-30 1996-09-24 International Business Machines Corporation P-MOSFETS with enhanced anomalous narrow channel effect
JP3441259B2 (ja) * 1994-09-16 2003-08-25 株式会社東芝 半導体装置
US5675176A (en) * 1994-09-16 1997-10-07 Kabushiki Kaisha Toshiba Semiconductor device and a method for manufacturing the same
JPH08241986A (ja) * 1994-12-08 1996-09-17 Siemens Ag トレンチで境界づけられた埋め込みチャネルｐ形ＭＯＳＦＥＴにおける異常な狭いチャネル効果を減少する方法
JP3268158B2 (ja) * 1995-03-31 2002-03-25 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5937288A (en) 1999-08-10
CN1208963A (zh) 1999-02-24
KR100476507B1 (ko) 2006-05-22
EP0889517A1 (en) 1999-01-07
CN1143388C (zh) 2004-03-24
JPH1174374A (ja) 1999-03-16

Similar Documents

Publication Publication Date Title
KR100275846B1 (ko) 전계 효과 트랜지스터 및 그 제조 방법
US6010926A (en) Method for forming multiple or modulated wells of semiconductor device
US4369072A (en) Method for forming IGFET devices having improved drain voltage characteristics
US4534824A (en) Process for forming isolation slots having immunity to surface inversion
JP4665141B2 (ja) 半導体装置とその製造方法
US5292676A (en) Self-aligned low resistance buried contact process
US7256439B2 (en) Trench capacitor array having well contacting merged plate
US6303436B1 (en) Method for fabricating a type of trench mask ROM cell
US4905065A (en) High density dram trench capacitor isolation employing double epitaxial layers
US5441902A (en) Method for making channel stop structure for CMOS devices
KR100822228B1 (ko) 반도체 장치 및 그 제조 방법
US8338893B2 (en) Method and resulting structure DRAM cell with selected inverse narrow width effect
KR100798158B1 (ko) 반도체 디바이스 제조 방법
KR100476507B1 (ko) 기판결함이감소된cmos집적회로
US20090057815A1 (en) Forming channel stop for deep trench isolation prior to deep trench etch
KR0140715B1 (ko) 반도체 집적회로 구조물 및 그 제조방법
KR19990030304A (ko) 스페이서를 이용한 집적회로 형성 방법
US6958264B1 (en) Scribe lane for gettering of contaminants on SOI wafers and gettering method
US6300209B1 (en) Method of fabricating triple well of semiconductor device using SEG
US20030207531A1 (en) Method for forming polysilicon connected deep trench dram cell
US4943536A (en) Transistor isolation
US6245649B1 (en) Method for forming a retrograde impurity profile
US6291327B1 (en) Optimization of S/D annealing to minimize S/D shorts in memory array
JPH04328861A (ja) 半導体集積回路装置及びその製造方法
US5914517A (en) Trench-isolation type semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130222

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150220

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160127

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee