JPH1174374A - シリコン欠陥形成を低減する方法および該シリコン欠陥形成が低減されるように構成された相補形金属酸化膜集積回路 - Google Patents
シリコン欠陥形成を低減する方法および該シリコン欠陥形成が低減されるように構成された相補形金属酸化膜集積回路Info
- Publication number
- JPH1174374A JPH1174374A JP10180591A JP18059198A JPH1174374A JP H1174374 A JPH1174374 A JP H1174374A JP 10180591 A JP10180591 A JP 10180591A JP 18059198 A JP18059198 A JP 18059198A JP H1174374 A JPH1174374 A JP H1174374A
- Authority
- JP
- Japan
- Prior art keywords
- deep
- silicon
- silicon substrate
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 82
- 239000010703 silicon Substances 0.000 title claims abstract description 82
- 238000000034 method Methods 0.000 title claims abstract description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 82
- 230000007547 defect Effects 0.000 title claims description 29
- 230000015572 biosynthetic process Effects 0.000 title claims description 20
- 150000004706 metal oxides Chemical class 0.000 title claims description 18
- 229910044991 metal oxide Inorganic materials 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 116
- 238000002513 implantation Methods 0.000 claims abstract description 26
- 239000007943 implant Substances 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 19
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 13
- 230000035945 sensitivity Effects 0.000 abstract description 8
- 230000006798 recombination Effects 0.000 abstract description 5
- 238000005215 recombination Methods 0.000 abstract description 5
- 239000002019 doping agent Substances 0.000 description 12
- 238000000137 annealing Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳ集積回路の製造中、高ドーズのディ
ープ注入基板にダイポールが形成される確率を抑え、こ
れによっていっそう高いドーズのディープ注入を使用で
きるようにし、ひいては製造されたＩＣに関しラッチア
ップに対する過敏性を抑えることができるようにする。 【解決手段】 シリコン基板はディープ注入領域を有し
ており、このシリコン基板に複数の垂直方向トレンチを
形成する。そしてこの垂直方向トレンチの少なくとも一
部分を、シリコン基板のディープ注入領域に突入させ
て、ディープ注入領域内に垂直面を形成する。このこと
により、その垂直面において格子間ケイ素が再結合でき
るようになる。
ープ注入基板にダイポールが形成される確率を抑え、こ
れによっていっそう高いドーズのディープ注入を使用で
きるようにし、ひいては製造されたＩＣに関しラッチア
ップに対する過敏性を抑えることができるようにする。 【解決手段】 シリコン基板はディープ注入領域を有し
ており、このシリコン基板に複数の垂直方向トレンチを
形成する。そしてこの垂直方向トレンチの少なくとも一
部分を、シリコン基板のディープ注入領域に突入させ
て、ディープ注入領域内に垂直面を形成する。このこと
により、その垂直面において格子間ケイ素が再結合でき
るようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、相補形金属酸化膜
（ＣＭＯＳ）集積回路の製造中、あるいはダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）回路の製造中、シ
リコン基板内に格子間ケイ素が存在することにより生じ
るシリコン基板中のシリコン欠陥形成を低減する方法、
および該シリコン欠陥形成が低減されるように構成され
た相補形金属酸化膜（ＣＭＯＳ）集積回路に関する。
（ＣＭＯＳ）集積回路の製造中、あるいはダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）回路の製造中、シ
リコン基板内に格子間ケイ素が存在することにより生じ
るシリコン基板中のシリコン欠陥形成を低減する方法、
および該シリコン欠陥形成が低減されるように構成され
た相補形金属酸化膜（ＣＭＯＳ）集積回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路殊に最近のダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）回路に付随して
生じている問題点の１つに、ラッチアップに対する過敏
性が挙げられる。この問題は当業者によく知られてお
り、たとえば R.Troutman による"Latch-up in CMOS Te
chnology: The Problem and Its Cure." Kluwer Academ
ic, Norwell, MA(1986) に記載されている。この文献に
よれば、ラッチアップ問題を低減するためシリコン基板
において高ドーズのディープ注入が用いられる。一般
に、ドーズが多くなるにつれて、ラッチアップに対する
過敏性が低減する。しかし、注入ドーパントの量が増加
すると新たな問題点が発生する。この問題点は、集積回
路製造における注入プロセスステップ、後続のアニーリ
ングステップならびに酸化プロセスステップ中にダイポ
ールなどの欠陥が基板に形成された結果、生じるもので
ある。
クランダムアクセスメモリ（ＤＲＡＭ）回路に付随して
生じている問題点の１つに、ラッチアップに対する過敏
性が挙げられる。この問題は当業者によく知られてお
り、たとえば R.Troutman による"Latch-up in CMOS Te
chnology: The Problem and Its Cure." Kluwer Academ
ic, Norwell, MA(1986) に記載されている。この文献に
よれば、ラッチアップ問題を低減するためシリコン基板
において高ドーズのディープ注入が用いられる。一般
に、ドーズが多くなるにつれて、ラッチアップに対する
過敏性が低減する。しかし、注入ドーパントの量が増加
すると新たな問題点が発生する。この問題点は、集積回
路製造における注入プロセスステップ、後続のアニーリ
ングステップならびに酸化プロセスステップ中にダイポ
ールなどの欠陥が基板に形成された結果、生じるもので
ある。
【０００３】シリコンの欠陥の問題点を説明しやすくす
るため図１には、集積回路製造中のある特定の時点で描
かれた典型的な従来技術のＣＭＯＳ集積回路シリコン基
板１００の部分断面図が例示されている。この場合、基
板１００は、（たとえば約１Ｅ１３〜１Ｅ１５イオン／
ｃｍ2 のドーズ範囲を有する）高ドーズのホウ素ディー
プ注入領域１０２を有しており、これは先行のプロセス
ステップで形成されたものである。ホウ素ディープ注入
プロセスについては当業者によく知られており、したが
ってここではこれ以上説明しない。
るため図１には、集積回路製造中のある特定の時点で描
かれた典型的な従来技術のＣＭＯＳ集積回路シリコン基
板１００の部分断面図が例示されている。この場合、基
板１００は、（たとえば約１Ｅ１３〜１Ｅ１５イオン／
ｃｍ2 のドーズ範囲を有する）高ドーズのホウ素ディー
プ注入領域１０２を有しており、これは先行のプロセス
ステップで形成されたものである。ホウ素ディープ注入
プロセスについては当業者によく知られており、したが
ってここではこれ以上説明しない。
【０００４】図１に示されているように、基板１００は
典型的なＣＭＯＳ ＩＣ構造を有しており、この場合、
周知のＩＣプロセス技術を利用して対応するＰウェルと
Ｎウェルに生成された接合部の上にゲートスタックが形
成されている。図示されている基板は基板上に形成され
た特有の素子構造をもっているけれども、ＩＣ製造中に
基板にダイポールが形成される問題は、基板上に形成さ
れた特有の構造とは無関係に、ラッチアップに対するＩ
Ｃの過敏性を抑える目的で高ドーズのディープ注入が用
いられるときには、ＣＭＯＳ ＩＣ製造に付随して生じ
る一般的な問題である。
典型的なＣＭＯＳ ＩＣ構造を有しており、この場合、
周知のＩＣプロセス技術を利用して対応するＰウェルと
Ｎウェルに生成された接合部の上にゲートスタックが形
成されている。図示されている基板は基板上に形成され
た特有の素子構造をもっているけれども、ＩＣ製造中に
基板にダイポールが形成される問題は、基板上に形成さ
れた特有の構造とは無関係に、ラッチアップに対するＩ
Ｃの過敏性を抑える目的で高ドーズのディープ注入が用
いられるときには、ＣＭＯＳ ＩＣ製造に付随して生じ
る一般的な問題である。
【０００５】図１に示した実例の場合、Ｐウェル１０４
とＮウェル１０６が基板１００中に形成されている。ま
た、多量にドープされたｎ形（Ｎ+ ）接合部１０８およ
び１１０がＰウェル１０４の上に形成されており、多量
にドープされたｐ形（Ｐ+ ）接合部１１２および１１４
がＮウェル１０６の上に形成されており、これらはゲー
トスタックに対し自己整合されている。また、Ｎ+ 接合
部とＰ+ 接合部を分離して絶縁するために、シャロウト
レンチアイソレーション（ＳＴＩ）が形成されている。
また、基板１００上にはゲートスタック１１８が形成さ
れている。当業者に周知のようにゲートスタック１１８
は、ポリシリコン層１２０、シリサイド層および／また
は窒化物層１２２など種々異なる層によって構成でき
る。
とＮウェル１０６が基板１００中に形成されている。ま
た、多量にドープされたｎ形（Ｎ+ ）接合部１０８およ
び１１０がＰウェル１０４の上に形成されており、多量
にドープされたｐ形（Ｐ+ ）接合部１１２および１１４
がＮウェル１０６の上に形成されており、これらはゲー
トスタックに対し自己整合されている。また、Ｎ+ 接合
部とＰ+ 接合部を分離して絶縁するために、シャロウト
レンチアイソレーション（ＳＴＩ）が形成されている。
また、基板１００上にはゲートスタック１１８が形成さ
れている。当業者に周知のようにゲートスタック１１８
は、ポリシリコン層１２０、シリサイド層および／また
は窒化物層１２２など種々異なる層によって構成でき
る。
【０００６】上述のように高ドーズのディープ注入領域
が基板１００内に形成され、これはラッチアップに対す
るＩＣの過敏性を低減するために用いられる。ドーパン
トはホウ素、リン、ヒ素またはその他の慣用のドーパン
ト材料とすることができる。やはり先に述べたように一
般的に、ドーズが上がれば上がるほどラッチアップに対
する過敏性が低減される。しかし、ドーズを所定のクリ
ティカルなレベルを超えて増大させると、注入プロセス
やそれに続いて行われる集積回路製造中のプロセスステ
ップによってダイポールの形成が引き起こされ、あるい
は基板中に欠陥が引き起こされる。これらのダイポール
ないしは欠陥は、図１において平行線１２４，１２６お
よび１２８により描かれている。
が基板１００内に形成され、これはラッチアップに対す
るＩＣの過敏性を低減するために用いられる。ドーパン
トはホウ素、リン、ヒ素またはその他の慣用のドーパン
ト材料とすることができる。やはり先に述べたように一
般的に、ドーズが上がれば上がるほどラッチアップに対
する過敏性が低減される。しかし、ドーズを所定のクリ
ティカルなレベルを超えて増大させると、注入プロセス
やそれに続いて行われる集積回路製造中のプロセスステ
ップによってダイポールの形成が引き起こされ、あるい
は基板中に欠陥が引き起こされる。これらのダイポール
ないしは欠陥は、図１において平行線１２４，１２６お
よび１２８により描かれている。
【０００７】ダイポール１２４，１２６，１２８は、シ
リコン基板表面に向かって移動できない格子間原子や空
孔が基板内に存在することによって形成される。図１の
場合、基板表面は表面１３０で表されている。格子間原
子は、シリコン基板の結晶格子内でつながれていない自
由なシリコン原子であると考えられる。そしてこれらの
格子間原子はディープ注入プロセス中にシリコン結晶格
子から解き放たれ、シリコン結晶中に空孔を残すことに
なる。
リコン基板表面に向かって移動できない格子間原子や空
孔が基板内に存在することによって形成される。図１の
場合、基板表面は表面１３０で表されている。格子間原
子は、シリコン基板の結晶格子内でつながれていない自
由なシリコン原子であると考えられる。そしてこれらの
格子間原子はディープ注入プロセス中にシリコン結晶格
子から解き放たれ、シリコン結晶中に空孔を残すことに
なる。
【０００８】一般に、ディープ注入におけるドーズが、
クリティカルなドーズ（これはディープ注入の深さおよ
び注入に用いられるドーパントに左右される）以下に抑
えられているかぎり、格子間原子および空孔はシリコン
基板表面１３０へ移動することができ、そこにおいてそ
れらはＩＣ製造中の様々な熱サイクルを通して効果的に
消滅する。このような状況では、基板中にダイポールは
形成されない。しかし、ドーズがクリティカルなドーズ
を超えて増えてしまうと、格子間原子および空孔がすべ
て再結合することは不可能になるか、あるいはそれらが
効果的に消滅させられるシリコン基板表面にすべてが移
動することは不可能になる。その結果、ダイポール１２
４，１２６，１２８のようなダイポールが形成されてし
まう。
クリティカルなドーズ（これはディープ注入の深さおよ
び注入に用いられるドーパントに左右される）以下に抑
えられているかぎり、格子間原子および空孔はシリコン
基板表面１３０へ移動することができ、そこにおいてそ
れらはＩＣ製造中の様々な熱サイクルを通して効果的に
消滅する。このような状況では、基板中にダイポールは
形成されない。しかし、ドーズがクリティカルなドーズ
を超えて増えてしまうと、格子間原子および空孔がすべ
て再結合することは不可能になるか、あるいはそれらが
効果的に消滅させられるシリコン基板表面にすべてが移
動することは不可能になる。その結果、ダイポール１２
４，１２６，１２８のようなダイポールが形成されてし
まう。
【０００９】図１に示されているように、ダイポールは
ランダムに発生する。いくつかの事例では、ダイポール
１２８のようなダイポールは、基板１００上に形成され
た接合部または他の素子と交差する可能性がある（図１
ではダイポール１２８は接合部１１２と交差してい
る）。このような状況が発生すると、ダイポールによっ
てＩＣに欠陥を引き起こすおそれのある電気的な作用が
生じてしまう可能性がある。たとえば、ダイポール１２
８により接合部１１２からの接合リークが生じるかもし
れず、このことによって接合部の電位がＩＣの動作中、
不正なレベルまで引き下げられる。この種の接合リーク
やダイポールにより引き起こされるその他の電気的作用
によって、ＩＣの動作が信頼できないものとなり、これ
によって高ドーズのディープ注入基板を使用して製造さ
れたＩＣの生産量が抑えられてしまう。
ランダムに発生する。いくつかの事例では、ダイポール
１２８のようなダイポールは、基板１００上に形成され
た接合部または他の素子と交差する可能性がある（図１
ではダイポール１２８は接合部１１２と交差してい
る）。このような状況が発生すると、ダイポールによっ
てＩＣに欠陥を引き起こすおそれのある電気的な作用が
生じてしまう可能性がある。たとえば、ダイポール１２
８により接合部１１２からの接合リークが生じるかもし
れず、このことによって接合部の電位がＩＣの動作中、
不正なレベルまで引き下げられる。この種の接合リーク
やダイポールにより引き起こされるその他の電気的作用
によって、ＩＣの動作が信頼できないものとなり、これ
によって高ドーズのディープ注入基板を使用して製造さ
れたＩＣの生産量が抑えられてしまう。
【００１０】上述のダイポール問題ゆえに、高ドーズの
ディープ注入基板を使用して製造されたＩＣは典型的に
は、先に述べたようなクリティカルなドーズよりも多く
ならないようディープ注入量を制限したディープ注入を
利用している。基板表面下約１〜２μｍの深さに注入さ
れたホウ素ディープ注入における固有の事例の場合、ク
リティカルなドーズは典型的には約８Ｅ13イオン／ｃｍ
2 である。同様に、様々な深さに注入された他のドーパ
ントを使ったその他の固有のディープ注入基板構成に対
するクリティカルなドーズも、ドーパントおよび注入深
さに依存するクリティカルなドーズをもつことになる。
ディープ注入基板を使用して製造されたＩＣは典型的に
は、先に述べたようなクリティカルなドーズよりも多く
ならないようディープ注入量を制限したディープ注入を
利用している。基板表面下約１〜２μｍの深さに注入さ
れたホウ素ディープ注入における固有の事例の場合、ク
リティカルなドーズは典型的には約８Ｅ13イオン／ｃｍ
2 である。同様に、様々な深さに注入された他のドーパ
ントを使ったその他の固有のディープ注入基板構成に対
するクリティカルなドーズも、ドーパントおよび注入深
さに依存するクリティカルなドーズをもつことになる。
【００１１】ラッチアップに対する過敏性の問題点をさ
らに抑えるために望ましいのは、既述のクリティカルな
ドーズを超えてドーズを増やせるようにすることであ
る。１つの試みによれば、高ドーズのディープ注入基板
を用いたときには、ダイポール形成の確率を抑えるプロ
セスに付加的なアニーリングステップが加えられる。図
２には、図１の基板と同様のシリコン基板２００が示さ
れており、この場合、基板２００は基板１００と同じ素
子を有する。それらの素子として挙げられるのは、ホウ
素ディープ注入領域１０２、Ｐウェル１０４、Ｎウェル
１０６、Ｎ+ 接合部１０８および１１０、Ｐ+ 接合部１
１２および１１４、ＳＴＩ酸化物１１６、ならびにゲー
トスタック１１８である。しかし、基板２００は、ホウ
素ディープ注入ステップ後に実施される付加的なアニー
リングステップを含むプロセスによって製造されたもの
である。このアニーリングステップには、ある期間にわ
たり基板を熱することが含まれており、このことは、デ
ィープ注入中に形成された格子間原子および空孔のいっ
そう多くが基板表面へ移動できるようにし、そこにおい
てそれらを消滅させることを目的としている。
らに抑えるために望ましいのは、既述のクリティカルな
ドーズを超えてドーズを増やせるようにすることであ
る。１つの試みによれば、高ドーズのディープ注入基板
を用いたときには、ダイポール形成の確率を抑えるプロ
セスに付加的なアニーリングステップが加えられる。図
２には、図１の基板と同様のシリコン基板２００が示さ
れており、この場合、基板２００は基板１００と同じ素
子を有する。それらの素子として挙げられるのは、ホウ
素ディープ注入領域１０２、Ｐウェル１０４、Ｎウェル
１０６、Ｎ+ 接合部１０８および１１０、Ｐ+ 接合部１
１２および１１４、ＳＴＩ酸化物１１６、ならびにゲー
トスタック１１８である。しかし、基板２００は、ホウ
素ディープ注入ステップ後に実施される付加的なアニー
リングステップを含むプロセスによって製造されたもの
である。このアニーリングステップには、ある期間にわ
たり基板を熱することが含まれており、このことは、デ
ィープ注入中に形成された格子間原子および空孔のいっ
そう多くが基板表面へ移動できるようにし、そこにおい
てそれらを消滅させることを目的としている。
【００１２】図２にダイポール２０２，２０４，２０６
として示されているように、アニーリングプロセスは、
大きなダイポールの形成を阻止して分断するかまたは低
減するのに役立っている。このことで、図２のダイポー
ル２０６などダイポールのうちの１つによって、接合リ
ークなどＩＣの欠陥を引き起こすのに十分に強い電気的
作用を生じさせる確率が小さくなる。しかし、ダイポー
ルは依然として基板中に形成されており、したがってま
だＩＣの欠陥を引き起こすおそれがある。このようにア
ニーリングプロセスは、ＩＣの欠陥を発生させるダイポ
ールの生じる確率をある程度、少なく抑えるにすぎな
い。
として示されているように、アニーリングプロセスは、
大きなダイポールの形成を阻止して分断するかまたは低
減するのに役立っている。このことで、図２のダイポー
ル２０６などダイポールのうちの１つによって、接合リ
ークなどＩＣの欠陥を引き起こすのに十分に強い電気的
作用を生じさせる確率が小さくなる。しかし、ダイポー
ルは依然として基板中に形成されており、したがってま
だＩＣの欠陥を引き起こすおそれがある。このようにア
ニーリングプロセスは、ＩＣの欠陥を発生させるダイポ
ールの生じる確率をある程度、少なく抑えるにすぎな
い。
【００１３】ラッチアップ問題を抑える別の試みによれ
ば、著しく高価なＰ+ およびＰ- 基板が用いられる。こ
のような著しく高価な基板によって、ＩＣプロセス開始
前に高濃度のドーパントを使えるようになる。しかしな
がら、この種の基板に要する支出がかさむことに加え
て、この試みは所定のＩＣプロセスのみに限定されてい
る。
ば、著しく高価なＰ+ およびＰ- 基板が用いられる。こ
のような著しく高価な基板によって、ＩＣプロセス開始
前に高濃度のドーパントを使えるようになる。しかしな
がら、この種の基板に要する支出がかさむことに加え
て、この試みは所定のＩＣプロセスのみに限定されてい
る。
【００１４】
【発明が解決しようとする課題】ラッチアップに対する
（ＤＲＡＭ回路など）ＣＭＯＳ ＩＣの過敏性をいっそ
う減少させるために望まれるのは、基板内にダイポール
が形成される問題点を克服できたならば、いっそう高い
ドーズのディープ注入を使用できることである。したが
って本発明の課題は、集積回路製造中、高ドーズのディ
ープ注入基板にダイポールが形成される確率を抑えるよ
うにしたＣＭＯＳ集積回路の製造方法を提供することで
あり、これによっていっそう高いドーズのディープ注入
を使用できるようにし、ひいては製造されたＩＣに関し
ラッチアップに対する過敏性を抑えることができるよう
にすることである。
（ＤＲＡＭ回路など）ＣＭＯＳ ＩＣの過敏性をいっそ
う減少させるために望まれるのは、基板内にダイポール
が形成される問題点を克服できたならば、いっそう高い
ドーズのディープ注入を使用できることである。したが
って本発明の課題は、集積回路製造中、高ドーズのディ
ープ注入基板にダイポールが形成される確率を抑えるよ
うにしたＣＭＯＳ集積回路の製造方法を提供することで
あり、これによっていっそう高いドーズのディープ注入
を使用できるようにし、ひいては製造されたＩＣに関し
ラッチアップに対する過敏性を抑えることができるよう
にすることである。
【００１５】
【課題を解決するための手段】本発明によればこの課題
は、ディープ注入領域をもつシリコン基板を基板処理チ
ャンバに供給するステップと、該シリコン基板に複数の
垂直方向トレンチを形成するステップが設けられてお
り、該垂直方向トレンチの少なくとも一部分を、前記シ
リコン基板のディープ注入領域に突入させて該ディープ
注入領域内に垂直面を形成し、該垂直面において格子間
ケイ素を再結合させることを特徴とする、シリコン基板
中のシリコン欠陥形成を低減する方法、および該シリコ
ン欠陥形成が低減されるようにした相補形金属酸化膜
（ＣＭＯＳ）集積回路によって解決される。
は、ディープ注入領域をもつシリコン基板を基板処理チ
ャンバに供給するステップと、該シリコン基板に複数の
垂直方向トレンチを形成するステップが設けられてお
り、該垂直方向トレンチの少なくとも一部分を、前記シ
リコン基板のディープ注入領域に突入させて該ディープ
注入領域内に垂直面を形成し、該垂直面において格子間
ケイ素を再結合させることを特徴とする、シリコン基板
中のシリコン欠陥形成を低減する方法、および該シリコ
ン欠陥形成が低減されるようにした相補形金属酸化膜
（ＣＭＯＳ）集積回路によって解決される。
【００１６】
【発明の実施の形態】１つの実施形態によれば本発明
は、相補形金属酸化膜（ＣＭＯＳ）集積回路の製造中に
シリコン基板にシリコン欠陥が形成されるのを抑える方
法に関する。シリコン欠陥は、シリコン基板中に格子間
ケイ素が存在することにより形成される。この方法によ
れば、基板処理チャンバにシリコン基板が供給される。
この場合、シリコン基板は、その中にディープ注入領域
をもっている。さらにこの方法によれば、シリコン基板
中に複数のバーチカルトレンチが形成され、それらバー
チカルトレンチのうち少なくとも一部分は、ディープ注
入領域内に垂直面が存在するようシリコン基板のディー
プ注入領域中へ突入しており、これによって格子間ケイ
素が垂直面において再結合できるようになる。
は、相補形金属酸化膜（ＣＭＯＳ）集積回路の製造中に
シリコン基板にシリコン欠陥が形成されるのを抑える方
法に関する。シリコン欠陥は、シリコン基板中に格子間
ケイ素が存在することにより形成される。この方法によ
れば、基板処理チャンバにシリコン基板が供給される。
この場合、シリコン基板は、その中にディープ注入領域
をもっている。さらにこの方法によれば、シリコン基板
中に複数のバーチカルトレンチが形成され、それらバー
チカルトレンチのうち少なくとも一部分は、ディープ注
入領域内に垂直面が存在するようシリコン基板のディー
プ注入領域中へ突入しており、これによって格子間ケイ
素が垂直面において再結合できるようになる。
【００１７】別の実施形態によれば本発明は、製造中に
シリコン基板におけるシリコン欠陥形成が抑えられるよ
うに構成された相補形金属酸化膜（ＣＭＯＳ）集積回路
に関する。この場合、シリコン欠陥は、シリコン基板中
に格子間ケイ素が存在することにより形成される。この
ＣＭＯＳ集積回路には、シリコン基板内に形成されたデ
ィープ注入領域が設けられている。さらにこの回路に
は、シリコン基板中に形成された少なくとも１つのバー
チカルトレンチが設けられている。このようなトレンチ
は、ディープ注入領域内に垂直面が存在するようそれら
のトレンチのうち少なくとも一部分がシリコン基板のデ
ィープ注入領域中へ突入するようにして形成されてお
り、これによって格子間ケイ素が垂直面において再結合
できるようになる。
シリコン基板におけるシリコン欠陥形成が抑えられるよ
うに構成された相補形金属酸化膜（ＣＭＯＳ）集積回路
に関する。この場合、シリコン欠陥は、シリコン基板中
に格子間ケイ素が存在することにより形成される。この
ＣＭＯＳ集積回路には、シリコン基板内に形成されたデ
ィープ注入領域が設けられている。さらにこの回路に
は、シリコン基板中に形成された少なくとも１つのバー
チカルトレンチが設けられている。このようなトレンチ
は、ディープ注入領域内に垂直面が存在するようそれら
のトレンチのうち少なくとも一部分がシリコン基板のデ
ィープ注入領域中へ突入するようにして形成されてお
り、これによって格子間ケイ素が垂直面において再結合
できるようになる。
【００１８】次に、図面を参照しながら実施例に基づき
本発明について詳細に説明する。
本発明について詳細に説明する。
【００１９】
【実施例】本発明は、高ドーズのディープ注入基板を利
用してＣＭＯＳ ＩＣを製造する方法について述べられ
ている。この方法によれば、従来技術として先に述べた
ようなクリティカルなドーズよりも高い注入ドーズ量が
可能となり、他方、これによればダイポールを含む基板
中のシリコン欠陥形成が減少するかまたは排除される。
用してＣＭＯＳ ＩＣを製造する方法について述べられ
ている。この方法によれば、従来技術として先に述べた
ようなクリティカルなドーズよりも高い注入ドーズ量が
可能となり、他方、これによればダイポールを含む基板
中のシリコン欠陥形成が減少するかまたは排除される。
【００２０】本発明を完全に理解できるようにするた
め、以下の記述では数多くの特有な細部にわたり説明す
るが、この説明の観点では本発明を多種多様な固有の構
造で実現できることは、当業者にとって自明である。ま
た、シリコン基板上に種々の材料の層を堆積させるため
に使用されるプロセス、エッチングプロセス、および慣
用の集積回路製造におけるその他のプロセスなど、周知
の集積回路製造プロセスについては、本発明を不必要に
わかりにくくしないようにする目的で、詳細には説明し
ない。
め、以下の記述では数多くの特有な細部にわたり説明す
るが、この説明の観点では本発明を多種多様な固有の構
造で実現できることは、当業者にとって自明である。ま
た、シリコン基板上に種々の材料の層を堆積させるため
に使用されるプロセス、エッチングプロセス、および慣
用の集積回路製造におけるその他のプロセスなど、周知
の集積回路製造プロセスについては、本発明を不必要に
わかりにくくしないようにする目的で、詳細には説明し
ない。
【００２１】実例を示す目的で、先に述べた基板１００
と同様のディープ注入シリコン基板の実例を用いながら
本発明について説明する。この実例は特定のロケーショ
ンにおかれた特定の素子を示しているが、本発明はこの
特定の構成に限定されるものではない。そうではなくむ
しろ本発明は、基板上に形成された種々のフィーチャま
たは素子の特定の構成にかかわらず、ディープ注入領域
を使用したいかなるＣＭＯＳ ＩＣに対しても同様に適
用されるものである。
と同様のディープ注入シリコン基板の実例を用いながら
本発明について説明する。この実例は特定のロケーショ
ンにおかれた特定の素子を示しているが、本発明はこの
特定の構成に限定されるものではない。そうではなくむ
しろ本発明は、基板上に形成された種々のフィーチャま
たは素子の特定の構成にかかわらず、ディープ注入領域
を使用したいかなるＣＭＯＳ ＩＣに対しても同様に適
用されるものである。
【００２２】まず最初に図３を参照しながら、本発明の
１つの実施形態による方法の１つの実施例を用いて製造
されるＣＭＯＳ ＩＣを作るために使われるシリコン基
板３００について説明する。図３には、基板上にゲート
スタックが形成された後の、集積回路製造中の特定の時
点における基板３００の断面図が示されている。この実
施形態の場合、基板１００について先に説明したのと同
様、基板３００は高ドーズのディープ注入領域３０２を
有しており、この領域は慣用のディープ注入プロセスに
よって形成される。しかし基板３００の場合、ディープ
注入は先に挙げたクリティカルなドーズに制限されてい
ない。むしろこの場合、あとで説明する後続のプロセス
ステップゆえに、注入領域のドーズはクリティカルなド
ーズよりも著しく多くすることができ、これによっても
上述のダイポール問題は引き起こされない。ディープ注
入領域３０２の形成に使われるドーパントは、慣用の何
らかのドーパントであればよい。そのような慣用のドー
パントとしてはたとえばホウ素、リン、ヒ素、および／
または他の周知のドーパントを挙げることができる。
１つの実施形態による方法の１つの実施例を用いて製造
されるＣＭＯＳ ＩＣを作るために使われるシリコン基
板３００について説明する。図３には、基板上にゲート
スタックが形成された後の、集積回路製造中の特定の時
点における基板３００の断面図が示されている。この実
施形態の場合、基板１００について先に説明したのと同
様、基板３００は高ドーズのディープ注入領域３０２を
有しており、この領域は慣用のディープ注入プロセスに
よって形成される。しかし基板３００の場合、ディープ
注入は先に挙げたクリティカルなドーズに制限されてい
ない。むしろこの場合、あとで説明する後続のプロセス
ステップゆえに、注入領域のドーズはクリティカルなド
ーズよりも著しく多くすることができ、これによっても
上述のダイポール問題は引き起こされない。ディープ注
入領域３０２の形成に使われるドーパントは、慣用の何
らかのドーパントであればよい。そのような慣用のドー
パントとしてはたとえばホウ素、リン、ヒ素、および／
または他の周知のドーパントを挙げることができる。
【００２３】例示する目的で、図３によれば図１に関し
て説明したのと同様、基板３００は、対応するＰウェル
およびＮウェル内に形成された接合部上にゲートスタッ
クの形成された典型的なＣＭＯＳ ＩＣコンフィグレー
ションを有している。この実例の場合、Ｐウェル３０４
およびＮウェル３０６が基板３００内に形成されてい
る。また、基板１００の場合と同様、Ｐウェル３０４の
上にはＮ+ 接合部３０８および３１０が形成されてお
り、Ｎウェル１０６の上にはＰ+ 接合部３１２および３
１４が形成されている。また、同様に基板３００はＳＴ
Ｉ酸化物部分３１６も有しており、これによってＮ+ 接
合部とＰ+ 接合部が分離され絶縁される。当業者に周知
のようにゲートスタック３１８は、ポリシリコン層３２
０、シリサイド層、および／または窒化物層３２２など
種々異なる層によって構成できる。
て説明したのと同様、基板３００は、対応するＰウェル
およびＮウェル内に形成された接合部上にゲートスタッ
クの形成された典型的なＣＭＯＳ ＩＣコンフィグレー
ションを有している。この実例の場合、Ｐウェル３０４
およびＮウェル３０６が基板３００内に形成されてい
る。また、基板１００の場合と同様、Ｐウェル３０４の
上にはＮ+ 接合部３０８および３１０が形成されてお
り、Ｎウェル１０６の上にはＰ+ 接合部３１２および３
１４が形成されている。また、同様に基板３００はＳＴ
Ｉ酸化物部分３１６も有しており、これによってＮ+ 接
合部とＰ+ 接合部が分離され絶縁される。当業者に周知
のようにゲートスタック３１８は、ポリシリコン層３２
０、シリサイド層、および／または窒化物層３２２など
種々異なる層によって構成できる。
【００２４】基板３００は、基板１００とはある点で著
しく相違している。つまり本発明の１つの実施形態によ
れば基板３００はさらに、その中に形成されたディープ
トレンチ３２４を有している。この実施形態によれば、
ディープトレンチ３２４が基板３００に形成されてか
ら、ＳＴＩ酸化物部分３１６が形成されると有利であ
る。これらディープトレンチ３２４は、ＳＴＩ酸化物部
分３１６を形成すべき個所の下そして順次連続するＰウ
ェルとＮウェル各々の間に形成するのがよい。
しく相違している。つまり本発明の１つの実施形態によ
れば基板３００はさらに、その中に形成されたディープ
トレンチ３２４を有している。この実施形態によれば、
ディープトレンチ３２４が基板３００に形成されてか
ら、ＳＴＩ酸化物部分３１６が形成されると有利であ
る。これらディープトレンチ３２４は、ＳＴＩ酸化物部
分３１６を形成すべき個所の下そして順次連続するＰウ
ェルとＮウェル各々の間に形成するのがよい。
【００２５】ディープトレンチ３２４は周知のディープ
トレンチエッチング技術を利用して形成できる。一般に
ディープトレンチ３２４は、それが少なくともディープ
注入領域３０２に触れるよう基板３００中に延びるよう
にする。有利には、ディープトレンチ３２４は、図３に
示されているようにディープ注入領域全体にわたって延
びている。１つの実施形態によればトレンチは、注入ド
ーズ量に依存して約２〜５ｍｍの最大距離を有すること
ができる。
トレンチエッチング技術を利用して形成できる。一般に
ディープトレンチ３２４は、それが少なくともディープ
注入領域３０２に触れるよう基板３００中に延びるよう
にする。有利には、ディープトレンチ３２４は、図３に
示されているようにディープ注入領域全体にわたって延
びている。１つの実施形態によればトレンチは、注入ド
ーズ量に依存して約２〜５ｍｍの最大距離を有すること
ができる。
【００２６】ディープトレンチ３２４が基板３００中に
形成されると、垂直方向のトレンチ側壁に格子間原子と
空孔の再結合が行われる表面が生成される。ディープト
レンチ３２６が形成された後、材料３２６が垂直方向ト
レンチ中に堆積される。図３に示されている実施形態の
場合、材料３２６は酸化物材料の形態をとっており、こ
れによってトレンチ３２４が実質的に充填される。この
酸化物材料は、慣用の酸化物堆積プロセスを用いること
でディープトレンチ３２４内に堆積される。
形成されると、垂直方向のトレンチ側壁に格子間原子と
空孔の再結合が行われる表面が生成される。ディープト
レンチ３２６が形成された後、材料３２６が垂直方向ト
レンチ中に堆積される。図３に示されている実施形態の
場合、材料３２６は酸化物材料の形態をとっており、こ
れによってトレンチ３２４が実質的に充填される。この
酸化物材料は、慣用の酸化物堆積プロセスを用いること
でディープトレンチ３２４内に堆積される。
【００２７】図４には別の実施形態による基板４００が
示されており、これは基板３００と類似しており、本発
明の１つの実施形態に従って製造されたものである。こ
の実施形態の場合、ディープトレンチ３２４を充填する
ために異なる材料が用いられる。図４に示されているよ
うに、ディープトレンチ３２４が形成されると、周知の
堆積技術を用いて垂直方向のトレンチ表面にわたり薄い
誘電層３２８が形成される。次に、再び慣用のプロセス
技術を利用して、垂直方向のトレンチ３２４がポリシリ
コン材料３３０によって充填される。
示されており、これは基板３００と類似しており、本発
明の１つの実施形態に従って製造されたものである。こ
の実施形態の場合、ディープトレンチ３２４を充填する
ために異なる材料が用いられる。図４に示されているよ
うに、ディープトレンチ３２４が形成されると、周知の
堆積技術を用いて垂直方向のトレンチ表面にわたり薄い
誘電層３２８が形成される。次に、再び慣用のプロセス
技術を利用して、垂直方向のトレンチ３２４がポリシリ
コン材料３３０によって充填される。
【００２８】０．２５μｍデザインルールを用いた本発
明の１つの実施形態において設計されたＣＭＯＳ ＩＣ
の１つの特有の実例の場合、ディープトレンチ３２４は
０．２５μｍの幅である。また、ディープ注入領域が基
板表面下約１〜約２μｍのところに位置しているものと
すれば、トレンチに対する適切なスペーシングは約２〜
３μｍとすることができる。トレンチサイズやスペーシ
ングに関してこのような実例を示したが、本発明はこの
ような特定の寸法や寸法比に限定されるものではない。
そうではなくむしろ本発明は、トレンチが基板中に形成
されて格子間原子が表面で再結合可能な材料によって充
填されるならば、トレンチの幅やスペーシングとは無関
係に等しく適用されるものである。
明の１つの実施形態において設計されたＣＭＯＳ ＩＣ
の１つの特有の実例の場合、ディープトレンチ３２４は
０．２５μｍの幅である。また、ディープ注入領域が基
板表面下約１〜約２μｍのところに位置しているものと
すれば、トレンチに対する適切なスペーシングは約２〜
３μｍとすることができる。トレンチサイズやスペーシ
ングに関してこのような実例を示したが、本発明はこの
ような特定の寸法や寸法比に限定されるものではない。
そうではなくむしろ本発明は、トレンチが基板中に形成
されて格子間原子が表面で再結合可能な材料によって充
填されるならば、トレンチの幅やスペーシングとは無関
係に等しく適用されるものである。
【００２９】既述の両方の基板３００と４００の事例に
おいて本発明の１つの実施形態によれば、ディープトレ
ンチ３２４とトレンチ充填材料によって、基板のプロセ
ッシング中に生成される格子間原子が移動および再結合
するための垂直方向平面の面積が著しく増大する。この
ことにより、ディープ注入領域内での格子間原子の存在
が著しく低減され、したがって図１に示した前述の従来
技術による基板１００と比べると、基板内での（ダイポ
ールを含む）シリコン欠陥の形成が著しく低減されるか
または排除される。そしてこのことは、たとえディープ
注入ドーパントのドーズが従来技術として先に挙げたク
リティカルなドーズよりも著しく高くてもあてはまる。
おいて本発明の１つの実施形態によれば、ディープトレ
ンチ３２４とトレンチ充填材料によって、基板のプロセ
ッシング中に生成される格子間原子が移動および再結合
するための垂直方向平面の面積が著しく増大する。この
ことにより、ディープ注入領域内での格子間原子の存在
が著しく低減され、したがって図１に示した前述の従来
技術による基板１００と比べると、基板内での（ダイポ
ールを含む）シリコン欠陥の形成が著しく低減されるか
または排除される。そしてこのことは、たとえディープ
注入ドーパントのドーズが従来技術として先に挙げたク
リティカルなドーズよりも著しく高くてもあてはまる。
【００３０】ディープトレンチおよび垂直方向の界面を
形成して格子間原子の再結合を生じさせるこのような本
発明によるプロセスによって、ダイポールが形成されて
しまう問題を発生させることなく、従来技術として先に
挙げたクリティカルなダーズ量よりも著しく多いディー
プ注入ドーズ量を使用できる、という利点が得られる。
このように高ダーズ量の注入を使用することによって、
このプロセスを利用して製造されるＣＭＯＳ ＩＣの過
敏性を実質的に抑えることができる。
形成して格子間原子の再結合を生じさせるこのような本
発明によるプロセスによって、ダイポールが形成されて
しまう問題を発生させることなく、従来技術として先に
挙げたクリティカルなダーズ量よりも著しく多いディー
プ注入ドーズ量を使用できる、という利点が得られる。
このように高ダーズ量の注入を使用することによって、
このプロセスを利用して製造されるＣＭＯＳ ＩＣの過
敏性を実質的に抑えることができる。
【００３１】１つの実施形態によれば本発明によるシリ
コン欠陥低減技術は、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはスタ
ティックＲＡＭ（ＳＲＡＭ）などのランダムアクセスメ
モリ（ＲＡＭ）回路に適用できる。
コン欠陥低減技術は、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはスタ
ティックＲＡＭ（ＳＲＡＭ）などのランダムアクセスメ
モリ（ＲＡＭ）回路に適用できる。
【００３２】なお、ここでは本発明の１つの実施形態に
よる方法において２つの特有の事例しか詳しく説明して
こなかったけれども、種々様々な変形実施形態で本発明
を実現できるのは自明であり、それらも本発明の範囲内
に入るものである。また、トレンチが基板中に形成さ
れ、格子間原子による再結合の可能な垂直方向界面が生
成されるかぎりにおいて、いかなる多様な実施形態も本
発明の枠内に入る。さらに、トレンチ以外にも基板上に
様々な素子が設けられており、それら様々な素子は個々
に固有の位置づけをもつものとして、これまで種々の実
施形態を説明してきたが、本発明が広く様々な固有の構
成をとれることは自明であり、基板上に様々な素子が形
成されるが、それら種々の素子は様々な位置や相互間の
向きで配置されるものであり、それらもまた、本発明の
枠内に入るものである。したがって、既述の実施例は限
定的なものではなく例示的なものであるとみなすべきで
あり、本発明は既述の詳細な構成に限定されず、それら
は特許請求の範囲の範囲内で変形可能である。
よる方法において２つの特有の事例しか詳しく説明して
こなかったけれども、種々様々な変形実施形態で本発明
を実現できるのは自明であり、それらも本発明の範囲内
に入るものである。また、トレンチが基板中に形成さ
れ、格子間原子による再結合の可能な垂直方向界面が生
成されるかぎりにおいて、いかなる多様な実施形態も本
発明の枠内に入る。さらに、トレンチ以外にも基板上に
様々な素子が設けられており、それら様々な素子は個々
に固有の位置づけをもつものとして、これまで種々の実
施形態を説明してきたが、本発明が広く様々な固有の構
成をとれることは自明であり、基板上に様々な素子が形
成されるが、それら種々の素子は様々な位置や相互間の
向きで配置されるものであり、それらもまた、本発明の
枠内に入るものである。したがって、既述の実施例は限
定的なものではなく例示的なものであるとみなすべきで
あり、本発明は既述の詳細な構成に限定されず、それら
は特許請求の範囲の範囲内で変形可能である。
【図１】ホウ素のディープ注入領域を含む従来技術にお
けるＣＭＯＳ ＩＣを示す断面図である。
けるＣＭＯＳ ＩＣを示す断面図である。
【図２】製造プロセス中にアニーリングを行った、ホウ
素のディープ注入領域を含む従来技術におけるＣＭＯＳ
ＩＣの別の形態を示す断面図である。
素のディープ注入領域を含む従来技術におけるＣＭＯＳ
ＩＣの別の形態を示す断面図である。
【図３】本発明に従って製造されたＣＭＯＳ ＩＣの第
１の実施形態を示す断面図である。
１の実施形態を示す断面図である。
【図４】本発明に従って製造されたＣＭＯＳ ＩＣの第
２の実施形態を示す断面図である。
２の実施形態を示す断面図である。
３００ 基板 ３０２ 高ドーズのディープ注入領域 ３０４ Ｐウェル ３０６ Ｎウェル ３０８，３１０ Ｎ+ 接合部 ３１２，３１４ Ｐ+ 接合部 ３１６ シャロウトレンチアイソレーション ３１８ ゲートスタック ３２０ ポリシリコン層 ３２２ 窒化物層 ３２４ ディープトレンチ ３２６ 酸化物材料
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クラウス ヴァンゲマン アメリカ合衆国 ヴァージニア グレン アレン シェイディー ミル ウェイ 5704
Claims (20)
- 【請求項１】 相補形金属酸化膜（ＣＭＯＳ）集積回路
の製造中、シリコン基板内に格子間ケイ素が存在するこ
とにより生じるシリコン基板中のシリコン欠陥形成を低
減する方法において、 ディープ注入領域をもつシリコン基板を基板処理チャン
バに供給するステップと、 該シリコン基板に複数の垂直方向トレンチを形成するス
テップが設けられており、 該垂直方向トレンチの少なくとも一部分を、前記シリコ
ン基板のディープ注入領域に突入させて該ディープ注入
領域内に垂直面を形成し、該垂直面において格子間ケイ
素を再結合させることを特徴とする、 シリコン基板中のシリコン欠陥形成を低減する方法。 - 【請求項２】 前記垂直方向トレンチを集積回路のシャ
ロウトレンチアイソレーション下に配置する、請求項１
記載の方法。 - 【請求項３】 前記垂直方向トレンチの表面上に薄い誘
電層を形成するステップと、前記垂直方向トレンチをポ
リシリコンで充填するステップを有する、請求項１記載
の方法。 - 【請求項４】 前記トレンチを少なくともディープ注入
領域全体にわたり延在させる、請求項１記載の方法。 - 【請求項５】 前記ディープ注入領域はホウ素のディー
プ注入領域である、請求項１記載の方法。 - 【請求項６】 前記ディープ注入領域はリンのディープ
注入領域である、請求項１記載の方法。 - 【請求項７】 前記ディープ注入領域はヒ素のディープ
注入領域である、請求項１記載の方法。 - 【請求項８】 前記相補形金属酸化膜（ＣＭＯＳ）集積
回路はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）回路である、請求項１記載の方法。 - 【請求項９】 前記垂直方向トレンチをＤＲＡＭ回路の
メモリアレイ領域外側に形成する、請求項８記載の方
法。 - 【請求項１０】 前記シリコン欠陥はダイポールであ
る、請求項１記載の方法。 - 【請求項１１】 シリコン基板内に格子間ケイ素が存在
することにより製造中に生じるシリコン基板中のシリコ
ン欠陥形成が低減されるように構成された相補形金属酸
化膜（ＣＭＯＳ）集積回路において、 前記シリコン基板内に形成されたディープ注入領域と、 前記シリコン基板内に形成された少なくとも１つの垂直
方向トレンチが設けられており、 該垂直方向トレンチは、少なくともその一部分が前記シ
リコン基板のディープ注入領域に突入するように設けら
れていて、該ディープ注入領域内に垂直面が形成されて
おり、該垂直面において格子間ケイ素が再結合すること
を特徴とする、 シリコン基板中のシリコン欠陥形成を低減するための相
補形金属酸化膜集積回路。 - 【請求項１２】 前記垂直方向トレンチの表面は誘電材
料の薄い層で被膜されており、該垂直方向トレンチはポ
リシリコンで充填されている、請求項１１記載のＣＭＯ
Ｓ集積回路。 - 【請求項１３】 前記垂直方向トレンチは少なくともデ
ィープ注入領域全体にわたり延在している、請求項１１
記載のＣＭＯＳ集積回路。 - 【請求項１４】 前記ディープ注入領域はホウ素のディ
ープ注入領域である、請求項１１記載のＣＭＯＳ集積回
路。 - 【請求項１５】 前記ディープ注入領域はリンのディー
プ注入領域である、請求項１１記載のＣＭＯＳ集積回
路。 - 【請求項１６】 前記ディープ注入領域はヒ素のディー
プ注入領域である、請求項１１記載のＣＭＯＳ集積回
路。 - 【請求項１７】 前記垂直方向トレンチはシャロウトレ
ンチアイソレーション（ＳＴＩ）酸化物の下に形成され
ている、請求項１１記載のＣＭＯＳ集積回路。 - 【請求項１８】 前記シリコン欠陥はダイポールであ
る、請求項１１記載のＣＭＯＳ集積回路。 - 【請求項１９】 ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）回路の製造中、該ＤＲＡＭ回路のシリコン
基板内に格子間ケイ素が存在することにより生じるシリ
コン基板中のシリコン欠陥形成を低減する方法におい
て、 前記シリコン基板はその中にディープ注入領域をもって
おり、ディープ注入領域をもつ該シリコン基板を基板処
理チャンバに供給するステップと、 該シリコン基板に複数の垂直方向トレンチを形成するス
テップが設けられており、 該複数の垂直方向トレンチを、ＤＲＡＭにおけるメモリ
アレイ領域の外側に配置し、該垂直方向トレンチの少な
くとも一部分を、前記シリコン基板のディープ注入領域
に突入させて該ディープ注入領域内に垂直面を形成し、
該垂直面において格子間ケイ素を再結合させることを特
徴とする、 シリコン基板中のシリコン欠陥形成を低減する方法。 - 【請求項２０】 前記垂直方向トレンチをシャロウトレ
ンチアイソレーション（ＳＴＩ）酸化物領域下に形成す
る、請求項１９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/884860 | 1997-06-30 | ||
| US08/884,860 US5937288A (en) | 1997-06-30 | 1997-06-30 | CMOS integrated circuits with reduced substrate defects |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174374A true JPH1174374A (ja) | 1999-03-16 |
Family
ID=25385582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10180591A Withdrawn JPH1174374A (ja) | 1997-06-30 | 1998-06-26 | シリコン欠陥形成を低減する方法および該シリコン欠陥形成が低減されるように構成された相補形金属酸化膜集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5937288A (ja) |
| EP (1) | EP0889517A1 (ja) |
| JP (1) | JPH1174374A (ja) |
| KR (1) | KR100476507B1 (ja) |
| CN (1) | CN1143388C (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793075A (en) * | 1996-07-30 | 1998-08-11 | International Business Machines Corporation | Deep trench cell capacitor with inverting counter electrode |
| JP2000216347A (ja) * | 1999-01-20 | 2000-08-04 | Toshiba Corp | Ｃｍｏｓ半導体装置 |
| KR100602085B1 (ko) * | 2003-12-31 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| JP2007080945A (ja) * | 2005-09-12 | 2007-03-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007194259A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7902608B2 (en) * | 2009-05-28 | 2011-03-08 | International Business Machines Corporation | Integrated circuit device with deep trench isolation regions for all inter-well and intra-well isolation and with a shared contact to a junction between adjacent device diffusion regions and an underlying floating well section |
| CN102347234B (zh) * | 2010-07-29 | 2013-09-18 | 中国科学院微电子研究所 | 半导体器件结构及其制造方法 |
| CN101950722B (zh) * | 2010-08-03 | 2012-09-26 | 无锡晶凯科技有限公司 | 利用双层多晶硅器件结构自对准制备微波功率器件的方法 |
| US11264498B2 (en) * | 2020-06-15 | 2022-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4495025A (en) * | 1984-04-06 | 1985-01-22 | Advanced Micro Devices, Inc. | Process for forming grooves having different depths using a single masking step |
| US4653177A (en) * | 1985-07-25 | 1987-03-31 | At&T Bell Laboratories | Method of making and selectively doping isolation trenches utilized in CMOS devices |
| US5298450A (en) * | 1987-12-10 | 1994-03-29 | Texas Instruments Incorporated | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits |
| JPH02161730A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | 半導体集積回路装置におけるトレンチ分離方法 |
| JP2904635B2 (ja) * | 1992-03-30 | 1999-06-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5559050A (en) * | 1994-06-30 | 1996-09-24 | International Business Machines Corporation | P-MOSFETS with enhanced anomalous narrow channel effect |
| JP3441259B2 (ja) * | 1994-09-16 | 2003-08-25 | 株式会社東芝 | 半導体装置 |
| US5675176A (en) * | 1994-09-16 | 1997-10-07 | Kabushiki Kaisha Toshiba | Semiconductor device and a method for manufacturing the same |
| JPH08241986A (ja) * | 1994-12-08 | 1996-09-17 | Siemens Ag | トレンチで境界づけられた埋め込みチャネルｐ形ＭＯＳＦＥＴにおける異常な狭いチャネル効果を減少する方法 |
| JP3268158B2 (ja) * | 1995-03-31 | 2002-03-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1997
- 1997-06-30 US US08/884,860 patent/US5937288A/en not_active Expired - Lifetime
-
1998
- 1998-05-29 EP EP98109831A patent/EP0889517A1/en not_active Withdrawn
- 1998-06-16 CN CNB981148603A patent/CN1143388C/zh not_active Expired - Fee Related
- 1998-06-26 JP JP10180591A patent/JPH1174374A/ja not_active Withdrawn
- 1998-06-29 KR KR1019980024786A patent/KR100476507B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1143388C (zh) | 2004-03-24 |
| US5937288A (en) | 1999-08-10 |
| CN1208963A (zh) | 1999-02-24 |
| KR19990007421A (ko) | 1999-01-25 |
| KR100476507B1 (ko) | 2006-05-22 |
| EP0889517A1 (en) | 1999-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| US5292676A (en) | Self-aligned low resistance buried contact process | |
| US7256439B2 (en) | Trench capacitor array having well contacting merged plate | |
| KR19980079368A (ko) | 전계 효과 트랜지스터 및 그 제조 방법 | |
| US8338893B2 (en) | Method and resulting structure DRAM cell with selected inverse narrow width effect | |
| US4905065A (en) | High density dram trench capacitor isolation employing double epitaxial layers | |
| JPH0832033A (ja) | 埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置 | |
| US6521493B1 (en) | Semiconductor device with STI sidewall implant | |
| JPH1174374A (ja) | シリコン欠陥形成を低減する方法および該シリコン欠陥形成が低減されるように構成された相補形金属酸化膜集積回路 | |
| KR100309619B1 (ko) | 스페이서를이용한집적회로형성방법 | |
| KR100379336B1 (ko) | 반도체 소자의 분리영역 제조방법 | |
| CN109891585A (zh) | 具有垂直扩散板的电容器结构 | |
| US6300209B1 (en) | Method of fabricating triple well of semiconductor device using SEG | |
| KR100481177B1 (ko) | 셀 패드 콘택의 저항을 감소시킨 반도체 장치 및 그제조방법 | |
| US5939757A (en) | Semiconductor device having triple well structure | |
| US6958264B1 (en) | Scribe lane for gettering of contaminants on SOI wafers and gettering method | |
| US7078291B2 (en) | Method for fabricating a deep trench capacitor | |
| KR20020073339A (ko) | 디램 셀 배열의 트렌치 캐패시터를 위한 컨택트 | |
| US5348907A (en) | Method of fabricating of semiconductor device by forming two electrically insulated wells of the same type electroconductivity on semiconductor substrate | |
| US5885863A (en) | Method of making a contact for contacting an impurity region formed in a semiconductor substrate | |
| JPH06177263A (ja) | ワード線分岐の金属コンタクト製造方法 | |
| US5914517A (en) | Trench-isolation type semiconductor device | |
| JPH104147A (ja) | 半導体素子のウェル形成方法 | |
| KR0166506B1 (ko) | 반도체 소자의 제조방법 | |
| KR100311990B1 (ko) | 용량 소자를 갖는 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |