CN1455449A - 形成多晶硅连接的深沟动态随机存取存储器单元的方法 - Google Patents
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Abstract
一种用于形成多晶硅连接的深沟DRAM单元的方法。该方法至少包括以下步骤。首先，配置衬底。随后，将隐埋板推进到衬底中。接着，形成电容介电层以充填到深沟的较低部分。接下来，在电容介电层附近的深沟的侧壁上形成介电环层。接着，形成选择性生长的多晶硅层以充填到开口的深沟之中。随后，在深沟的侧壁中形成浅沟隔离结构。然后，在衬底上形成金属氧化物半导体晶体管。下一步，在金属氧化物半导体晶体管的侧壁上形成隔片。最后，在金属氧化物半导体晶体管上形成多晶硅。
Description
技术领域
本发明总的来说，涉及半导体集成电路的制造，更确切地说与形成多晶硅连接的深沟DRAM(动态随机存取存储器)单元的方法有关。
背景技术
随着最小特征尺寸和单元结构，也即方形数的按比例缩小，对坚持采用金属氧化物半导体场效应晶体管(MOSFET)和深沟存储电容器(本文中也被称为沟电容器)来设计动态随机存储器单元的观点越来越难以达到。在这种环境下平面MOSFET的可按比例性严重地受制于字线栅导体也即栅导体与沟存储电容器之间的覆盖容限。该覆盖的灵敏性进一步被隐埋带外扩散的程度所恶化。
平面DRAM MOSFET可按比例性困难的一个明显之处是在于因抑制短沟道效应所需很高沟道掺杂浓度导致结漏电增加而引起的保持时间尾的退化。这些短沟道效应(经常被称为漏致势垒降低(DIBL))通过MOSFET阵列上深带外扩散的侵入而大大地得以扩大。由于字线栅导体和深存储沟之间覆盖的变化，隐埋带外扩散的边缘和字线栅导体边缘之间的距离典型地可变化于设计距离的±30-50％之多。
为了防止当隐埋带接近MOSFET阵列时的额外截止电流，必须提高MOSFET阵列的沟道掺杂浓度到致使结漏电增加的水平。所增加的结漏电是由与高沟道掺杂相关的增加电场而激发的缺陷机理。因此重要的是，字线栅导体和深存储沟之间覆盖的变化要十分严格地加以控制。
图1描绘了现有技术中作为深沟DRAM单元进行制造时半导体衬底的俯视图。该俯视图包含深沟单元100和位线102。传统的深沟DRAM单元容易造成漏致势垒降低(DIBL)的现象。
参考图2，提供一衬底100。在衬底100中形成一深沟。深沟电容器在深沟的较低部分形成。在该电容器下部的深沟侧壁上形成电容介电层102。电容介电层102包括，例如，氧化物/氮化物/氧化物(O/N/O)介电层或氧化物/氮化物(O/N)介电层。在该电容器上部的深沟侧壁上形成氧化环104。深沟电容器包括向衬底100扩散的隐埋板106。将多晶硅层108充填到深沟之中。多晶硅层108包括在氧化环104之间的较低部分和与深沟接触的较高部分。另外，多晶硅层108也以掺杂剂被注入。多晶硅层108的掺杂剂可扩散到衬底表面以通过热学过程形成扩散延伸区114。扩散延伸区114用于连接在以后形成的金属氧化物半导体(MOS)晶体管的源极/漏极区。在此阶段，沟电容器通过多晶硅层108和扩散延伸区114而与随后形成的器件进行电气耦合。然而，邻近的两个沟电容器通带必须通过浅沟隔离(STI)110结构加以隔离。开口的形成传统上需要另外的光刻和蚀刻处理。这需要附加的光掩模制作和相关的光致抗蚀剂层。接着，在电容器上部的深沟侧壁上形成n+隐埋带112。随后形成MOS晶体管20，其中，MOS晶体管20在衬底100上具有栅极氧化层116，在栅极氧化层116上具有多晶硅层118，在多晶硅层118上具有导电层120，以及在导电层120上具有氮化硅层122。随后，在MOS晶体管20的侧壁上形成隔片124。
传统的通过n+隐埋带对深沟DRAM单元的多晶硅连接具有以下的缺陷。n+隐埋带112很深，且n+隐埋带112的浓度很密，从而引起漏致势垒降低(DIBI)的现象。多晶硅向外生长将产生裂纹并引起n+隐埋带和多晶硅之间可变的刷新时间(VRT)。形成氮化硅层以防止在n+隐埋带和多晶硅之间可变的刷新时间(VRT)，但是氮化硅层会引起电阻的增加。
因为以上的缺陷，故需要一种用于形成多晶硅连接的深沟DRAM单元的方法。
发明内容
根据本发明，提供了一种用于形成多晶硅连接的深沟DRAM单元的方法，该方法提供了用于深沟DRAM单元操作的多晶硅互连布置。
本发明的一个目的是提供一种用于形成多晶硅连接的深沟DRAM单元的方法，使之具备供深沟DRAM单元操作的多晶硅互连布置。
为了达到以上的目的，本发明提供了一种用于形成多晶硅连接的深沟DRAM单元的方法。首先，配置衬底。接着，将隐埋板推入到衬底中。随后，形成电容介电层以充填到深沟的较低部分。下一步，在电容介电层的附近的深沟侧壁上形成介电环层。随后，形成选择性生长的多晶硅层以充填到开口的深沟之中。接下来，在深沟的侧壁中形成浅沟隔离结构。下一步，在衬底上形成金属氧化物半导体晶体管。随后，在金属氧化物半导体晶体管的侧壁上形成隔片。最后，在金属氧化物半导体晶体管上形成n+多晶硅层。
附图说明
随着参考以下详细描述并结合附图，本发明的上述各方面和许多随着而来的优点将变得更加容易理解，也将变得更好地理解，其中：
图1描绘了现有技术中作为深沟DRAM单元加以制造时半导体衬底的俯视图；
图2是描绘现有技术中多晶硅连接的深沟DRAM单元的横截面示意图；
图3描绘了本发明中作为深沟DRAM单元加以制造时半导体衬底的俯视图；
图4是本发明中多晶硅连接的深沟DRAM单元的横截面示意图；以及
图5A-5D是描绘根据本发明的多晶硅连接的深沟DRAM单元的横截面示意图。
具体实施方式
本发明的半导体器件可应用到宽广范围的半导体器件，并可由多种半导体材料加以制成。虽然本发明通过单个的较佳实施例进行描述，但对于那些技术熟练的人，将意识到，以下所描述的许多步骤可在不脱离本发明的精神和范围的条件下进行改变。
另外，在制造过程的几个阶段中以放大的、两维横截面图示出本发明半导体结构的代表部分。图纸不必按比例，因为为了表述清晰，示出了不同层的厚度，且不应该被解释成限制的意思。相应地，这些区域在制成实际器件时将具有包括长度、宽度和深度的尺寸。
图3描绘本发明中作为深沟DRAM单元加以制造时半导体衬底的俯视图。
图4是描绘本发明中多晶硅连接的深沟DRAM单元的横截面示意图。
在图5A-5D中描绘了本发明的实施例，该图中示出根据本发明的多晶硅连接的深沟DRAM单元的横截面图。
图3描绘作为深沟DRAM单元加以制造时半导体衬底的俯视图。该俯视图包含深沟单元300、位线302以及n+多晶硅层304。在深沟单元300中形成有n+多晶硅层304。
参考图4，配置一衬底400。在衬底400中形成深沟。在深沟的较低部分形成深沟电容器。在该电容器下部深沟的侧壁上形成电容介电层402。电容介电层402包括，例如，氧化物/氮化物/氧化物(O/N/O)介电层或氧化物/氮化物(O/N)介电层。在该电容器上部深沟的侧壁上形成氧化环404。深沟电容器包括向衬底400扩散的隐埋板406。在电容器上部深沟的侧壁上形成氧化环404。多晶硅层408填充到深沟之中。多晶硅层408包括在氧化环404之间的较低部分和与深沟道接触的较高部分。但是，邻近的两个沟电容器通常必须通过浅沟隔离(STI)410结构加以隔离。开口的形成传统上需要另外的光刻和蚀刻处理。这需要附加的光掩模制作和相关的光致抗蚀剂层。接着，在衬底400上形成栅极氧化层414。随后在栅极氧化层414上形成金属氧化物半导体(MOS)晶体管40。MOS结构40在栅极氧化层414上具有多晶硅层416，在多晶硅层416上具有导电层418，以及在导电层418上具有氮化硅层420。随后，在MOS晶体管40的侧壁上形成隔片422。下一步，通过在衬底400中注入许多离子来形成源极/漏极区412。接着，在MOS晶体管40上形成n+多晶硅层424。
参考图5A，配置衬底500。随后，在衬底500上形成垫片氧化层502。所形成垫片氧化层502的厚度在50埃到300埃之间。在实施例中，该层502的厚度较佳为110埃。下一步，在垫片氧化层502上形成第一掩模层504。第一掩模层包含氮化硅。第一掩模层504形成的厚度在1000埃到3000埃之间。在实施例中，该层504的厚度较佳为2000埃。随后，在第一掩模层504上形成第二掩模层(未显示)。第二掩模层包含硼化硅玻璃(BSG)。在这个当前阶段，暴露的掩模层的结构包括具有不同材料的第一掩模层504和第二掩模层。随后，在第二掩模层上形成光致抗蚀剂层(未显示)。接下来，蚀刻第二掩模层、第一掩模层504、垫片氧化层502和衬底500以在光致抗蚀剂开口下形成开口，其中，衬底500中开口的较低部分是深沟505。下一步，除去光致抗蚀剂层和第二掩模层。接着，隐埋板506推进到衬底500中，包围深沟505的较低部分。随后，在深沟505以上的侧壁上形成电容介电层508。电容介电层508包括，例如，氧化物/氮化物/氧化物(O/N/O)介电层或氧化物/氮化物(O/N)介电层。下一步，在深沟505的侧壁上形成介电环层510，其中，介电环层510覆盖深沟505中电容介电层508的暴露表面，但没有完全覆盖深沟505的侧壁。
参考图5B，形成选择性生长的多晶硅层512，充填到开口的深沟505中，选择性生长的多晶硅层512的高度高于衬底500的表面。沉积包含有掺杂多晶硅层的选择性生长的多晶硅层512，充填到深沟之中，并对多晶硅层512进行深蚀刻。接着，蚀刻选择性生长的多晶硅层512以中止在垫片氧化层502上。下一步，同样除去第一掩模层504。
参考图5C，形成浅沟隔离(STI)514并在最初与深沟505接触的一侧暴露环介电层510的部分。下一步，形成浅沟隔离(SIT)结构514，充填到浅沟隔离(STI)开之口中。STI结构514充填到浅沟隔离(SIT)开口之中，其中，包含有绝缘层的STI结构514在衬底500上沉积以充填到浅沟隔离(STI)开口之中，并完成化学机械抛光处理。随后，除去垫片氧化层502。
参考图5D，在衬底500上形成栅极氧化层518。接着，在栅极氧化层518上形成金属氧化物半导体(MOS)晶体管50。MOS晶体管50包含衬底500上的多晶硅518、多晶硅层518上的导电层520以及导电层520上的氮化硅层522。随后，在MOS晶体管50的侧壁上形成隔板526。接下来，通过在衬底500中注入许多离子而形成源极/漏极区516。接着，在MOS晶体管50上形成n+多晶硅层528。n+多晶硅层528通过使用低压化学蒸气淀积(LPCVD)的方法加以形成。
虽然本发明已参考描绘实施例进行了描述，但该描述却并不旨在或被解释成限制的意思。对于技术熟练的人来说，只要参考说明，描述实施例的不同修改和组合，以及本发明的其它实施例都将是显而易见的。因此所附的权利要求旨在包含任何这样的修改或实施例。
Claims (10)
1.一种用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，所述的方法包括：
配置衬底，其中，所述的衬底依次具有在其上的垫片氧化层、在所述垫片氧化层上的第一掩模层、在所述第一掩模层上的第二掩模层以及在所述第二掩模层上的光致抗蚀剂层；
蚀刻所述的第二掩模层、所述的第一掩模层、所述的垫片氧化层以及所述的衬底以在光致抗蚀剂开口下形成开口，其中，所述衬底中开口的较低部分是个深沟；
除去所述的光致抗蚀剂层和所述的第二掩模层；
在衬底中推进隐埋板，其中，所述的隐埋板包围所述深沟的较低部分；
形成电容介电层以充填到所述深沟的较低部分；
在所述电容介电层附近的所述深沟的侧壁上形成介电环层，其中，所述的介电环层在所述深沟内覆盖所述电容介电层的暴露表面，但没有全部覆盖所述深沟的侧壁；
形成选择性生长的多晶硅层以充填到所述开口的所述深沟之中；
蚀刻所述的选择性生长的多晶硅层以中止在所述的垫片氧化层上；
在所述深沟的侧壁中形成浅沟隔离结构；
在所述衬底上形成金属氧化物半导体晶体管；
在所述金属氧化物半导体晶体管的侧壁上形成隔片；
在所述金属氧化物半导体晶体管上形成多晶硅层；以及
深蚀刻所述的多晶硅层。
2.根据权利要求1的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，所述的衬底包含硅。
3.根据权利要求1的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，所述的第一掩模层包含氮化硅。
4.根据权利要求1的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，所述的第二掩模层包含硼化硅玻璃(BSG)。
5.根据权利要求1的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，形成选择性生长的多晶硅层的步骤包含：
沉积掺杂的多晶硅层，并充填到所述的深沟之中；以及
深蚀刻所述的多晶硅层。
6.根据权利要求1的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，形成STI结构并充填到STI开口之中的步骤包含：
在衬底上沉积绝缘层，并充填到STI开口之中；
完成化学机械抛光处理以抛光去除绝缘层；以及
除去垫片氧化层。
7.一种用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，所述的方法包括：
配置衬底，其中，所述的衬底依次具有垫片氧化层、氮化硅层以及硼化硅玻璃层；
在所述的第二掩模层上形成光致抗蚀剂层；
蚀刻所述的第二掩模层、所述的第一掩模层、所述的垫片氧化层以及所述的衬底以在光致抗蚀剂开口下形成开口，其中，所述衬底中开口的较低部分是个深沟；
除去所述的光致抗蚀剂层和所述的第二掩模层；
在所述衬底中推进隐埋板，其中，所述的隐埋板包围所述深沟的较低部分；
形成电容介电层以充填到所述深沟的较低部分；
在所述电容介电层附近的所述深沟的侧壁上形成介电环层，其中，所述的介电环层在所述深沟内覆盖所述电容介电层的暴露表面，但没有全部覆盖所述深沟的侧壁；
形成选择性生长的多晶硅层以充填到所述开口的所述深沟之中；
蚀刻所述的选择性生长的多晶硅层以中止在所述的垫片氧化层上；
在所述深沟的侧壁中形成浅隔离结构；
在所述衬底上形成金属氧化物半导体晶体管；
在所述金属氧化物半导体晶体管的侧壁上形成隔片；
在所述金属氧化物半导体晶体管上形成多晶硅层；以及
深蚀刻所述的多晶硅层。
8.根据权利要求7的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，所述的衬底包含硅。
9.根据权利要求7的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，形成选择性生长的多晶硅层的步骤包含：
沉积掺杂的多晶硅层，并充填到所述的深沟之中；以及
深蚀刻所述的多晶硅层。
10.根据权利要求8的用于形成多晶硅连接的深沟DRAM单元的方法，其特征在于，形成并注入到STI开口中STI结构的步骤包含：
在衬底上沉积绝缘层，充填到STI开口之中；
完成化学机械抛光处理以抛光去除绝缘层；以及
除去垫片氧化层。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |