CN114141635A - 制造半导体器件的方法 - Google Patents

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CN114141635A
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CN
China
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substrate
plasma
main surface
semiconductor chip
resin
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CN202110995295.0A
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English (en)
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铃木昌克
原田晴彦
赤池康彦
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

本公开涉及制造半导体器件的方法。提供了一种能够缩短针对等离子体清洁的处理时间的技术。一种制造半导体器件的方法包括以下步骤：制备包括多个器件区域的衬底，每个器件区域包括通过导线电连接到形成在主表面上的多个端子的半导体芯片；在将在大气压下生成的等离子体发射到衬底的主表面的同时传送衬底；在捕获衬底的主表面的区域的图像的同时传送衬底；以及通过利用树脂密封半导体芯片和导线来形成密封体。

Description

制造半导体器件的方法
相关申请的交叉引用
于2020年9月3日提交的日本专利申请号2020-148587的公开内容(包括说明书、附图和摘要)，通过整体引用并入本文。
背景技术
本公开涉及一种制造半导体器件的方法，并且例如适用于通过利用树脂密封半导体芯片来制造封装半导体器件的方法。
半导体芯片安装在诸如布线板等衬底的芯片安装区域上，半导体芯片的焊盘电极和衬底的端子通过导线彼此电连接，并且这些组件利用树脂密封，从而制造半导体封装形式的半导体器件。
下面列出了所公开的技术。
[专利文献1]日本未审查专利申请公开号2020-4857。
发明内容
在树脂密封的半导体器件中，期望提高生产效率。
从本说明书和附图的描述中，其他目的和新颖特征将清楚。
下面将简要描述本公开中的典型方面的概述。换言之，一种制造半导体器件的方法包括以下步骤：制备包括多个器件区域的衬底，每个器件区域包括通过导线电连接到形成在主表面上的多个端子的半导体芯片；传送衬底并且将在大气压下生成的等离子体发射到衬底的主表面；传送衬底并且捕获衬底的主表面的图像；以及通过利用树脂密封半导体芯片和导线来形成密封体。
根据该制造半导体器件的方法，可以提高半导体器件的生产效率。
附图说明
图1是根据实施例的半导体器件的示意性截面图；
图2是示出组装参考图1说明的半导体器件的步骤流程的说明图；
图3是示出在图2所示的衬底制备步骤中制备的衬底的示意性结构的俯视图；
图4是示出在图3所示的衬底上安装有半导体芯片的状态的截面图；
图5是示出在图2所示的等离子体清洁步骤中使用的等离子体处理装置的一个示例的图；
图6是示出图3所示的衬底上的半导体芯片和衬底通过导线彼此电连接的状态的截面图；
图7是示出在图2所示的密封步骤中使用的模制装置的一个示例的概念图；
图8是示出图7所示的第一传送单元、等离子体生成单元和识别相机的图；
图9是示出图7所示的第一传送单元和等离子体生成单元的布局的图；
图10是示出图7所示的第一传送单元和识别相机的布局的图；
图11是示出使用图7所示的第二传送单元的模制衬底的传送状态的图；
图12是示出图9所示的等离子体生成单元的内部结构的图；
图13是图9的局部放大图；
图14是示出从图13所示的方向改变等离子体发射方向的示例的图；
图15是用于说明水的接触角的图；
图16是在图6所示的衬底的顶面的区域中形成有密封体的状态的截面图；
图17是与图16所示的截面图不同的表面的截面图；
图18是示出衬底布置在成型模具中的状态的截面图；
图19是示出向图18所示的下部模具的腔体内供应树脂并且树脂在其中被软化的状态的截面图；
图20是示出图19所示的上部模具和下部模具彼此靠近的状态的截面图；以及
图21是示出图20所示的上部模具和下部模具彼此相距甚远的状态的截面图。
具体实施方式
以下，将参考附图描述实施例。注意，在以下说明中相同的组件由相同的附图标记表示，并且将省略其重复描述。为了使说明清楚，在某些情况下，每个部分的宽度、厚度、形状等比实际情况中的更示意性地示出。然而，该说明仅为示例，而不限制对本公开的说明。
[半导体器件]
首先，将参考图1说明半导体器件的配置示例。图1是根据实施例的半导体器件的示意性截面图。
在平面图中,根据实施例的半导体器件1被形成为矩形。如图1所示，半导体器件1包括衬底2、安装在衬底2上的半导体芯片3、和密封半导体芯片3的密封体4。半导体芯片3通过导线5连接到衬底2。密封体4形成在作为衬底2的主表面的顶面2a上，以覆盖整个顶面2a。密封体4覆盖整个半导体芯片3和多个完整导线5。
衬底2包括覆盖基部构件2c的阻焊膜2d。基部构件2c例如由预浸料制成，预浸料是浸渍有树脂的玻璃纤维。阻焊膜2d是用于防止多个导线彼此短路或断开的绝缘膜。阻焊膜2d形成在以下面中的每个面上：作为衬底2的最顶面的顶面2a、和作为衬底2的最底面的底面2b。
衬底2包括具有多个导体图案的布线层，该多个导体图案包括形成在顶面2a上的多个端子2e。衬底2的顶面2a上的多个端子2e中的每个端子从阻焊膜2d露出。衬底2包括具有导体图案的布线层，该导体图案包括形成在底面2b上的多个台面2f。衬底2的底面2b上的多个台面2f中的每个从阻焊膜2d露出。
多个端子2e通过多个过孔布线(未示出)而被电连接到多个台面2f，多个过孔布线在衬底2的厚度方向(图1的“Z”方向)上穿透衬底2。
多个台面2f分别连接到多个焊球6。台面2f和焊球6是用于电连接半导体器件1和诸如母板等安装板的外部电极。
衬底2的顶面2a和底面2b中的每个被形成为矩形。半导体芯片3安装在衬底2的顶面2a上。半导体芯片3在平面图中具有沿衬底2的外形的矩形形状，并且布置在例如顶面2a的大致中央(中心部分)。在顶面2a上，多个端子2e形成在半导体芯片3的外围。多个端子2e是用于电连接导线5和衬底2的键合焊盘，并且例如由诸如铜(Cu)等金属制成。多个端子2e沿半导体芯片3的每一侧布置。
接下来，将说明安装在衬底2上的半导体芯片3。多个焊盘3c形成在半导体芯片3的正面3a上。多个焊盘3c中的每个沿半导体芯片3的每一侧布置在正面3a的边缘上。
诸如二极管或晶体管等多个半导体元件形成在半导体芯片3的正面3a和背面3b之间，并且通过形成在半导体元件上的未示出的布线分别电连接到多个焊盘3c。以这种方式，在半导体芯片3中，集成电路由形成在半导体衬底上的多个半导体元件和电连接多个半导体元件的布线构成。
注意，构成半导体芯片3的半导体衬底例如由硅(Si)制成。作为绝缘膜的钝化膜(未示出)形成在作为半导体芯片3的最外表面的正面3a上。在该钝化膜中的开口处的多个焊盘3c的每个表面从钝化膜露出。
该焊盘3c由金属制成，并且在本实施例中由例如铝(Al)制成。此外，可以通过镍(Ni)膜在该焊盘3c的表面上形成金属膜，诸如金(Au)膜或由其制成的叠层膜。
在本实施例中，半导体芯片3通过使其背面3b和衬底2的顶面2a彼此面对的所谓的面朝上安装方法安装在衬底2上。半导体芯片3通过键合材料7固定到顶面2a上的芯片安装区域21a(参见稍后描述的图3)。键合材料7没有特别限制，只要将半导体芯片3牢固地固定到衬底2的顶面2a上。然而，在本实施例中，例如，使用包含环氧基热硬化树脂的模具键合材料。
半导体芯片3通过多个导线5中的每个电连接到衬底2。更具体地，导线5的一端连接到半导体芯片3的正面3a上的焊盘3c，而另一端连接到衬底2的端子2e。导线5例如由诸如金(Au)或铜(Cu)等金属材料制成。
接下来，将说明密封半导体芯片3、多个导线5和多个端子2e的密封体4。密封体4的顶面4a被形成为矩形。尽管稍后详细描述，半导体器件1通过首先形成密封体以共同覆盖多个器件区域并且然后共同切割密封体和衬底的方法制造。在该方法中，密封体4的侧面和衬底2的侧面被形成为彼此连续地连通。
密封体4是包含诸如环氧树脂等热固化性树脂、加强材、二氧化硅等大量填充物粒子作为主要成分的绝缘性树脂体。并且，碳粒子作为着色剂与密封体4混合。密封体4在紧密粘附到半导体芯片3和布置在封装内的多个导线5的同时被硬化。换言之，密封体4具有保护半导体芯片3和多个导线5的功能。
[制造半导体器件的方法]
接着，将参考图2说明参考图1说明的半导体器件1的制造方法。图2是示出组装参考图1说明的半导体器件1的步骤的流程的说明图。
(衬底制备步骤S1、半导体芯片制备步骤S2)
为了制造半导体器件1，首先在衬底制备步骤“S1”中制备如图3所示的衬底20。在半导体芯片制备步骤“S2”中，制备半导体芯片3。图3是示出在图2所示的衬底制备步骤中制备的衬底的示意性结构的俯视图。可以首先制备衬底2和半导体芯片3中的任何一个，也可以同时制备这两者。
在衬底制备步骤S1中，制备好的衬底20包括在如图3所示的外框21内的多个器件区域22。器件区域22的数目不限于图3所示的方面。然而，本实施例中的衬底20包括例如八个器件区域22。衬底20是包括多个器件区域22的所谓的多芯片衬底。
每个器件区域22对应于图1所示的衬底2。器件区域22具有顶面20a(对应于图1中的2a)和与顶面2a相对的底面20b(未示出，对应于图1中的2b)。参考图1说明的衬底2的每个构件形成在器件区域22中。衬底20的器件区域22的顶面20a包括多个端子2e(参见图1)以围绕芯片安装区域21a。芯片安装区域21a是被设计用于安装图1所示的半导体芯片3的区域。
如图3所示，切割区域21b被布置为围绕多个器件区域22中的每个区域。切割区域21b布置在相邻器件区域22之间以及外框21与器件区域22之间，以围绕每个器件区域22的外边缘。切割区域21b是被设计用于在图2所示的切割步骤S8中切割衬底20的区域。切割区21b包括沿“X”方向延伸的多个切割线和沿“Y”方向延伸的多个切割线。
(模具键合步骤S3)
接着，在图2所示的模具键合步骤“S3”中，半导体芯片3安装在衬底20的器件区域22的顶面20a上。图4是示出在图3所示的衬底上安装有半导体芯片的状态的截面图，其对应于沿图3的线A-A截取的截面图。注意，图1所示的键合材料7的图示在图4中被省略以方便查看图。然而，在图4所示的多个器件区域22中的每个区域中，键合材料7布置在图1所示的半导体芯片3下方。
在模具键合步骤S3中，半导体芯片3安装在多个器件区域22的每个区域上。半导体芯片3通过键合材料7被键合并且固定到图3所示的芯片安装区域21a上。在本实施例中，半导体芯片3通过所谓的如下的面朝上安装方法安装在衬底20上：使背面3b(参见图1)面对衬底20的顶面20a。键合材料7包含例如环氧基热硬化树脂。在模具键合步骤S3中，在这种情况下，首先将键合材料7施加到芯片安装区域21a上，然后将半导体芯片3的背面3b压靠在芯片安装区域21a上。以这种方式，键合材料7在芯片安装区域21a上延展。半导体芯片3通过键合材料7被键合到衬底20上。然后，例如通过布置在衬底20下方的加热台，来执行约150℃的加热工艺以硬化键合材料7中所包含的热硬化成分，使得半导体芯片3固定到衬底20。
(等离子体清洁步骤S4)
接下来，在图2所示的等离子体清洁步骤“S4”中，使用真空等离子体处理装置。图5是示出在图2所示的等离子体清洁步骤中使用的等离子体处理装置的一个示例的图。
图5所示的等离子体处理装置300是平行板式等离子体处理装置。如图5所示，等离子体处理装置300包括腔室301、以及布置在腔室301内并且彼此面对的下部电极302和上部电极303。腔室301是可以真空密封的处理室。下部电极302被配置为使得衬底20能够布置在其上，并且在下部电极中包括诸如加热器等加热机构(未示出)。高频功率由腔室301外部的高频电源304被供应在下部电极302与上部电极303之间。例如，高频电源304连接到下部电极302，并且地电位连接到上部电极303。从高频电源304提供的高频功率的频率例如为13.56MHz。腔室301包括气体供应端口301a和气体出口端口301b。用于等离子体工艺的气体从气体供应端口301a引入腔室301，同时，腔室301中的气体从气体出口端口301b排出。腔室301通过气体出口端口301b连接到诸如真空泵等排气单元(未示出)。压力控制器(未示出)根据由压力传感器等检测到的腔室301内的压力，来调节气体从气体出口端口301b等的排出速度，并且将腔室301内的压力保持在低于常规大气压的期望压力。
下面将说明使用图5所示的等离子体处理装置300执行等离子体清洁步骤S4的具体方法。
在使用等离子体处理装置300的等离子体清洁中，首先，将图5所示的半导体芯片3安装在布置在下部电极302上的电极20上，使得半导体芯片3的待被等离子体处理的表面朝上(朝向上部电极303)。换言之，衬底20布置在下部电极302上，使得半导体芯片3的正面3a和衬底20的顶面20a面对上部电极303。
然后，作为用于等离子体工艺的气体，例如从气体供应端口301a向腔室301内导入氩(Ar)气。通过调节引入腔室301的气体流速和气体从腔室301的排出速度，将腔室301内的压力保持在规定的压力。在所引用的一个示例中，引入腔室301的氩气的流速可以设置为约1至20sccm，并且腔室301内的压力可以设置为约1至50Pa。
然后，高频电源304向下部电极302与上部电极303之间的间隙提供高频功率。以这种方式，在下部电极302与上部电极303之间生成等离子体，并且衬底20的等离子体工艺开始。换言之，向衬底20发射等离子体的过程开始。
由于下部电极302等上的自偏压，形成加速等离子体中的离子的电场，并且加速后的等离子体或等离子体中的离子被发射到衬底20。因此，向衬底20发射加速后的等离子体或离子的过程是各向异性等离子体工艺，诸如溅射蚀刻工艺。在等离子体工艺中，等离子体或离子被加速并且发射到衬底20的工艺接收表面，因此，不仅有机物质而且无机物质可以通过物理作用被去除。通过等离子体工艺，可以去除衬底20的顶面20a上的污染物。在模具键合步骤S3中，在这种情况下，如上所述加热衬底20，因此，衬底20的表面上的阻焊膜2d中包含的诸如油成分或有机溶剂等杂质作为脱气被释放。因此，衬底20的顶面20a被污染物污染并且粘附有污染物。除非去除污染物，否则会降低导线5与半导体芯片3上的焊盘3c之间的键合性能以及导线5与衬底20上的端子2e之间的键合性能，从而降低产品质量。
对衬底20执行等离子体工艺，同时向下部电极302与上部电极303之间的间隙提供高频功率达预定时间，然后停止将高频功率提供到下部电极302与上部电极303之间的间隙。以这种方式，对衬底20的等离子体工艺结束。
(引线键合步骤S5)
接下来，在图2示的引线键合步骤“S5”中，半导体芯片3和衬底20的器件区域22如图6所示彼此电连接。图6是示出图3所示的衬底上的半导体芯片和衬底通过导线彼此连接的状态的截面图，其对应于沿图3的线A-A截取的截面图。
在引线键合步骤S5中，半导体芯片3通过导线5电连接到衬底20的器件区域22。更具体地，如图1和6所示，导线5的一端连接到半导体芯片3的正面3a上的焊盘3c，另一端键合到衬底20的顶面20a上的端子2e。在引线键合步骤S5中，衬底20通过衬底20下方的加热台被加热到例如约125℃。注意，模具键合步骤S3、等离子体清洁步骤S4和引线键合步骤S5优选地在装配过程的洁净室内进行。
(密封步骤S6)
接下来，在图2所示的密封步骤“S6”中，例如，使用图7所示的模制装置。图7是示出在图2所示的密封步骤中使用的模制装置的一个示例的示意图。图8是示出图7所示的第一传送单元、等离子体生成单元和识别相机的图。图9是示出图7所示的第一传送单元和等离子体生成单元的布局的图。图6所示的衬底的顶面朝下。图10是示出图7所示的第一传送单元和识别相机的布局的图，其中图6所示的衬底的顶面朝下。图11是示出使用图7中的第二传送单元的模制衬底的传送状态的图。
如图7所示，用作半导体制造装置的模制装置100包括：加载单元101、第一传送单元102、等离子体生成单元103、识别相机104、模制单元105、第二传送单元106、卸载单元107和控制器108。加载单元101、第一传送单元102和模制单元105以该顺序沿X方向布置，模制单元105、第二传送单元106和卸载单元107以该顺序沿X方向布置。由于衬底20的顶面20a在如下所述的模制单元105中面朝下的情况下被处理，因此模制装置100在衬底20的顶面20a面朝下的情况下进行操作，即使在其他单元处的传送和在两个单元之间的传送中也是如此。
图6所示的衬底20被传送到加载单元101中使得顶面20a面朝下，半导体芯片3安装在衬底20上并且连接到导线5。
如图8和图9所示，第一传送单元102包括支撑板102a、保持衬底20的卡盘102b、和用于在X方向上移动支撑板102a的传送轨道102c。多个卡盘102b布置在支撑板102a上。从加载单元101加载的衬底20通过等离子体生成单元103和识别相机104的上方沿X方向被传送到模制单元105。
等离子体生成单元103被放置为与识别相机104相比更靠近加载单元101。如图9所示，在第一传送单元102从加载单元101向识别相机104传送衬底20时，等离子体生成单元103向所传送的衬底20发射所生成的等离子体。由于等离子体生成单元103的等离子体发射的范围覆盖衬底20的宽度(Y方向上的长度)，等离子体生成单元103固定放置。
识别相机104被放置为与等离子体生成单元103相比更靠近模制单元105。如图10所示，在第一传送单元102从等离子体生成单元103向模制单元105传送衬底20时，识别相机104捕获衬底20(包括半导体芯片3和导线5)的图像。由于识别相机104的视场仅覆盖衬底20的宽度(Y方向上的长度)的一部分，识别相机104可以通过驱动单元(未示出)在Y方向上移动。
模制单元105形成密封体以共同覆盖被键合到衬底20的多个器件区域22的多个半导体芯片3。稍后将描述细节。
如图11所示，第二传送单元106具有与第一传送单元相同的配置，并且将加载的衬底20从模制单元105向卸载单元107传送。
从卸载单元107，图11所示的模制衬底20被从模制装置100中传送出，其中底面20b面朝上。
控制器108包括存储用于监测和控制模制装置100的每个组件的操作的程序(软件)的存储器、以及执行存储在存储器中的程序的中央处理器单元(CPU)。
下面依次说明本实施例中的密封步骤S6的细节。如图2所示，本实施例中的密封步骤S6包括等离子体清洁步骤S61、检查步骤S62和模制步骤S63(模具制备步骤、衬底保持步骤、树脂供应步骤、衬底浸渍步骤和树脂硬化步骤)。首先，如上所述，将如图6所示的衬底20传送到加载单元101，使得顶面20a面朝下，半导体芯片3安装在衬底20上并且连接到导线5。
(等离子体清洁步骤S61)
接着，在图2所示的等离子体清洁步骤S61中，如图9所示，在传送从加载单元101加载的衬底20的同时，使用等离子体生成单元103执行等离子体清洁。
接着，将参考图9和图12说明图9所示的等离子体生成单元103的细节。图12是示出图9所示的等离子体生成单元的内部结构的图。
等离子体生成单元103在没有抽真空的情况下在正常气氛下生成等离子体(大气压等离子体)。如图8所示，等离子体生成单元103放置在衬底20下方，并且直接向上发射等离子体。等离子体生成单元103包括等离子体头103a、头固定单元103b和气体入口端口103c。
如图12所示，等离子体头103a由气体入口喷嘴103d和围绕其外周的电极103e构成，电极103e连接到高频电源103f。气体入口喷嘴103d布置在头固定单元103b内，并且连接到气体入口端口103c。气体入口端口103c通过管道和流速控制器(未示出)连接到用于等离子体生成的气体的供应源。气体入口喷嘴103d通过管道和流速控制器(未示出)连接到用于喷射的压缩空气源。
作为气体入口喷嘴103d的材料，使用通常被称为绝缘体的低导电材料，诸如玻璃、石英玻璃和氧化铝。然而，通常被称为导体的金属(诸如不锈钢和铝(Al))可以部分地用于气体入口喷嘴103d的一部分，该部分不与等离子体头103a内的电极103e接触。气体入口喷嘴103d的下部和中心部分的每个形状为管状以引入气体，并且其横截面可以是圆形或矩形。其上部的形状是矩形以便在衬底的宽度方向上较长以便将气体喷射到衬底的整个宽度上，并且其在短边方向上的长度为例如约1mm。
在该配置中，用于等离子体生成的气体从气体入口端口103c引入，通过从气体入口喷嘴103d下方引入的脉冲射流的载气被传送到气体入口喷嘴103d中，并且向上流动。在这种情况下，脉冲射流在短时间内将快速气流带到远处。在该流动的中途，通过高频电源103f向等离子体头103a施加高频功率，而活化用于等离子体生成的传送气体，从而生成等离子体103g，等离子体103g用作用于等离子体生成的活性气体物种。从高频电源103f供应的高频功率的频率例如为13.56MHz。在等离子体头103a内生成的等离子体103g通过气流被喷射，并且被发射到已经由第一传送单元102传送的衬底20的顶面20a。由于等离子体103g通过脉冲射流被间歇地喷射，等离子体被多次发射到单个衬底20。因为等离子体是在大气压下生成的，所以不需要减压时间。并且，因为不需要诸如真空室等大型设备，所以可以大幅降低设备成本。
接下来，将参考图13说明使用等离子体生成单元103的等离子体清洁。图13是图9的局部放大图。
如图13所示，在控制器108中，在衬底20的底面20b由第一传送单元102的卡盘102b保持的同时，衬底20在图中X方向上从左到右被传送，并且同时此时，等离子体103g从等离子体生成单元103直接向上发射。通过引线键合步骤S5中的加热，衬底20的表面上的阻焊膜2d中包含的诸如油成分、有机溶剂等杂质作为脱气被释放，并且衬底20的顶面20a被污染物污染并且粘附有污染物。然而，这些污染物可以通过来自等离子体生成单元103的等离子体发射被去除。
在这种情况下，诸如氩(Ar)、氧(O2)、氮(N2)等主要对去除有机物有效的气体优选作为用于等离子体生成的气体。氩(Ar)和氧(O2)的混合气体更优选，氧的浓度优选地为例如氩的浓度的0.5％左右。等离子体生成单元103的等离子体头103a的上端被布置为与衬底20的顶面20a分开预定距离(H)。假定半导体芯片3的厚度为“T”，假定导线5的环高为“H1”。例如，在“T＝280μm”和“H1＝150μm”的情况下，“H＝7000μm”是优选的。等离子体发射时间优选地为0.1秒。衬底20的传送速度优选地为10mm/秒。
作为衬底和树脂之间的粘合性能的评价结果，图15所示的纯水“PW”的接触角(α)需要等于或小于40度。图15是用于说明水的接触角的图。本实施例中的等离子体清洁可以满足所需接触角。
等离子体发射的方向可以不同于图13所示的直接向上的方向。图14对应于图12，它是示出从图13所示的方向改变等离子体发射方向的示例的图。例如，如图14所示，可以发射等离子体以相对于到衬底20的顶面20a的垂直线朝向衬底20的传送方向倾斜预定角度(θ)。“θ”优选地为例如45度。等离子体头103a相对于作为衬底20的传送方向的X轴方向的倾斜可以加宽等离子体发射范围。以这种方式，衬底20的传送速度可以为例如12mm/秒，使得等离子体发射可以比直接向上的等离子体发射更快。备选地，等离子体头可以朝向与衬底20的传送方向相同或相反的方向倾斜。
(检查步骤S62)
接着，在图2所示的检查步骤S62中，如图10所示，在传送等离子体清洁的衬底20的同时，使用识别相机104对衬底20等进行外观检查。
如图10所示，识别相机104放置在衬底20下方。在控制器108中，在衬底20的底面20b由第一传送单元102的卡盘102b保持的同时，衬底20在图中X轴方向上从左到右被传送，并且例如，一个器件区域22直接布置在识别相机104正上方。通过识别相机104，被定位在正上方的器件区域22中的衬底20、半导体芯片3和导线5的图像被捕获。然后，控制器108沿Y轴方向移动识别相机104以捕获下一器件区域22中的衬底20、半导体芯片3和导线5的图像。在衬底的宽度方向上的一条线上的所有器件区域的图像捕获结束之后，控制器108使用第一传送单元102将衬底20传送到下一行的器件区域22。通过重复这些过程，衬底20的所有器件区域的图像被捕获。根据由识别相机104捕获的图像，控制器108执行检查，诸如树脂量的计算中使用的半导体芯片3的数目的计数、关于半导体芯片3是否安装在衬底20上的安装失败检查、或导线5的状态异常、异物等的检查。基于该检查的结果，控制器108获取指示半导体芯片3的存在或不存在的衬底地址信息、和指示在等离子体发射之后导线5的状态异常的存在或不存在等和异常的位置的衬底地址信息。在这种情况下，衬底地址信息是指示衬底20的多个器件区域22中的对应器件区域的信息。以这种方式，在切割步骤S8中，可以拒绝有缺陷的产品。
在这个阶段，如果产品因导线距离较窄而具有较小余量，则导线可能会因等离子体清洁步骤S61中发出的等离子体的流动压力(气体的喷射压力)而变形，并且相邻导线可能彼此接触，导致导线短路故障。并且，通常情况下，模制装置不放置在组装工艺洁净室内，并且由于模制装置内的清洁度等级相对较低，因此可能存在异物。异物是金属异物，诸如树脂毛刺、衬底20的划痕、加载单元101内的组装架的铝(Al)的划痕、导线5的铜(Cu)的划痕。等离子体发射的流速例如为1.7马赫(约578m/秒)，并且这些异物可能因等离子体发射时的气体喷射压力而散射并且粘附到衬底20等。通过检查步骤S62，可以检测故障和异物。注意，如果在组装工艺洁净室内使用与等离子体清洁步骤S4中使用的真空等离子体处理装置相同的装置，则异物粘附的可能性较低。
(模制步骤S63)
接下来，在图2所示的模制步骤“S63”中，通过利用树脂密封图6所示的半导体芯片3来形成密封体。模制步骤S63在模制装置100的模制单元105中进行。图16是在图6所示的衬底的顶面的区域中形成有密封体的状态的截面图。图17是与图16所示的截面图不同的表面的截面图，其对应于沿图3的线B-B截取的截面图。
如图16和图17所示，在本步骤中，多个器件区域22被密封体4共同覆盖。
在模具制备步骤中，制备图18所示的成型模具200。图18是衬底布置在成型模具中的状态的截面图，其对应于沿图3的B-B线的截面图。成型模具200包括布置在衬底20上方的用作第一模具的上部模具201和布置在衬底20下方的用作第二模具的下部模具202。在模制步骤S63中，密封体4(参见图17)在衬底20的底面20b面对上部模具201而其顶面20a面对下部模具202的状态下形成。因此，上部模具201包括用于折叠衬底20的底面20b的多个抽吸孔201a。多个抽吸孔201a中的每个连接到进气通道201b。上部模具201被构造为使得衬底20可以通过进气通路201b抽吸多个抽吸孔201a的端部的气体(诸如空气)，而被抽吸和保持在多个抽吸孔201a的端部。
下部模具202包括作为用于形成密封体4的模具的腔体202a。腔体202a被脱模片205覆盖。脱模片205例如是由树脂制成的薄膜。由于在腔体202a与密封体4之间布置有脱模片205(参见图17)，所以在形成密封体4之后可以提高下部模具202与密封体4之间的分离性。由于可以防止密封树脂粘附到下部模具202，因此可以省去或缩短下部模具202的清洁工作。下部模具202包括用于将密封体4从腔体202a中取出的顶出销202b。
在模具制备步骤之后的衬底保持步骤中，如图18所示，衬底20布置在上部模具201与下部模具202之间。由于衬底20的底面20b被多个抽吸孔201a抽吸，因此上部模具201保持衬底20，使得衬底20的顶面20a面朝下。
在衬底保持步骤中，通过控制成形模具200与衬底20之间在平面图中的位置关系来执行对准。在衬底保持步骤中，进行上部模具201与衬底20之间的对准，使得在衬底20的端部处的凹入部分(未示出)或在其周边处的孔(未示出)被布置为与上部模具201的定位销(未示出)重叠。上部模具201与下部模具202的位置关系是预先调节好的，因此对准上部模具201与衬底20，便完成了下部模具202与衬底20的对准。
在模具制备步骤之后的树脂供应步骤中，如图19所示，树脂204被供应到下部模具202的腔体202a中。图19是示出向图18所示的下部模具的腔体内供应树脂204并且树脂204在其中被软化的状态的截面图。更具体地，腔体202a被脱模片205覆盖，并且树脂204被供应到脱模片205上。树脂204是图16和17所示的密封体4的原料树脂。树脂204不仅包含热硬化树脂，而且包含诸如用于调节密封体4的线性膨胀系数的填料颗粒、用于使密封体4的颜色变黑的炭黑等材料。本实施例中的模制步骤S63采用压缩模制方法，该方法是通过将多个半导体芯片3和多个导线5浸入腔体202a内的软化树脂204中来进行密封的。
压缩模制方法不同于在压力下将软化树脂注入到由腔体202a和衬底20夹着的空间中的传送模制方法。在压缩模制方法中，树脂204在模制步骤中的流动很小，因此与传送模制方法相比实际上更可忽略不计。因此，该方法是优选的，因为可以抑制由于树脂204的流动引起的组件、特别是衬底20上的导线5的变形。压缩模制方法适用于大型衬底的模制。传送模制方法适用于小型衬底的模制。
作为树脂204的材料，注意，可以使用与用于传送模制方法的树脂的材料相同的材料。在传送模制方法中，原料树脂的颗粒在称为锅的容器中软化，然后通过浸入压力供应到腔体中。另一方面，在压缩模制方法中，粒状原料树脂被放置在腔体202a内，然后在腔体202a内软化。
注意，衬底保持步骤和树脂供应步骤的步骤顺序没有特别限制。尽管本说明书将衬底保持步骤说明为较早的步骤，但也可以将树脂供应步骤作为较早的步骤来执行。备选地，例如，在将粒状原料树脂供应到腔体202a内之后，进行衬底保持步骤，然后加热原料树脂，以获取软化树脂204。这种情况下用于保持树脂204温度的时间可以比在执行树脂供应步骤作为较早步骤的情况下更短。可以在不加热下部模具202的同时执行衬底保持步骤。
在衬底保持步骤和树脂供应步骤之后的衬底浸渍步骤中，如图20所示，将半导体芯片3浸入腔体202a中以密封半导体芯片3。图20是示出图19所示的上部模具和下部模具彼此靠近的状态的截面图。
在衬底浸渍步骤中，使上部模具201和下部模具202彼此靠近，使得半导体芯片3和衬底20的顶面20a被腔体202a中的树脂204覆盖。如图20所示，在该步骤中，半导体芯片3和多个导线5中的每个利用树脂204密封。
在衬底浸渍步骤之后的树脂固化步骤中，图20所示的树脂204被加热以硬化树脂204中包含的热硬化树脂。通过该步骤，得到如图16和图17所示的密封体4。
如图20所示，脱模片205布置在树脂204与腔体202a之间。以这种方式，如图21所示，当上部模具201和下部模具202彼此远离同时顶出销202b被向上推时，密封体4从腔体202a脱模，并且脱模片205容易从树脂204上剥离(或图15所示的密封体4)。图21是图20所示的上部模具和下部模具彼此相距甚远的状态的截面图。同时，衬底20和上部模具201由图21所示的多个抽吸孔201a的吸力保持。因此，通过停止抽吸孔201a的抽吸，衬底20和上部模具201容易彼此分离。
最后，模制衬底20通过卸载单元107从模制装置100传送出来，使得底面20b面朝上。然后，执行模具外观检查和导线X射线检查。
(球安装步骤S7)
接下来，在图2所示的球安装步骤“S7”中，将多个焊球6键合到形成在底面20b或衬底20上的多个台面2f(参见图1)。本步骤通过在从底面20b或衬底20露出的多个台面2f上分别布置和加热焊球6来将多个焊球6和台面2f彼此键合。通过本步骤，多个焊球6通过衬底20电连接到半导体芯片3。然而，本实施例中说明的技术不仅适用于具有键合焊球6的所谓的BGA(球栅阵列)半导体器件。例如，作为本实施例的修改示例，该技术适用于在未形成焊球6的情况下露出台面2f的状态或将焊膏施加到台面2f以使其比焊球6的焊膏薄的状态下运输的半导体器件。这种半导体器件是所谓的LGA(连接盘网格阵列)半导体器件。
(切割步骤S8)
接下来，在图2所示的切割步骤“S8”中，通过沿布置在衬底20和密封体4之间并且围绕图3所示的多个器件区域22中的每个的切割区域21b切割衬底20和密封体4来切割多个器件区域22以获取它们中的每个。更具体地，切割步骤S8使用作为所谓的切割刀片的切割/研磨夹具并且切割/研磨衬底20的切割区域21b来切割衬底20。因此，切割区域21b在与延伸方向交叉的方向上的宽度为约数百μm。
通过上述每个步骤，获取参考图1说明的半导体器件1。然后，对半导体器件1进行诸如外观检查和电气测试等必要检查和测试，并且将半导体器件1运输或安装在未示出的安装衬底上。
以上，根据实施例对本发明人作出的本发明进行了具体说明。然而，本发明不限于上述实施例，当然可以进行各种修改。
例如，已经在示例中说明了实施例，其中在等离子体生成单元103和识别相机104布置在衬底20下方的状态下，等离子体向上发射，同时识别相机面朝上并且捕获图像。然而，实施例不限于该示例，并且在等离子体生成单元103和识别相机104布置在衬底上方的状态下，等离子体可以向下发射，同时识别相机可以面朝下并且捕获图像。
此外，已经在压缩模制方法的示例中说明了实施例。然而，实施例也适用于传送模制方法。在这种情况下，在等离子体生成单元103和识别相机104布置在衬底上方的状态下，等离子体向下发射，同时识别相机面朝下并且捕获图像。
已经在其中在等离子体清洁步骤S4中使用真空等离子体处理装置的示例中说明了实施例。然而，大气压等离子体发射可以适用于等离子体清洁步骤S61。在这种情况下，在等离子体生成单元布置在衬底上方的状态下，等离子体向下发射。
已经在使用布线板作为衬底的示例中说明了实施例。然而，引线框架板等也适用。

Claims (11)

1.一种制造半导体器件的方法，包括以下步骤：
(a)制备包括多个器件区域的衬底，每个器件区域包括形成在主表面上的多个端子、以及安装在所述主表面上并且通过导线电连接到所述多个端子的半导体芯片；
(b)在步骤(a)之后，传送所述衬底，同时将在大气压下生成的等离子体发射到所述衬底的所述主表面的区域；
(c)在步骤(b)之后，传送所述衬底，同时捕获所述衬底的所述主表面的所述区域的图像；以及
(d)在步骤(c)之后，通过利用树脂密封所述半导体芯片和所述导线来形成密封体。
2.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(a)之前，所述衬底被加热到如下温度或高于如下温度：所述衬底的表面上的阻焊剂中包含的油成分或有机溶剂的杂质，在所述温度下作为气体被释放。
3.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(b)中，通过供应氩气和氧气的混合气体，来生成所述等离子体。
4.根据权利要求1所述的制造半导体器件的方法，
其中步骤(b)中，向所述衬底多次发射所述等离子体，使得所述等离子体在每次发射时被发射0.1秒。
5.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(b)中，所述等离子体被垂直地发射到所述衬底的所述主表面。
6.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(b)中，所述等离子体被倾斜地发射到所述衬底的所述主表面。
7.根据权利要求1所述的制造半导体器件的方法，
其中在步骤(b)中，在将在大气压下生成的所述等离子体从下方发射到所述衬底的所述主表面的所述区域的同时，在所述衬底的所述主表面朝下的状态下传送所述衬底，
在步骤(c)中，在从下方捕获所述衬底的所述主表面的所述区域的图像的同时，在所述衬底的所述主表面朝下的状态下传送所述衬底，以及
在步骤(d)中，在所述衬底的所述主表面朝下的状态下，通过利用所述树脂密封所述半导体芯片和所述导线来形成所述密封体。
8.根据权利要求7所述的制造半导体器件的方法，
其中在步骤(c)中，基于所捕获的图像来检查所述导线的状态、以及异物的存在或不存在。
9.根据权利要求8所述的制造半导体器件的方法，
其中在步骤(c)中，基于所捕获的图像，对用于计算树脂量的所述半导体芯片的数目进行计数，并且执行关于所述半导体芯片是否被安装在所述衬底上的安装故障检查。
10.根据权利要求9所述的制造半导体器件的方法，
其中步骤(d)包括以下步骤：
(d1)将所述衬底布置在第一模具与第二模具之间的部分中，所述第二模具包括布置在面对所述第一模具的位置处的腔体，并且使所述第一模具在所述衬底的所述主表面朝下的状态下保持所述衬底；
(d2)在步骤(d1)之后，将树脂供应到所述第二模具的所述腔体中；
(d3)在步骤(d1)和(d2)之后，使所述第一模具和所述第二模具彼此靠近，使得所述半导体芯片、所述导线和所述衬底的所述主表面被所述腔体内的所述树脂覆盖；以及
(d4)通过固化所述树脂形成所述密封体。
11.一种制造半导体器件的方法，包括以下步骤：
将衬底加载到半导体制造装置中，所述半导体制造装置包括：加载单元，所述衬底被加载到所述加载单元中，所述衬底包括多个器件区域，每个器件区域包括形成在主表面上的多个端子、以及安装在所述主表面上并且通过导线电连接到所述多个端子的半导体芯片；衬底传送单元，传送所述衬底；等离子体生成单元，被布置为面对所述衬底的所述主表面并且在大气中生成等离子体；识别相机，被布置为面对所述衬底的所述主表面并且捕获所述衬底、所述半导体芯片和所述导线的图像；以及模制单元，通过利用树脂密封所述半导体芯片和所述导线来形成密封体；
在所述衬底的所述主表面朝下的状态下，使用所述衬底传送单元将所述衬底从所述加载单元传送到所述识别相机，并且同时使用所述等离子体生成单元向所述衬底的所述主表面的所述区域发射所述等离子体；
在所述衬底的所述主表面朝下的状态下，使用所述衬底传送单元将所述衬底从所述等离子体生成单元传送到所述模制单元，并且同时使用所述识别相机捕获所述衬底的所述主表面的所述区域的图像；以及
通过在所述衬底的所述主表面朝下的状态下，利用树脂密封所述半导体芯片和所述导线来形成密封体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP6549531B2 (ja) 2016-06-30 2019-07-24 Ｔｏｗａ株式会社 樹脂成形装置及び樹脂成形品の製造方法
JP2018186197A (ja) 2017-04-26 2018-11-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2020004857A (ja) 2018-06-28 2020-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2020077746A (ja) * 2018-11-07 2020-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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