CN1139507A - 在同步解调器中采用代用导频以提取载频信号的电路 - Google Patents

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Abstract

用锁相环控制一个同步解调器，使得能调谐至电视信号的导频。从启动期间(包括接通电源或改变频道)起，就开始了调谐过程，在这一期间，一个在导频频率上的代用信号加到锁相环，以使压控振荡器快速地牵引到锁定频率。启动过程结束后，再加入中频信号。启动期间是由一个来自微处理器的AFC消除信号确定的，并控制一个中频开关。代用信号来自一个晶体振荡器。

Description

在同步解调器中采用代用导频以提取载频信号的电路
本发明涉及一般的数字接收机，特别是关于数字电视信号接收机。
在电视发射与接收系统中，近年来已采用了各种数字式系统。例如，电视信号可以包括了压缩的宽频带高清晰度电视(HDTV)信号，或一种或多种压缩的NTSC制式信号。实现这些信号传输的两种最广泛流行的调制技术是正交调幅制(QAM)及残留边带调制(VSB)。美国专利5,087,975号中提出了一种VSB系统，可用来传输电视信号。它是在标准的6兆赫的电视频道内发射一个其形式为逐次分层的M层(M-Level)符号的电视信号，并在频道低端边缘处有一个相对小的(低电平的)导频(pilot)。虽则表征这些符号的分层数目M(即VBS模式)可能变化，但符号率最好是取固定值，如取符号率为684H(相当于10.76兆符号/秒)。此处H为NTSC制中的水平扫描频率。在任何特定情况下所取符号层次的数目。很大程度上是表征传输媒质条件的信噪比(S/N)的函数。当信噪比S/N低时，采用较小的符号分层。这样，在大多数情况下，一个系统只要具有24，16，8，4及2这样几种符号分层，就可具有满意的灵活性了，当然，在以降低传输比特率为代价的情况下，采取较低的M值将改善其信噪比性能，这还是可以理解的。例如，假定符号率为10.76兆符号/秒，一个二层的VSB信号(1比特/符号)，将使得传输比特率为10.76兆比特/秒，而一个4层的VSB信号(2比特/符号)，将使得传输比特率为21.52兆比特/秒，等等。
如欲使数字电视接收机能正确工作，要求较快地得到接收载波信号，并要求射频部分(RF)及中频部分(IF)的增益能正确地调节。在正交调幅制(QAM)接收机中，载波的提取是较难的。因为它没有任何一种导频。而上述的残留边带调制(VSB)系统中，因为采用了导频，将使载波的提取变得容易得多。不过，由于导频是低电平的，以及VSB接收机使用的同步解调器的牵引(pull-in)范围较小，所以还会遇到一些问题。本发明的一个内容是改进了锁频锁相环(FPLL)的频率牵引能力，另一个内容是改进了自动增益控制(AGC)系统。此外，同步解调器中的锁频锁相环FPLL是双相稳定的。因而输出数据的相位可能被反相，所以就需要进行倒相。而且FPLL的锁定(lock up)特性，将由自动频率控制(AFC)滤波器的特性所决定，本发明的另一个内容，便是提出一种改进AFC滤波器特性的方法。本发明还涉及当采用直流偏置的方法来产生导频时如何实现从模拟信号到数字信号的最佳转换。
所以，本发明的主要目的，是针对一种采用同步解调器的数字数据接收机，改进其提取载波的方法。
本发明另一目的，是在选定的启动条件发生时，快速锁定一个和同步解调器联用的FPLL。
通过阅读下面这些有关本发明的最佳实施例的附图及其文字说明，对本发明的进一步的一些内容及其优点，便可一目了然了。其中：
图1是用来接收一个M层VSB信号的接收机的部分方框图；
图2是图1中的中频(IF)放大器及同步解调器的较详细的示意图。
图3是接收机的AFC的控制电路。
图4是AGC电路工作模式的描述。
图5是一个在需要时，能自动将数据反相的倒相器。
图6是根据本发明的一种改进型的锁相环滤波器。
图7A及图7B是图6这种改进型的工作性能曲线。
如前所述，发射的VSB信号，在6兆赫电视频道的低端边缘，常有一个小的导频，这一导频径变频后，变为在频道上边缘处的46.69兆赫的中频。而且，虽然并非局限于此，但发射信号最好是包含有依次连续的数据帧，而每帧又包括313个数据段。每个数据段包括836个符号(其速率约为10.76兆符号/秒)，其中832个符号用作数据，而其中的另外4个在每个数据段中的固定位置处用于定义段同步字符。数据段同步字符只含有2层的符号。而数据符号则根据应用情况可以是2，4，8，16或24层。而且，每帧的第一个数据段包含一序列的2层符号，它们代表帧同步码及VSB模式控制信号，用以识别该帧剩下的312个数据段的数据符号的层次M(24，16，8，4或2)。
在发射机中，只要对符号值加上一个偏置(一个恒定的直流电平)，便可很容易地产生出导频。在接收机中，这一偏置产生一个恒定的直流，用于载频恢复。根据本发明中的一个方面，在提取载取滤之后，这一个在接收机中用来“恢复”的直流将从数据信道中除去，而使后续处理得到优化。
从图1中可看出：接收的射频(RF)信号将通过高频头(tuner)10变为中频，该高频头由微处理器12控制。用户通过键盘14输入或红外(IR)接收机16输入，操纵微处理器12，将适当的信号加到高频头10以调谐到选定频道。包括一个46.69兆赫的导频的中频信号通过一个通带为大约41-47兆赫的声表面波(SAW)滤波器18从高频头10加到一个中频放大器及同步解调器20。解调器20的模拟基带输出通过电容器21耦合到模/数(A/D)变换器22，它对信号进行采样，并将二进制的M层符号送至数字处理器24。电容器21将把前面提到过的直流偏置从A/D变换器22的输入端除去。下面还要进一步仔细对其加以阐述，A/D变换器22根据数字处理器24所发出的时钟信号在正确的符号时间对解调器20进行采样。数字处理器24将数据和一个AGC控制信号加至中频放大器及同步解调器20，而同步解调器20又将一个延迟AGC信号加至高频头10。在选定的启动条件下，如接通电源，频道改变、数据段或帧同步丢失等条件下，由微处理器12产生一个AFC消除信号，解调器20及数字处理器24对该信号产生响应。最后，由于同步解调器中的锁频锁相环FPLL是双相稳定的，数据输出的相位可以被反相，所以本发明中，也有保证数据的正确相位的自动措施。这一部分将结合图5作更全面的阐述，并已经另外提出专利申请(待批)D-6755。
中频放大器及同步解调器20在图2中有更详细的阐述。由声表面波滤波器18来的中频信号通过可控增益放大器30加到中频开关32的一个输入端。放大器30的增益可由一AGC及一个电荷泵(charge pump)31控制。电路31响应增益提高及增益降低两种信号，对电容33充电或放电至控制放大器30的增益所要求的值。电路31还产生一个延迟AGC信号，加至高频头10。
晶体振荡器能够响应来自微处理器1 2所产生的AFC消除信号而把一个频率为导频频率(46.69兆赫)的较强信号加到中频开关32的第二个输入端。中频开关32也响应AFC消除信号而将晶体振荡器34的输出加至该开关的输出端，而在没有AFC消除信号时，则将中频放大器30的输出加至该开关的输出端。这样，当不存在AFC消除信号时，中频开关32的输出是中频信号，而当存在AFC消除信号时，中频开关32的输出则是晶体振荡器34的输出。
中频开关32的输出加到一对乘法器40及42的第一输入。压控振荡器(VCO)44产生一个额定值为4倍导频频率(即186.76兆赫)的输出信号，该信号加在一个四分频预定标器(prescaler)电路46来用于产生一对相互间相移为90°、频率为导频频率的信号。同相(0°)信号加到乘法器40的第二输入来产生一个同相基带分量I，而正交(90°)信号则加到乘法器42的第二输入来产生一个正交基带分量Q。I，Q两分量分别通过低通滤波器50及52耦合，以消除混频产生的二次谐波(second harmonicmixer products)；然后分别通过放大器54和56而被放大到所要求的输出电平。放大后的I，Q分量加到一个FPLL 58的相应输入，FPLL的工作过程是大家所熟悉的，它产生一个调谐电压Vt，用以将VCO 44所产生的信号的频率及相位锁定至导频频率的4倍。如前所述，电容器21将阻止I通道信号中的直流偏置加到A/D变换器22上。照这样，由分频器46产生的相互正交的信号将锁定至导频中频信号来用于将接收到的中频信号解调。
在某些启动条件下，如电源接通或改变频道时，VCO44的频率可能大大偏离其额定值186.76兆赫，这样，在较小的接收导频作用下，FPLL58将不能快速锁定。(FPLL58工作的典型参数是：在微弱的导频信号下，在中频频率下的牵引范围仅有±100千赫左右。而在强的导频信号下，其牵引范围将达到大约±750千赫)。为了缓解这一问题，本发明采用了下述方法。即在启动期间，这一期间的长短由AFC消除信号的持续期来确定，这时，较强的46.69兆赫的晶体振荡器34的输出替代来自中频放大器30的接收到的中频信号通过中频开关32加到乘法器40及42的输入端。启动时间约持续100毫秒。这样，在启动期间，一个较强的、频率为中频导频频率的信号将加到同步解调器，使得FPLL58能快速地将VCO44的频率引至其额定值。在启动期间结束后，由于这时AFC消除信号将不存在，从放大器30来的中频信号将通过中频开关32加至同步解调器。因为这时VCO44的频率非常接近额定解调频率，FPLL58可以很快将VCO44锁定至接收到的导频的频率及相位，而使正确解调过程易于实现。
解调数据从同步解调器20的I通道，通过电容器21，加到A/D变换器22的输入(见图1)。在由数字处理器24产生的时钟信号作用下，A/D变换器22将在各个正确的采样点对模拟I通道进行采样，将一个代表接收到的符号幅度的二进制的I通道数据比特串加到数字处理器。符号的数值最好是对坐标零轴对称地配置，任何一种直流偏置使这些符号值对坐标零轴产生偏移。于是A/D变换器22需要处理在一个方向上较大的幅度，这样就需要一个较大的A/D变换器。利用电容器2l将直流偏置从数据信道消除后，这时A/D变换器22处理的是对称输入信号，因此，A/D变换器22的大小可减小而达到最佳值。
图3描述的是数字处理器24，如图所示，二进制的I通道数据比特串加到一个倒相器59(图5将描述此倒相器是由一倒相控制信号控制的)，然后再加到符号同步波波器60及同步相关波波器62。在每一个数据段同步字符的作用下，滤波器60都将产生一种 频器型式(discriminator-type)的输出，该输出在同步字符的中心过零。滤波器62是这样设计的，它将在滤波器60的输出过零的时刻，产生一个较大的脉冲。滤波器60的输出，由滤波器62所产生的脉冲选通，加到锁相环PLL64上。当选通信号为零时，符号时钟产生器66的相位被调整为正确的。在这种情况下，PLL64将不对选通信号作任何校正。但当选通信号为正值或负值时，PLL64将产生一个适当的误差信号来校正符号时钟的相位，直至选通信号达到要求的零值为止。如前所述，本发明的这一部分，已提出专利申请D-6755。
为了减轻同步解调器20锁定的困难，在启动期间结束后的一个短时期内，接收机工作在一种非相干AGC模式，此后，在其余的对应于正常信号接收的长得多的一段时间内，接收机2作在正常的相干AGC模式。这三段时间在图4中将其描绘了出来，特别是在启动期间(即存在AFC消除信号时)，需将中频放大器30的增益调至最大。这样就保证了在启动期间刚刚结束时，中频放大器30的增益仍将为其最大值以使得能够促使由FPLL58较容易地锁定至较小的中频接收导频。此后，在非相干AGC模式工作期间，中频放大器30的增益将迅速下降，直到达到一个门限值T为止，在此之后，AGC即工作在相干模式下，此时该放大器的增益将受到较缓慢的控制。
更加值得注意的是(再参看图3)，在AFC消除信号作用下，译码器68将工作并使第二个译码器70产生一个增益提高信号，该信号加到一个电荷泵31，使中频放大器30的增益迅速提高，而与输入信号强度无关。在启动期间(即不存在AFC消除信号时)以后，二进制I通道数据信号将起作用，这时，它将通过一个比较器72不断地与一个最大值进行比较。如果接收到的数据信号连续有8个符号等于或超过这一最大值时，译码器68产生一个输出，该输出使译码器70产生一个增益降低信号，使放大器31(原文如此)的增益按预定值式预定步骤降低。只要比较器72所要求的条件得到满足，这一过程便将持续下去。一旦这一条件得不到满足，接收机就将进入相干AGC工作模式，这时放大器30的增益将按接收到的数据段同步字符的强度来控制，而该同步字符，将由在滤波器62的输出所产生的相关脉冲来表示。这一相关脉冲将加到图5中的一个极性选择电路，以保证数据的极性正确，因为FPLL 58可以锁定在两个相位中的任何一个。这一相关脉冲在相加器76中减去一个参考电平，其结果将在AGC积分器74中进行积分，积分输出加到译码器70以控制放大器31(原文如此)的增益。即：当加法器76的积分输出高于第一个电平时，译码器70就将产生一个增益下降信号来降低放大器31(原文如此)的增益，而当这一积分信号低于第二个电平时，译码器70就将产生一个增益提高信号来提高放大器31(原文如此)的增益。在产生了增益上升或增益下降信号后，积分器将由译码器70复位。加法器76的输出，还将加到数据段同步积分器94，而此同步积分器的输出，将加到比较器96的一个输入端，该比较器的另一端将被加上一个零参考信号。比较器96的输出将加到一个数据段同步产生器98，用于每当来自滤波器62的积分相干脉冲等于或大于零值时给出数据段同步输出。
由此可见，非相干AGC的工作是相当快的，它能在每八个符号时钟实现增益改变。另一方面相干AGC的工作则响应于数据段同步字符并且只能在一个数据段内使增益改变一次。因而，在本发明建议的最佳实施例中，非相干AFC工作模式将优先于相干AFC工作模式。所以，只要满足比较器72的条件(即I信号在连续8个符号下，皆等于或大于给定最大值)时，就转入非相干AGC工作模式。这种双模AGC工作的技术也独立地申请了专利(待批)D6754。
如前所述，同步解调器20的FPLL58是双相稳定的。所以，输出数据的相位可能被反相。数字处理器24中的倒相器59在必要时将数据信号的相位反相。倒相器59是由来自图5中描述的极化选择电路的信号控制的。
在图5中，滤波器62输出端产生的相关同步图形的符号(sign)位，将耦合到第一个触发器82的D端输入，而该触发器82的Q端输出将耦合到第二个触发器84的D端输入和比较器86的一个输入端，比较器86的第二个输入端将连接至触发器84的Q端输出。比较器86的输出加到三位计数器88的复位输入，该计数器的进位输出耦合到与门90的一个输入端。这一与门90的第二个输入端连接至触发器82的Q端输出，而该门的输出端则将耦合至T型(toggle)触发器92的T端输入。触发器92的Q端输出含有一个倒相控制信号用于控制倒相器59的工作。来自数据段同步产生器98(见图3)的数据段同步信号，将作为触发器82-84及计数器88的时钟信号。
当同步解调器20的输出信号相位被调整为正确时，滤波器62的相关输出的符号(sign)位将为逻辑0。如果该符号位为逻辑1时，倒相器59将工作而将加到数字处理器24的数据信号反相。
特别要指出的是：触发器82及84可用来贮存同步相关滤波器62的顺序输出的符号位。逻辑0和逻辑1这两种符号位分别产生触发器状态Q＝0及Q＝1。如果连续8个数据段同步字符的符号位不改变(即比较器86无输出)，计数器88的输出使与门90检查当前符号位的极性。如果它不是逻辑0，即触发器82的状态为Q＝1，与门90将产生用于T型的触发器92的一个输出，由此使倒相器59状态改变。如果符号位为逻辑0，与门90将没有输出，而倒相器80(原文如此)的状态将不会改变。
图6描述了FPLL58(参见图2)的一个推荐实施例，下面还要谈到，FPLL58也将响应于来自微处理器12的AFC消除信号。按照惯例，该FPLL包括一个AFC滤波器80，该滤波器80包括一系列电阻R1、R2、R3及电容C1，C2、C3。滤波器80输入端接至接收解调的I通道数据信号，而其输出则接至限幅器82的一个输入。限幅器82的另一个输入端将被加上一参考电压。限幅器82的输出加至乘法器84的一个输入。解调的Q信号则加至乘法器84的第二个输入，乘法器84的输出接至PLL滤波器86，该PLL滤波器产生电压Vt以控制VCO44(见图2)。
AFC滤波器80的幅频特性和相频特性，分别如图7A及图7B中实线所示，该滤波器的作用为：(1)除去I通道数据信号中的高频数据分量，以及，(2)提供输入信号的一个相移。在VCO44的频率与其额定解调频率之间的误差通过在I，Q信号中产生的拍频而反映出来。只要这些拍频频率不过高，也就是说VCO44的频率仍在额定解调频率附近一个给定的范围内，AFC滤波器80将产生一个具有足够幅度与相位的输出来校正VCO的频率。这一校正是这样实现的：即AFC滤波器80的限幅输出将与Q信号相乘来将一个频率校正信号供给PLL滤波器86。由图7A及图7B可以看出，当拍频频率增大时，AFC滤波器响应幅度降低，而施加的相移将趋近180°。这两者都将降低AFC滤波器80的性能，这时就需要进行频率校正。特别是当滤波器的相移超过180°时，VCO44的频率实际上不是向着需要实现锁定的方向，而是在朝相反方向推开。在启动期间，VCO44的频率可能偏离额定频率很远，以致可能出现这种情况，这时，接收信号的载波提取将十分困难，即使FPLL是工作在响应晶体振荡器34的输出的情况下，载波提取仍很困难。
本发明解决了这一难题，解决的方法是加上一个电荷泵88，它在AFC消除信号作用下被允许工作，它在响应I信号时，将对AFC滤波器80的输出节点90注入一个电流。这样，就实际上改变了幅频特性和相频特性，如图7A和图7B上虚线表示。由图可以看出：当频率增高时，修正后的幅频响应及相移的下降都较为缓慢。更重要的是：当频率继续增高时，相移基本上固定在90°左右，且永远不会达到180°。这时，AFC滤波器80给出一个电平增大的输出电压信号，该信号的相移小于180°(实际上是90°左右)，这样，在启动期间，响应于晶体振荡器34的输出，载波的提取将较为容易。
当然，具体电路可以根据经验与技巧进行修改。而本发明由下列权利要求中所述各项进行限制。

Claims (9)

1.用于调谐带有导频信号的电视信号的电视接收机，该接收机包括对上述电视信号进行检测及产生中频信号的装置，用于锁定至上述导频信号的锁频锁相环控制的同步解调器；在预先确定的启动周期期间，产生一种其频率基本上和上述导频信号相等的替代信号，并将其加至上述同步解调器的装置；以及在上述启动周期结束后，将上述中频信号加至上述同步解调器的装置。
2.根据权利要求1的上述的接收机，包括耦合到上述锁频锁相环的压控振荡器，以及耦合到上述中频信号装置及上述锁频锁相环的一对乘法器，将相位位移后的电压加到上述的一对乘法器的上述压控振荡器。
3.根据权利要求1或2的上述的接收机，在上述启动期间，滤波器信号幅度降低最小。
4.根据权利要求1或2的上述的接收机，包括数据信号处理装置，及将上述同步解调器的输出耦合至上述数据信号处理装置并将上述导频对上述数据信号处理装置的影响减至最小的装置。
5.根据权利要求4的上述的接收机，其特征在于：上述导频在上述同步解调器的输出中产生一个直流分量，以及具有不让上述直流分量进入上述数据信号处理装置的耦合装置。
6.根据权利要求5的上述的接收机，其特征在于：上述数据信号处理装置包含一个A/D变换器，上述耦合装置包含一个电容。
7.根据权利要求1、2或3的上述的接收机，其特征在于：上述锁频锁相环包含有一个AFC滤波器，该滤波器电路包括由电阻及电容器组成的网络，该网络具有预先设定的相位响应特性及限制相移的装置，该装置可通过限制上述网络在频率增高时的相移至某个小于180°的值来修正上述预先设定的相位响应特性。
8.根据权利要求7的上述的接收机，其特征在于：上述相移限制在大约90°。
9.根据权利要求7或8的上述的接收机，其特征在于：上述限制相移的装置包括有一个耦合到上述滤波器电路的电荷泵，以及在上述启动期间运行上述电荷泵来用于限制上述相移的装置。
CN94194684A 1993-12-29 1994-12-15 在同步解调器中采用代用导频以提取载频信号的电路 Expired - Lifetime CN1109439C (zh)

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