CN112823333B - 具有先入先出电路的半导体装置 - Google Patents

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Abstract

本发明描述包含先入先出电路的设备。一种实例设备包含：先入先出电路，其包含串联耦合的第一锁存器、第二锁存器及逻辑电路。所述第一锁存器接收第一数据且响应于第一输入指针信号锁存所述第一数据。所述第二锁存器接收来自所述第一锁存器的所述经锁存第一数据且响应于具有不同于所述第一输入指针信号的相位且因此提供第二数据的第二输入指针信号锁存所述经接收的第一数据。所述逻辑电路接收所述第二数据及输出指针信号且响应于所述输出指针信号进一步提供输出数据。

Description

具有先入先出电路的半导体装置
背景技术
高数据可靠性、高速存储器存取、低功耗及减小的芯片大小为半导体存储器所需的特征。近年来，已经引入三维(3D)存储器装置。一些3D存储器装置通过垂直堆叠芯片(例如，裸片)且使用穿衬底通孔(TSV)互连芯片而形成。3D存储器装置的益处包含：较短互连件，其降低电路延迟及功耗；层之间的大量垂直通孔，其允许不同层中的功能块之间的宽带宽总线；及明显更小的占用面积。因此，3D存储器装置促成更高存储器存取速度、更低功耗及芯片大小降低。实例3D存储器装置包含混合存储器立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。
例如，高带宽存储器(HBM)是包含高性能DRAM接口芯片及垂直堆叠DRAM芯片的存储器类型。四个DRAM芯片(例如，核心芯片)的典型HBM堆叠具有每芯片两个128位通道，总计八个输入/输出通道及总共1024位的宽度。HBM的接口(IF)芯片提供具有八个输入/输出通道的接口，所述八个输入/输出通道彼此独立运作。在HBM中，经由穿衬底通孔(TSV)的芯片之间(例如，接口芯片与核心芯片之间)的数据传输可造成高功耗，这归因于在作为电容器的TSV处的电流充电及放电。
贯穿半导体装置，为了在维持数据的顺序时临时存储数据，使用先入先出(FIFO)电路。3D存储器装置(例如，HBM及类似物)在写入及读取操作期间支持数据总线反相(“DBI”)以用于降低经由数据总线在主机控制器与芯片(例如，裸片)之间的数据传输中的电流。DBI算法、DBI-AC算法中的一者用于限制跨接口的宽度的同时转变数据位的数目(例如，位的一半或更少)。根据DBI-AC算法，如果当前数据的位的大部分在逻辑电平上与在当前数据之前的一个数据传输循环传输而无反相的先前数据(例如，紧接在前的数据)不同，那么所有待传输的当前数据的位的逻辑电平在传输当前数据之前反相。然而，如果在反相的情况下传输先前数据，那么当前数据原样传输，尽管当前数据的位的大部分在逻辑电平上不同于先前数据。执行DBI计算以检测当前数据的大多数位是否在逻辑电平上不同于先前数据。基于基于DBI计算结果的大多数位的转变及DBI运算的先前执行状态，DBI位指示是否对当前数据执行DBI。由于DBI计算涉及当前数据与先前数据的数据比较，所以FIFO电路包含于3D存储器装置中。
图1A是根据现有技术的包含多个触发器(FF)电路11a到11d的先入先出(FIFO)电路10的电路图。图1B是根据现有技术的FF电路110的电路图。例如，FF电路110可各自为多个FF电路11a到11d的FF电路。例如，FF电路110可包含三个反相器111到113及四个时控反相器114到117。多个FF电路11a到11d串联耦合，如在图1A中展示。图1C是根据现有技术的FIFO电路中的信号的时序图。信号包含在数据输入节点Din处的输入信号、时钟信号CLK、来自FF电路11a、11b、11c的FF输出信号ff0、ff1、ff2及在数据输出节点Dout处的输出信号。多个FF电路11a到11d通过周期性交替提供到多个FF电路11a到11d的时钟信号CLK的信号电平，同时维持数据的传输顺序而将从耦合到FF电路11a的数据输入节点D的FIFO电路10的数据输入节点Din连续接收的数据传递到耦合到FF电路11d的数据输出节点Q的FIFO电路10的数据输出节点Dout。通过增大多个FF电路的FF电路的数目，可将更多数据存储于FIFO电路10中。然而，增加FF电路的数目还增加传递时钟信号CLK以运行FF电路的功耗以及FIFO电路10的布局面积。
或者，在先入先出(FIFO)电路中已经使用多个锁存电路。图2A是根据现有技术的包含多个锁存电路21a到21d的先入先出(FIFO)电路20的电路图。在FIFO电路20中，多个锁存电路21a到21d在FIFO电路20的数据输入节点Din与FIFO电路20的数据输出节点Dout之间并联耦合，以便抑制布局面积及功耗。FIFO电路20还包含分别耦合到锁存电路21a到21d的输出节点的多个NAND电路22a到22d。FIFO电路20进一步包含NAND电路23，所述NAND电路23从多个NAND电路22a到22d接收输出信号且在执行逻辑NAND运算之后提供输出信号到数据输出节点Dout。图2B是根据现有技术的锁存电路210的电路图。锁存电路210用作锁存电路21a、21b、21c及21d中的每一者。锁存电路210包含两个反相器电路215及216及两个时控反相器217及218。
为了操作FIFO电路20中的锁存电路21a、21b、21c及21d，提供指针信号。图2C是根据现有技术的指针电路220的电路图。指针电路220提供输入指针信号ip0、ip1、ip2及ip3及输出指针信号op0、op1、op2及op3。指针电路220包含多个触发器(FF)电路221到224、多个NAND电路226到229及多个缓冲器230到233，如在图2C中展示。多个触发器(FF)电路221到224分别提供输出信号p0到p1到多个NAND电路226到229及多个缓冲器230到233。多个NAND电路226到229响应于时钟信号CLK提供ip0到ip3信号，所述信号各自具有一半时钟循环的脉冲宽度。多个缓冲器230到233响应于时钟信号CLK提供op0到op3信号，所述信号各自具有一个时钟循环的脉冲宽度。锁存电路21a到21d操作来自数据输入节点Din的输入信号的锁存功能(例如，存储输入信号且响应于时序信号提供输入信号)且分别提供lat0到lat3信号。因为多个NAND电路22a、22b、22c及22d分别接收lat0到lat3信号及op3、op0、op1、op2信号，所以多个NAND电路22a、22b、22c及22d操作在ip0、ip1、ip2、ip3的(负)作用脉冲之后的三个时钟循环分别具有作用脉冲的lat0、lat1、lat2及lat3信号与op3、op0、op1、op2信号之间的逻辑NAND运算，且NAND电路22a、22b、22c及22d可为输出信号提供相对于lat0到lat3信号的三个时钟循环的延迟。在图2C的FIFO电路220中，ip0到ip3信号及op0到op3信号从相同时钟信号CLK产生；然而，ip0到ip3信号及op0到op3信号可通过使用两个单独时钟信号产生。
当数据宽度(即，数据位的数目)较小时，包含指针电路并非有效率且有利的。另一方面，在具有大数据宽度(即，数据位的数目)的FOFO电路中包含指针电路是有利的，这是因为FIFO电路布局面积及功耗的降低价值超过由指针电路占据的额外面积。增加待存储的数据的数目可通过增加待在FIFO电路中彼此并联耦合的锁存电路的数目而实现；然而，输入及输出指针信号的数目也增加。此外，在串行数据与平行数据之间包含数据转换器以具有更大量逻辑级来处理大数据宽度的数据转换造成更大处理负载。因此，增大FF电路或锁存电路的数目以在FIFO电路中处理具有更大数据宽度的数据造成更大面积及更大功耗。
发明内容
本文中揭示一种包含先入先出(FIFO)电路的设备。根据本发明的实施例的实例设备可包含：输入端子，其被供应输入信号；第一锁存器及第二锁存器，其串联耦合于所述输入端子与第一节点之间；第三锁存器及第四锁存器，其串联耦合于所述输入端子与第二节点之间；第一电路，其经耦合到所述第一节点且可由第一输出指针信号控制；及第二电路，其经耦合到所述第二节点且可由第二输出指针信号控制。所述第一锁存器、所述第二锁存器、第三锁存器及第四锁存器可分别由第一输入指针信号、第二输入指针信号、第三输入指针信号、及第四输入指针信号控制。所述第二输出指针信号的相位不同于所述第一输出指针信号的相位。所述第三输入指针信号的相位可不同于所述第一输入指针信号的相位。所述第四输入指针信号的相位可不同于所述第二输入指针信号的相位。
根据本发明的实施例的另一实例设备可包含：第一多个FIFO电路、第二多个FIFO电路及数据总线反相(DBI)计算器电路。所述第一多个FIFO电路可接收数据的多个对应位、第一输入指针信号、第二输入指针信号及第一输出指针信号，且可进一步响应于所述第一输入指针信号、所述第二输入指针信号及所述第一输出指针信号提供第一锁存数据的多个对应位。所述第二多个FIFO电路可接收数据的所述多个对应位及第三输入指针信号、第四输入指针信号及第二输出指针信号，且可进一步响应于所述第三输入指针信号、所述第四输入指针信号及所述第二输出指针信号提供第二锁存数据的多个对应位。所述数据总线反相(DBI)计算器电路可接收所述第一锁存数据的所述多个对应位及所述第二锁存数据的所述多个对应位，且经进一步配置以提供当前DBI计算结果信号。所述第一多个FIFO电路的每一FIFO电路可包含：输入电路、位反相器及逻辑电路，所述逻辑电路经耦合到所述位反相器。所述输入电路可接收所述数据的对应位及所述第一输入指针信号及所述第二输入指针信号，且可进一步响应于所述第一输入指针信号及所述第二输入指针信号锁存所述数据的所述对应位以提供所述第一锁存数据的对应位。所述位反相器可接收所述第一锁存数据的所述对应位及所述当前DBI计算结果信号，且可进一步响应于所述当前DBI计算结果信号提供具有或不具有反相的所述第一锁存数据的所述对应位作为位反相器输出信号。所述逻辑电路可响应于所述第一输出指针信号提供所述位反相器输出信号。
根据本发明的实施例的另一实例设备可包含：数据总线反相(DBI)电路，其包含第一电路、第二电路及DBI计算器电路。所述数据总线反相(DBI)电路可接收包含第一输入数据、紧接着所述第一输入数据的第二输入数据及紧接着所述第二输入数据的第三输入数据的输入数据串，且可进一步提供包含第一输出数据及紧接着所述第一输出数据的第二输出数据的输出数据串。所述第一电路可包含：第一多个通路上的第一多个第一锁存电路、所述第一多个通路上的第一多个第二锁存电路及第一多个逻辑电路。所述第一多个通路上的第一多个第一锁存电路可响应于第一输入指针信号锁存所述第一输入数据。所述第一多个第二锁存电路可响应于第二输入指针信号锁存第一所选择的数据。所述第一多个逻辑电路可响应于第一输出指针信号提供所述第一输出数据。所述第二电路可包含：第二多个第一锁存电路、第二多个通路上的第二多个第二锁存电路及第二多个逻辑电路。所述第二多个第一锁存电路可响应于第三输入指针信号锁存所述第二输入数据。所述第二多个第二锁存电路可响应于第四输入指针信号锁存第二所选择的数据。所述第二多个逻辑电路可响应于第二输出指针信号提供所述第二输出数据。所述DBI计算器电路可响应于所述第二锁存电路锁存所述第一所选择的数据及所述第二锁存电路锁存所述第二所选择的数据分别对所述经锁存第一所选择的数据及所述经锁存第二所选择的数据执行第一DBI计算。
附图说明
图1A是根据现有技术的包含多个触发器(FF)电路的先入先出(FIFO)电路的电路图。
图1B是根据现有技术的FF电路的电路图。
图1C是根据现有技术的FIFO电路中的信号的时序图。
图2A是根据现有技术的包含多个锁存电路的先入先出(FIFO)电路的电路图。
图2B是根据现有技术的锁存电路的电路图。
图2C是根据现有技术的指针电路的电路图。
图2D是根据现有技术的FIFO电路中的信号的时序图。
图3A是根据本发明的实施例的先入先出(FIFO)电路的电路图。
图3B是根据本发明的实施例的FIFO电路中的信号的时序图。
图4是根据本发明的实施例的多个FIFO电路及指针电路的示意图。
图5是根据本发明的实施例的DBI电路的示意图。
图6是根据本发明的实施例的DBI先入先出(FIFO)电路的电路图。
图7是根据本发明的实施例的DBI计算器电路的电路图。
图8是根据本发明的实施例的DBI计算器电路。
图9是根据本发明的实施例的DBI操作期间的DBI电路中的信号的时序图。
图10是根据本发明的实施例的通路重映射电路的示意图。
图11A是根据本发明的实施例的DBI电路中的通路重映射电路中的数据总线耦合的示意图。
图11B是根据本发明的实施例的通路重映射电路中的数据总线耦合的真值表。
具体实施方式
将在下文中参考附图而详细描述本发明的各种实施例。以下实施方式参考通过说明展示特定方面的附图，且可实践本发明的实施例。说明书提供充分的细节来使所属领域的技术人员能够实践本发明的实施例。可利用其它实施例且在可不脱离本发明的范围的情况下进行结构、逻辑及电改变。本文揭示的各种实施例未必相互排斥，这是因为一些揭示的实施例可与一或多个其它揭示的实施例组合以形成新的实施例。
图3A是根据本发明的实施例的先入先出(FIFO)电路30的电路图。FIFO电路30可在是半导体装置的设备中。半导体装置可为3D存储器装置，例如包含混合存储器立方体(HMC)、高带宽存储器(HBM)及宽I/O动态随机存取存储器(DRAM)。FIFO电路30可包含第一多个锁存电路31a到31d、第二多个锁存电路32a到32d及多个NAND电路33a到33d。第一多个锁存电路31a到31d及第二锁存电路32a到32d可分别串联耦合于被供应输入信号的FIFO电路30的输入端子(例如，在数据输入节点Din处)与多个NAND电路33a到33d的输入节点中的一者之间。第一多个锁存电路31a到31d可具有耦合FIFO电路30的数据输入节点Din的输入节点。第一多个锁存电路31a到31d还可具有：时钟节点，其接收具有不同相位的输入指针信号ip0、ip1、ip2及ip3；及输出节点，其提供分别由输入指针信号ip0、ip1、ip2及ip3控制的锁存信号lat00、lat01、lat02及lat03(例如，响应于所述输入指针信号的激活)。第二多个锁存电路32a到32d可具有耦合到第一多个锁存电路31a到31d的输出节点的输入节点且分别接收锁存信号lat00、lat01、lat02及lat03。第二多个锁存电路32a到32d还可具有：时钟节点，其接收输入指针信号ip3、ip0、ip1及ip2；及输出节点，其提供分别由输入指针信号ip3、ip0、ip1及ip2控制的锁存信号lat10、lat11、lat12及lat13(例如，响应于所述输入指针信号的激活)。
多个NAND电路33a到33d可具有耦合到第二多个锁存电路32a到32d的输出节点的输入节点中的一者以分别接收锁存信号lat10、lat11、lat12及lat13。多个NAND电路33a到33d可进一步具有另一输入节点，所述另一输入节点可分别接收具有不同相位的输出指针信号op2、op3、op0及op1。因此，多个NAND电路33a到33d可提供(通过)由输出指针信号op2、op3、op0及op1控制的输出信号(例如，响应于所述指针信号)。FIFO电路30可进一步包含NAND电路34，所述NAND电路34可从多个NAND电路33a到33d接收输出信号，对经接收的信号执行逻辑NAND运算(例如，组合经接收的信号)，且可在执行逻辑NAND运算之后进一步提供输出信号到数据输出节点Dout。例如，图2B中的锁存电路210可用作第一多个锁存电路31a到31d及第二多个锁存电路32a到32d的每一锁存电路。然而，锁存电路的任何其它结构可用作第一多个锁存电路31a到31d及第二多个锁存电路32a到32d。
为了操作FIFO电路20中的第一多个锁存电路31a到31d、第二多个锁存电路32a到32d及多个NAND电路33a到33d，可提供指针信号。例如，图2C中的指针电路220可用于提供输入指针信号ip0到ip3及输出指针信号op0到op3；然而，输入指针信号ip0到ip3及输出指针信号op0到op3可从单独两个时钟信号产生。
图3B是根据本发明的实施例的FIFO电路30中的信号的时序图。第一多个锁存电路31a到31d可通过存储来自数据输入节点Din的输入信号且响应于输入指针信号ip0、ip1、ip2、ip3分别提供lat00到lat03信号而操作所述输入信号的锁存功能。如在图2C中展示，串联耦合的FF电路221到224的反馈环路(其中FF电路224的输出节点耦合到FF电路221的输入节点)可提供输入指针信号ip0到ip3，其是循环脉冲信号，具有四个时钟循环的循环及负作用脉冲，所述负作用脉冲具有一半时钟循环的脉冲宽度，其中输入指针信号ip1、ip2、ip3、ip0可通过具有拥有相对于输入指针信号ip0、ip1、ip2及ip3的一个时钟循环延迟的负作用脉冲而具有不同相位，如图3B中展示。此处，锁存电路31a可接收输入指针信号ip0且锁存电路31b可接收在输入指针信号ip0的负作用脉冲的一个频率之后具有负作用脉冲的输入指针信号ip1。因此，锁存电路31a可在数据输入节点Din处锁存输入信号且锁存电路31b可在锁存电路31a之后锁存输入信号。
第二多个锁存电路32a到32d可通过存储lat00到lat03信号且响应于在输入指针信号ip0、ip1、ip2、ip3的负作用脉冲之后三个时钟循环分别具有负作用脉冲的输入指针信号ip3、ip0、ip1、ip2提供经存储的lat00到lat03信号作为lat10到lat13信号而操作经接收lat00到lat03信号的锁存功能，如图3B中展示。此处，NAND电路33a可响应于输入指针信号ip3接收lat10信号且NAND电路33b可响应于输入指针信号ip0接收lat11信号，所述输入指针信号ip0传输具有相对于输入指针信号ip3的负作用脉冲的一个时钟循环延迟的负作用脉冲。多个NAND电路33a、33b、33c及33d可接收lat10到lat13信号及输出指针信号op2、op3、op0、op1，其是循环脉冲信号，具有四个时钟循环的循环及负作用脉冲，所述负作用脉冲具有一个时钟循环的脉冲宽度，及分别在ip3、ip0、ip1、ip2的(负)作用脉冲之后的三个时钟循环的延迟。多个NAND电路33a、33b、33c及33d可分别操作lat10、lat11、lat12及lat13信号与输出指针信号op3、op0、op1、op2之间的逻辑NAND运算，且NAND电路33a、33b、33c及33d在输出信号的NAND运算由NAND电路34形成NAND电路33a到33d之后为输出信号提供相对于lat10到lat13信号的三个时钟循环的延迟。在图3A及3B的FIFO电路30中，数据输入节点Din与数据输出节点Dout之间的延迟中的时钟循环的数目可约为六个循环，多达图2D中的延迟的两倍。因此，FIFO电路30可存储来自数据输入节点Din的输入信号上的数据达时钟信号CLK的六个时钟循环的周期(此可比图2A的FIFO电路20(例如，时钟信号CLK的三个循环)长)，同时使用与用于FIFO电路20相同的指针信号ip0到ip3及op0到op3，例如可由图2C的指针电路220提供的输入指针信号ip0到ip3及输出指针信号op0到op3，而不增强指针电路220。
以类似概念，多个锁存电路(超过上文揭示的两个锁存电路)可串联耦合于数据输入节点Din与NAND电路33a、33b、33c及33d中的每一者之间。而且，并联耦合的级的数目不限于四个，例如锁存电路31a、32a及NAND电路33a的级、锁存电路31b、32b及NAND电路33b的级、锁存电路31c、32c及NAND电路33c的级及锁存电路31d、32d及NAND电路33d的级，其中可提供彼此不同的数个指针信号。
图4是根据本发明的实施例的数据电路40的示意图。数据电路40可包含多个FIFO电路430到437及指针电路42。多个FIFO电路430到437的每一FIFO电路可为图3A的FIFO电路30。指针电路42可为图2C的指针电路220，其提供(例如)具有不同相位的输入指针信号ip<3:0>及具有从相同时钟信号CLK产生的不同相位的输出指针信号op<3:0>。或者，指针电路42可通过使用两个单独时钟信号产生输入指针信号ip<3:0>及输出指针信号op<3:0>。数据电路40可分别在多个FIFO电路430到437处接收一个字节(八个位)数据Din[0]到Din[7]。指针电路42可提供输入指针信号ip<3:0>及输出指针信号op<3:0>。多个FIFO电路430到437可接收输入指针信号ip<3:0>及输出指针信号op<3:0>。因此，针对数据位Din[0]到Din[7]的每一数据位，多个FIFO电路430到437可响应于输入指针信号ip<3:0>接收数据位Din[0]到Din[7]且响应于输出指针信号op<3:0>提供数据位Din[0]到Din[7]，如在图3A及3B中展示。因此，多个FIFO电路430到437可使用与用于FIFO电路20相同的指针信号ip0到ip3及op0到op3来存储数据位Din[0]到Din[7]达时钟信号CLK的六个时钟循环的周期，例如可由图2C的指针电路220提供的输入指针信号ip<3:0>及输出指针信号op<3:0>1到op3，而不增强指针电路220。在图4中，数据电路40中的多个FIFO电路430到437的数目为八个；然而，数据电路40中的多个FIFO电路的数目可不限于八个。数据电路40中的多个FIFO电路的数目可对应于待在一个时钟循环中传输的位计数(例如，数据宽度)。
图5是根据本发明的实施例的DBI电路50的示意图。DBI电路50可包含针对输入数据Din<7:0>提供的多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBIFIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d。DBI电路50还可包含：DBI计算器电路56；指针电路53，其可接收时钟信号CLK；及输出电路52，其可提供输出数据Dout<7:0>。DBI电路50可进一步包含通路重映射控制逻辑54，所述通路重映射控制逻辑54可提供多路复用器(MPX)控制代码到多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d。图5中的多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBIFIFO D电路<7:0>51d可接收共同输入数据Din<7:0>。指针电路53可响应于时钟信号CLK(例如，如在图2C中展示)提供InPointerA、InPointerB、InPointerC及InPointerD信号。指针电路53可响应于时钟信号CLK进一步提供OutPointerA、OutPointerB、OutPointerC及OutPointerD信号。多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBIFIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d中的每一者可接收所述指针信号的组合。在图5的实例中，分别地，多个DBI FIFO A电路<7:0>51a可接收指针信号InPointerA、InPointerD及OutPointerC，多个DBI FIFO B电路<7:0>51b可接收指针信号InPointerB、InPointerA及OutPointerD，多个DBI FIFO C电路<7:0>51c可接收指针信号InPointerC、InPointerB及OutPointerA，且多个DBI FIFO D电路<7:0>51d可接收指针信号InPointerD、InPointerC及OutPointerB。然而，其它配置(例如，多个DBI FIFO电路中的每一者的InPointer/OutPointer信号的组合)可为可能的且配置不限于图5的配置。DBI计算器电路56可执行DBI计算以检测当前数据的大多数位是否在逻辑电平上不同于先前数据。
图6是根据本发明的实施例的DBI FIFO电路[x]60的电路图。例如，DBI FIFO电路[x]60可各自为图5中的多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d的每一DBI FIFO电路，其中x可为0与7之间的整数。DBI FIFO电路[x]60可包含两个锁存电路61及62、位反相器63(例如，XOR电路)及NAND电路64。DBI FIFO电路60可进一步包含多路复用器MPX 65。例如，锁存电路61可响应于节点N2上的InPointer信号而在节点N1上锁存(例如，临时存储)数据Din<7:0>的对应位Din[x]，且可进一步提供信号L1到多路复用器MPX 65及节点N8。多路复用器MPX65可接收信号L1及来自可接收对应位Din[x-1](如果x等于1或更大)的另一DBI FIFO电路[x-1]60的锁存电路61(未展示)的节点N9上的另一信号L1’。多路复用器MPX 65可进一步接收来自节点N10的MPX控制代码且可响应于MPX控制代码而进一步提供表示Din[x]位的l1信号或表示Din[x-1]位的l1’信号到锁存电路62。锁存电路62可响应于节点N3上的另一InPointer信号而锁存(例如，临时存储)来自多路复用器MPX 65的输出信号L1。锁存电路62可在节点N5上提供信号L2且进一步提供到可在节点N7处接收DBIres信号的位反相器63。在此实例中，位反相器63可由异或(XOR)门构成。位反相器63可提供输出信号到还可在节点N4上接收OutPointer信号的NAND电路64。NAND电路64可提供输出数据Do的对应位到节点N6。
图7是根据本发明的实施例的DBI计算器电路70的电路图。例如，DBI计算器电路70可为图5中的DBI计算器电路56。例如，DBI计算器电路70可包含DBI计算器A71a、DBI计算器B71b、DBI计算器C 71c及DBI计算器D 71d。例如，DBI计算器A71a、DBI计算器B 71b、DBI计算器C 71c及DBI计算器D 71d中的DBI计算循环(tDBI)可比时钟信号CLK的两个时钟循环(2tCK)(例如，在两个与三个时钟循环之间)长。将参考图8中的DBI计算器80详细提供对应于包含于DBI计算器A 71a、DBI计算器B 71b、DBI计算器C 71c及DBI计算器D 71d中的组件的组件的描述。
DBI计算器A 71a可从DBI FIFO A电路<7:0>51a接收信号L2A<7:0>(例如，DBIFIFO A电路<7:0>51a的l2信号)。DBI计算器A 71a还可从DBI FIFO D电路<7:0>91d接收数据信号L2D<7:0>。DBI计算器A 71a可包含多个比较器电路72a。例如，多个比较器电路72a可为XOR电路。多个比较器电路72a的每一比较器电路可接收信号L2A<7:0>的对应位及信号L2D<7:0>的对应位且提供每一对应位的结果信号。例如，如果信号L2A<7:0>的对应位及信号L2D<7:0>的对应位是不同的，那么结果信号可为作用状态(例如，“1”或逻辑高电平)，此指示先前数据及当前数据的对应位是不同的。类似地，如果信号L2A<7:0>的对应位及信号L2D<7:0>的对应位是相同的，那么结果信号可为非作用状态(例如，“0”或逻辑低电平)，此指示先前数据及当前数据的对应位是相同的。DBI计算器A 71a可包含加法器电路73a。例如，加法器电路73可为OR电路。加法器电路73a可在基于来自多个比较器电路73a的结果信号的计算之后接收计算信号且可提供DBI计算信号DBI_calcA。将参考图8详细描述基于结果信号的计算。比较器电路74a可接收DBI计算信号DBI_calcA及基于DBI计算器D 71d的DBI计算的来自触发器电路75d的先前DBI计算结果信号DBIrespreD。如果DBI计算信号DBI_calcA及先前DBI计算结果信号DBIrespreD是不同的，那么比较器电路74a可提供处于作用状态(例如，“1”或逻辑高电平)中的当前DBI计算结果信号DBIresA。如果DBI计算信号DBI_calcA及先前DBI计算结果信号DBIrespreD是相同的，那么比较器电路74a可提供处于非作用状态(例如，“0”或逻辑低电平)中的当前DBI计算结果信号DBIresA。触发器电路75a可接收当前DBI计算结果信号DBIresA且使用指针信号OutPointerC锁存当前DBI计算结果信号DBIresA，且可响应于指针信号OutPointerC提供经锁存的当前DBI计算结果信号DBIresA作为先前DBI计算结果信号DBIrespreA。以类似方式，DBI计算器B 71b可包含多个比较器电路72b及加法器电路73b，且提供DBI计算信号DBI_calcB，DBI计算器C 71c可包含多个比较器电路72c及加法器电路73c，且提供DBI计算信号DBI_calcC，且DBI计算器D 71d可包含多个比较器电路72d及加法器电路73d，且提供DBI计算信号DBI_calcD。DBI计算器电路70可进一步包含比较器74b、74c及74d以及触发器电路75b、75c及75d。比较器74b可接收DBI计算信号DBI_calcB及先前DBI计算结果信号DBIrespreA，且提供当前DBI计算结果信号DBIresB。触发器电路75b可接收当前DBI计算结果信号DBIresB及指针信号OutPointerD，且提供先前DBI计算结果信号DBIrespreB。比较器74c可接收DBI计算信号DBI_calcC及先前DBI计算结果信号DBIrespreB，且提供当前DBI计算结果信号DBIresC。触发器电路75c可接收当前DBI计算结果信号DBIresC及指针信号OutPointerA，且提供先前DBI计算结果信号DBIrespreC。比较器74d可接收DBI计算信号DBI_calcD及先前DBI计算结果信号DBIrespreC，且提供当前DBI计算结果信号DBIresD。触发器电路75d可接收当前DBI计算结果信号DBIresD及指针信号OutPointerB，且提供先前DBI计算结果信号DBIrespreD。
图8是根据本发明的实施例的DBI计算器电路80。例如，DBI计算器电路80可用作图7中的DBI计算器电路71a到71d。DBI计算器电路80可执行DBI计算以检测当前数据的大多数位是否在逻辑电平上不同于先前数据。DBI计算器电路80可包含输入级81、中间级82及输出级83。DBI计算器电路80的输入级81可包含针对当前数据的对应位(例如，Da[3:0])及先前数据的对应位(例如，Db[3:0])的多个比较器电路811a到811d。例如，多个比较器电路811a到811d可为逻辑XOR电路。例如，比较器电路811a可接收当前数据的Da[0]位及先前数据的Db[0]位，且提供指示对应位D[0]是否从先前数据改变到当前数据的改变位C[0]。如果对应位D[0]改变，那么改变位C[0]处于作用状态(例如，逻辑高电平)中，这是因为当前数据的Da[0]位及先前数据的Db[0]位是不同的。类似地，比较器电路811b到811d可比较Da[1:3]位与Db[1:3]位，且提供表示对应位D[1:3]是否改变的C[1:3]。DBI计算器电路80的输入级81还可包含逻辑电路812a到812d。例如，逻辑电路812a可为逻辑NOR电路，其可接收C[0]及C[1]且可提供指示位D[0:1]中的任一者是否改变的中间信号a1，其为C[0]与C[1]的NOR运算。例如，中间信号a1在位D[0:1]均未改变的情况下表示“1(＝处于逻辑高电平)”。逻辑电路812b可为逻辑NAND电路，其可接收C[0]及C[1]且可提供指示所有位D[0:1]是否改变的中间信号b1，其为C[0]与C[1]的NAND运算。例如，中间信号b1在位D[0:1]中的任一者未改变的情况下表示“1”。类似地，逻辑电路812c及逻辑电路812d可为可接收C[2]及C[3]的逻辑NOR电路及逻辑NAND电路，且可提供中间信号a2及b2，其是C[2]及C[3]的NOR运算及NAND运算。
DBI计算器电路80的中间级82可包含多个逻辑电路821a到821d。逻辑电路821a可接收中间信号a1及a2，使中间信号a1及a2反相，且对经反相中间信号a1’及a2’执行NOR运算以提供指示位D[0:3]是否均未改变的另一中间信号A1(例如，如果位D[0:3]均未改变，那么A1表示“1”)。逻辑电路821b可接收中间信号a1、a2、b1及b2，使中间信号b1及b2反相，对中间信号a1及a2执行NOR运算，且可进一步执行经反相中间信号b1及b2与中间信号a1及a2的NOR值的NOR运算以提供指示位D[0:3]中改变的位的数目是否限于1的另一中间信号B1(例如，如果改变的位的数目为0或1，那么B1表示“1”)。逻辑电路821c可接收中间信号a1、a2、b1及b2，对中间信号a1及b2执行NOR运算，对中间信号a2及b1执行另一NOR运算，且对中间信号a1及b2的NOR值与中间信号a2及b1的NOR值进一步执行NOR运算且提供指示位D[0:3]中改变的位的数目是否限于2的另一中间信号C1(例如，如果改变的位的数目为0、1或2，那么C1表示“1”)。逻辑电路821d可接收中间信号b1及b2，对中间信号b1及b2执行NOR运算，且进一步使NOR值反相，且将经反相的NOR值提供作为指示位D[0:3]中改变的位的数目是否限于3的另一中间信号D1(例如，如果改变的位的数目为四个，那么C1表示“0”)。因此，中间信号A1、B1、C1及D1可分别表示位D[0:3]中改变的位的数目是否限于0、1、2及3。类似地，从Da[7:4]及Db[7:4]，输入级81可提供中间信号c1、c2、d1及d2且中间级82可提供中间信号A2、B2、C2及D2，所述中间信号A2、B2、C2及D2可分别表示位D[4:7]中改变的位的数目限于0、1、2及3。
输出级83可为评估电路83。例如，评估电路83可包含多个逻辑电路831a到831d、另外多个逻辑电路832a及832b，及输出逻辑电路833(例如，OR闸)。例如，多个逻辑电路831a到831d可为逻辑OR电路，多个逻辑电路832a及832b可为逻辑NAND电路，且输出逻辑电路可为逻辑OR电路。逻辑电路831a可接收中间信号A1及D2，且提供中间信号A1及D2的OR值到逻辑电路832a。逻辑电路831b可接收中间信号B1及C2，且提供中间信号B1及C2的OR值到逻辑电路832a。类似地，逻辑电路831c可提供中间信号D1及A2的OR值到逻辑电路832b，且逻辑电路831d可提供中间信号C1及B2的OR值到逻辑电路832b。逻辑电路832a及832b可执行NAND运算且提供结果到输出逻辑电路833。输出逻辑电路833可从逻辑电路832a及832b接收输出信号且提供DBI计算结果信号DBI_calc。例如，如果当前数据的大多数位(例如，五个或五个以上位)在逻辑电平上不同于先前数据，那么DBI计算结果信号DBI_calc可处于作用状态(例如，逻辑高电平)中，且如果当前数据的大多数位不在逻辑电平上不同于先前数据(例如，四个或四个以下位改变)，那么DBI计算结果信号DBI_calc可处于非作用状态(例如，逻辑低电平)中。例如，图8的DBI计算器电路80的输入级81中的多个比较器811的每一比较器可对应于图7的DBI计算器A 71a(或DBI计算器B、C、D 71b、71c、71d)的多个比较器电路72a(或72b、72c、72d)的每一比较器。例如，图8的DBI计算器电路80的输出级83中的输出逻辑电路833可对应于DBI计算器A 71a(或DBI计算器B、C、D 71b、71c、71d)的加法器电路73a(或加法器电路73b、73c、73d)。
图9是根据本发明的实施例的DBI操作期间的DBI电路50中的信号的时序图。凭借上述配置，DBI电路50可对当前输入数据及先前输入数据执行DBI运算。多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBIFIFO D电路<7:0>51d可响应于来自指针电路53的InPointerA、InPointerB、InPointerC及InPointerD信号在内部锁存输入数据Din<7:0>的共同输入数据D0[7:0]到D7[7:0](例如，在锁存电路61处)，且可提供数据D0[7:0]、D1[7:0]、D2[7:0]、D3[7:0]的串分别作为L1A到L1D信号。在每一DBI FIFO电路中的多路复用器(例如，图6中的多路复用器MPX 65)处使用来自相邻DBI FIFO电路的L1A到L1D信号选择性多路复用之后，多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d可响应于来自指针电路53的InPointerD、InPointerA、InPointerB及InPointerC信号在内部锁存L1A到l1D信号(例如，来自锁存电路62处的多路复用器MPX 65的l1A到l1D信号)，且可凭借三个时钟循环的延迟提供数据D0[7:0]、D1[7:0]、D2[7:0]、D3[7:0]的串分别作为L2A到L2D信号。此外，多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d可响应于DBI计算结果信号DBIres(例如，在位反相器63处)凭借DBI计算循环的延迟(tDBI)在内部提供L2A到L2D信号。最后，多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFOC电路<7:0>51c及多个DBI FIFO D电路<7:0>51d可响应于OutPointerA、OutPointerB、OutPointerC及OutPointerD信号(例如，在NAND电路64处)提供输出数据信号Dout[7:0]。
如之前参考图5、6及9提及，通路重映射控制逻辑54可提供MPX控制代码到多个DBIFIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d中的多路复用器(例如，通路重映射电路)。通路重映射控制逻辑54可提供使DBI FIFO电路51a到51d的通路重映射电路中的多路复用器在输入信号之间切换的MPX控制代码，且每一多路复用器可通过数据总线耦合提供输入信号中的一者作为输出信号。
图10是根据本发明的实施例的通路重映射电路100的示意图。通路重映射电路100可被包含于每一多个DBI FIFO电路<7:0>中，例如多个DBI FIFO A电路<7:0>51a、多个DBIFIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c及多个DBI FIFO D电路<7:0>51d。通路重映射电路100可包含对应于多个通路<0:8>的多个多路复用器1000到1008。例如，多个通路<0:8>包含多个贯穿电极。多个多路复用器1000到1008的每一多路复用器可被包含于多个DBI FIFO电路(例如，多个DBI FIFO A电路<7:0>51a、多个DBI FIFO B电路<7:0>51b、多个DBI FIFO C电路<7:0>51c或多个DBI FIFO D电路<7:0>51d)的每一DBI FIFO电路中。通路[0]到通路[8]上的多路复用器1000到1008的每一多路复用器可分别从节点N8及N9接收输入信号L1及L1’，如在图6中展示。例如，多个DBI FIFO A电路<7:0>中的多路复用器1000到1007可接收输入数据Din[0:7]分别作为来自节点N8的输入信号L1，且多个DBI FIFOA电路<7:0>中的多路复用器1001到1008可接收输入数据Din[0:7]分别作为来自节点N9的输入信号L1’。因此，通路[0]的多路复用器1000的输入信号L1可为输入数据Din[0]的对应位，通路[1]的多路复用器1001的输入信号L1及L1’可分别为输入数据Din[1]及Din[0]的对应位，所述输入数据Din[1]及Din[0]是作为通路[1]的相邻通路的通路[0]的多路复用器1000的输入信号L1。类似地，通路[7]的多路复用器1007的输入信号L1及L1’可为输入数据Din[7]及Din[6]的对应位，所述输入数据Din[7]及Din[6]是作为通路[7]的相邻通路的通路[6]的多路复用器1006的输入信号L1。通路[8]可专用于在通路[0]到通路[7]间无有缺陷路径时指示是否对当前输入数据执行DBI的DBI位，而通路[8]可在通路[0]到通路[7]间的任一通路上存在有缺陷路径时提供冗余通路。参考图11A及11B详细展示包含通路[8]的通路耦合布置的实例。通路[8]的多路复用器1008的输入信号L1’可为输入数据Din[7]的对应位，所述输入数据Din[7]是通路[7]的多路复用器1007的输入信号L1。通路[8]的多路复用器1008可接收DBI位作为来自节点N8到通路[8]的输入信号L1，而非输入数据Din<7:0>的任一位。因此，多路复用器1008可在通路[0]到[7]中不存在有缺陷路径时提供DBI位、输入信号L1作为输出信号，且可在稍后阶段对输出数据执行编码及解码。多路复用器1000到1008可从节点N10接收MPX控制代码。例如，MPX控制代码可由图5中的通路重映射控制逻辑54提供。多路复用器1000到1008的每一多路复用器可响应于MPX控制代码选择输入信号L1或输入信号L1’且提供所选择的输入信号。
在图10的图案(a)中，无有缺陷通路，且多路复用器1000到1008可选择来自N8的输入信号L1且提供输入信号L1。在图10的图案(b)中，通路[0]是有缺陷通路且多路复用器1000因通路[0]中前方的缺陷而无法传输任何所选择的信号。多路复用器1001到1008可选择来自N9节点的输入信号L1’且提供输入信号L1’以提供输入数据(即，Din[0]到Din[7])。在图10的图案(c)中，通路[1]是有缺陷通路且多路复用器1001因通路[1]中前方的缺陷而无法传输任何所选择的信号。多路复用器1000可提供来自N8节点的输入信号L1以在通路[0]上提供Din[0]，而多路复用器1002到1008可选择来自N9节点的输入信号L1’以分别传输输入数据Din<1:7>到通路[2]到通路[8]且提供输入信号L1’。类似地，在图案(d)到图案(i)中，当通路[x]是有缺陷通路时(其中x为整数且0≤x≤7)，多路复用器1000到(1000+x-1)可选择来自N8节点的输入信号L1以在通路[0]到通路[x-1]的输入端子上传输输入数据Din<0:(x-1)>的对应位且提供输入信号，而多路复用器(1000+x+1)到1008可选择来自N9节点的输入信号L1’(例如，紧接着对应位的位)且提供输入信号L1’，以便分别在通路[x]到通路[7]的输入端子处传输输入数据Din<x:7>的对应位到后续通路(例如通路[x+1]到通路[8])。
图11A是根据本发明的实施例的通路重映射电路110中的数据总线耦合的示意图。图11B是根据本发明的实施例的通路重映射电路110中的数据总线耦合的真值表。图11A中展示的通路重映射电路110可用作图10的通路重映射电路100。例如，通路重映射电路110可包含：输入数据L1节点，其提供耦合到DBI FIFO电路中的数据节点N1的Din<0:(x-1)>(x:数据位的数目)；及输出数据节点Do<0:(x-1)>，其耦合到数据节点N6及/或数据冗余端口Dred。通路重映射电路110可进一步包含DBIchip端口，所述DBIchip端口可耦合到数据冗余端口Dred。当耦合到输出数据节点Do[k](k:小于(x-1)的正整数)的通孔有缺陷且MPX控制代码大于“0”时，有缺陷通孔可与数据传输路径解耦(保持于高阻抗状态HiZ中)，而待在缺陷通孔上传输的位数据可改道。DBI编码及解码可响应于MPX控制代码大于“0”而在多个DBIFIFO电路之前的阶段中执行。当MPX控制代码等于“0”，从而指示归因于有缺陷通孔而不存在冗余位用途时，那么提供Din<0:(x-1)>的所有L1数据节点可耦合到所有输出数据节点Do<0:(x-1)>，且DBI位可传输到数据冗余端口Dred且DBI编码及解码可在多个DBI FIFO电路稍后的阶段中执行。
用于上文描述的实施例中的信号的逻辑电平仅为实例。然而，在其它实施例中，除了本发明中具体描述外的信号的逻辑电平的组合可在不脱离本发明的范围的情况下使用。
虽然已经描述本发明的实施例，但所属领域的技术人员将理解，本发明扩展超越具体揭示的实施例到其它替代性实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将轻易了解在本发明的范围内的其它修改。还预期可实现实施例的特定特征及方面的各种组合或子组合且其仍落入本发明的范围内。应理解，所揭示的实施例的各种特征及方面可彼此组合或替换彼此以便形成本发明的其它实施例的不同模式。因此，期望本发明的范围不应受上文描述的特定揭示实施例限制。

Claims (20)

1.一种具有先入先出电路的设备，其包括：
输入端子，其被供应输入信号；
第一锁存器及第二锁存器，其串联耦合于所述输入端子与第一节点之间，所述第一锁存器经配置以由第一输入指针信号控制，且所述第二锁存器经配置以由第二输入指针信号控制；
第三锁存器及第四锁存器，其串联耦合于所述输入端子与第二节点之间，所述第三锁存器经配置以由第三输入指针信号控制，所述第四锁存器经配置以由第四输入指针信号控制，所述第三输入指针信号的相位不同于所述第一输入指针信号的相位，且所述第四输入指针信号的相位不同于所述第二输入指针信号的相位；
第一电路，其经耦合到所述第一节点且经配置以由第一输出指针信号控制；及
第二电路，其经耦合到所述第二节点且经配置以由第二输出指针信号控制，所述第二输出指针信号的相位不同于所述第一输出指针信号的相位。
2.根据权利要求1所述的设备，
其中所述第一输入指针信号及所述第三输入指针信号的所述相位经控制使得所述第一锁存器经配置以锁存所述输入信号且此后，所述第三锁存器经配置以锁存所述输入信号；及
其中所述第二输入指针信号及所述第四输入指针信号的所述相位经控制使得所述第二锁存器经配置以锁存所述第一锁存器的输出信号且此后，所述第四锁存器经配置以锁存所述第二锁存器的输出信号。
3.根据权利要求2所述的设备，
其中所述第一输出指针信号及所述第二输出指针信号的所述相位经控制使得所述第一电路经配置以提供所述第二锁存器的输出信号且此后，所述第二电路经配置以提供所述第四锁存器的输出信号。
4.根据权利要求3所述的设备，其中所述第一电路及所述第二电路为逻辑NAND电路，且
其中所述第一输出指针信号及所述第二输出指针信号的脉冲宽度等于一个时钟循环，且
其中所述第一输入指针信号及所述第二输入指针信号具有基本上等于所述时钟循环的一半的脉冲宽度。
5.根据权利要求1所述的设备，其进一步包括耦合到所述第一电路及所述第二电路且经配置以组合所述第一电路及所述第二电路的输出以提供输出信号的第三电路。
6.根据权利要求5所述的设备，其中所述第一电路、所述第二电路及所述第三电路为逻辑NAND电路。
7.根据权利要求1所述的设备，其中所述第一输入指针信号、所述第二输入指针信号、所述第三输入指针信号及所述第四输入指针信号以及所述第一输出指针信号及所述第二输出指针信号的所述相位经控制以使所述第一锁存器、所述第二锁存器、所述第三锁存器及所述第四锁存器及所述第一电路及所述第二电路对所述输入信号执行先入先出FIFO运算。
8.一种具有先入先出电路的设备，其包括：
第一多个FIFO电路，其经配置以接收数据的多个对应位、第一输入指针信号、第二输入指针信号及第一输出指针信号，且经进一步配置以响应于所述第一输入指针信号、所述第二输入指针信号及所述第一输出指针信号提供第一锁存数据的多个对应位；
第二多个FIFO电路，其经配置以接收数据的所述多个对应位及第三输入指针信号、第四输入指针信号及第二输出指针信号，且经进一步配置以响应于所述第三输入指针信号、所述第四输入指针信号及所述第二输出指针信号提供第二锁存数据的多个对应位；及
数据总线反相DBI计算器电路，其经配置以接收所述第一锁存数据的所述多个对应位及所述第二锁存数据的所述多个对应位，且经进一步配置以提供当前DBI计算结果信号，
其中所述第一多个FIFO电路的每一FIFO电路包含：
输入电路，其经配置以接收所述数据的对应位及所述第一输入指针信号及所述第二输入指针信号，且经进一步配置以响应于所述第一输入指针信号及所述第二输入指针信号锁存所述数据的所述对应位以提供所述第一锁存数据的对应位；
位反相器，其经配置以接收所述第一锁存数据的所述对应位及所述当前DBI计算结果信号，且经配置以响应于所述当前DBI计算结果信号提供具有或不具有反相的所述第一锁存数据的所述对应位作为位反相器输出信号；及
逻辑电路，其经耦合到所述位反相器，且经配置以响应于所述第一输出指针信号提供所述位反相器输出信号。
9.根据权利要求8所述的设备，其中所述输入电路包含：
第一锁存电路，其经配置以接收所述数据的所述对应位及所述第一输入指针信号，经配置以响应于所述第一输入指针信号锁存所述数据的所述对应位且经进一步配置以提供所述数据的所述对应位；
多路复用器，其经配置以接收控制代码、来自所述第一锁存电路的所述数据的所述对应位及来自所述第一多个FIFO电路的另一FIFO电路的另一第一锁存电路的紧接着所述数据的所述对应位的锁存位，且经进一步配置以响应于所述控制代码选择所述数据的所述对应位或紧接着数据的所述对应位的经锁存的位且提供所述数据的所选择的位；及
第二锁存电路，其经配置以从所述多路复用器接收所述数据的所述所选择的位，且经进一步配置以响应于所述第二输入指针信号锁存来自所述多路复用器的所述数据的所述所选择的位。
10.根据权利要求9所述的设备，其进一步包括经配置以提供所述控制代码到所述多路复用器的通路重映射控制逻辑电路。
11.根据权利要求10所述的设备，其中所述控制代码指示耦合到所述第一多个FIFO电路中的一者的有缺陷路径。
12.根据权利要求8所述的设备，其中所述逻辑电路包含经配置以响应于处于作用状态中的所述第一输出指针信号而提供所述位反相器输出信号的NAND电路。
13.根据权利要求12所述的设备，其中所述第一输出指针信号具有指示处于所述作用状态中的作用脉冲，且具有基本上等于一个时钟循环的脉冲宽度，且其中所述第一输入指针信号及所述第二输入指针信号具有基本上等于所述时钟循环的一半的脉冲宽度。
14.根据权利要求8所述的设备，其中所述DBI计算器电路经配置以执行DBI计算以检测当前数据的大多数位是否在逻辑电平上不同于先前数据，且
其中所述DBI计算器电路经配置以响应于所述第二输出指针信号提供所述当前DBI计算结果信号作为先前DBI计算结果信号。
15.一种具有先入先出电路的设备，其包括：
数据总线反相DBI电路，其经配置以接收包含第一输入数据、紧接着所述第一输入数据的第二输入数据及紧接着所述第二输入数据的第三输入数据的输入数据串，且经进一步配置以提供包含第一输出数据及紧接着所述第一输出数据的第二输出数据的输出数据串，所述DBI电路包含：
第一电路，其包含：
第一多个通路上的第一多个第一锁存电路，其经配置以响应于第一输入指针信号锁存所述第一输入数据；
所述第一多个通路上的第一多个第二锁存电路，其经配置以响应于第二输入指针信号锁存第一所选择的数据；及
所述第一多个通路上的第一多个逻辑电路，其经配置以响应于第一输出指针信号提供所述第一输出数据；
第二电路，其包含：
第二多个通路上的第二多个第一锁存电路，其经配置以响应于第三输入指针信号锁存所述第二输入数据；
所述第二多个通路上的第二多个第二锁存电路，其经配置以响应于第四输入指针信号锁存第二所选择的数据；及
所述第二多个通路上的第二多个逻辑电路，其经配置以响应于第二输出指针信号提供所述第二输出数据；及
DBI计算器电路，其经配置以响应于所述第一多个第二锁存电路的第二锁存电路锁存所述第一所选择的数据及所述第二多个第二锁存电路的第二锁存电路锁存所述第二所选择的数据分别对所述第一所选择的数据及所述第二所选择的数据执行第一DBI计算。
16.根据权利要求15所述的设备，其中所述第一多个通路上的所述第一多个逻辑电路的每一逻辑电路包含位转换器，所述位转换器经配置以接收指示所述第一DBI计算的结果信号，且经进一步配置以响应于所述结果信号使所述第一所选择的数据反相。
17.根据权利要求15所述的设备，其中所述第一所选择的数据为所述第一输入数据且所述第二所选择的数据为所述第二输入数据。
18.根据权利要求15所述的设备，其中所述第一电路进一步包括通路重映射电路，所述通路重映射电路包括：
多个多路复用器，其包括：
所述第一多个通路的第一通路上的第一多路复用器；及
所述第一多个通路的第二通路上的第二多路复用器，
其中所述第一多路复用器经配置以接收来自所述第一通路上的所述第一多个第一锁存电路的第一锁存电路的所述第一输入数据的锁存第一位及来自所述第二通路上的所述第一多个第一锁存电路的另一第一锁存电路的所述第一输入数据的锁存第二位，所述第一多路复用器经进一步配置以接收控制代码，及
其中所述第一多路复用器经配置以响应于所述控制代码提供所述锁存第一位或所述锁存第二位到所述第一通路上的所述第二锁存电路。
19.根据权利要求18所述的设备，其进一步包括通路重映射控制逻辑电路，其经配置以提供指示耦合到所述多个多路复用器中的对应多路复用器的所述第一多个通路中如果存在的有缺陷通路的所述控制代码。
20.根据权利要求19所述的设备，其中所述第一多个通路包含DBI通路，其包含：
DBI锁存电路，其经耦合到DBIchip端口，所述DBIchip端口经配置以接收指示是否对所述输入数据执行所述数据总线反相的DBI位；及
逻辑电路，其经耦合到数据冗余端口，
其中所述通路重映射电路经配置以在所述控制代码指示无有缺陷通路的情况下提供所述DBI位到所述数据冗余端口。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
US10928850B2 (en) * 2019-04-25 2021-02-23 Realtek Semiconductor Corporation First in and first out apparatus and driving method thereof
KR102696739B1 (ko) * 2019-12-10 2024-08-21 에스케이하이닉스 주식회사 인버전 신호 생성 회로
CN112885396B (zh) * 2021-01-21 2021-10-15 北京源启先进微电子有限公司 移位寄存器、运算单元以及芯片
US12093202B2 (en) * 2022-12-12 2024-09-17 Global Unichip Corporation DBI encoding device and DBI encoding method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097508A (zh) * 2006-06-27 2008-01-02 三星电子株式会社 使用先进先出器件的数据处理装置和方法

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2473819B1 (fr) 1980-01-11 1985-12-13 Telecommunications Sa Procede et systeme de securisation d'une artere de transmission numerique
US5274593A (en) 1990-09-28 1993-12-28 Intergraph Corporation High speed redundant rows and columns for semiconductor memories
JPH04301290A (ja) * 1991-03-28 1992-10-23 Nec Corp 先入れ先出しメモリ回路
EP0543070A1 (en) 1991-11-21 1993-05-26 International Business Machines Corporation Coding system and method using quaternary codes
JP3000966B2 (ja) 1997-07-03 2000-01-17 日本電気株式会社 オンライン回線モニタシステム
JPH11176158A (ja) * 1997-12-10 1999-07-02 Fujitsu Ltd ラッチ回路、データ出力回路及びこれを有する半導体装置
JP4519208B2 (ja) 1998-03-03 2010-08-04 株式会社東芝 半導体記憶装置
JPH11283396A (ja) 1998-03-27 1999-10-15 Sony Corp メモリ装置
US6032248A (en) 1998-04-29 2000-02-29 Atmel Corporation Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors
US6367027B1 (en) * 1999-03-22 2002-04-02 Infineon Technologies Ag Skew pointer generation
KR100345285B1 (ko) * 1999-08-07 2002-07-25 한국과학기술원 액정표시기용 디지털 구동회로
JP3799197B2 (ja) 1999-08-26 2006-07-19 株式会社東芝 半導体記憶装置
US6587235B1 (en) 1999-12-16 2003-07-01 At&T Corp. Method and apparatus for capacity-efficient restoration in an optical communication system
KR100666320B1 (ko) 2000-07-18 2007-01-09 삼성전자주식회사 시프트 레지스터 및 그를 채용한 액정표시장치의 구동 회로
US6584526B1 (en) 2000-09-21 2003-06-24 Intel Corporation Inserting bus inversion scheme in bus path without increased access latency
US6661355B2 (en) 2000-12-27 2003-12-09 Apple Computer, Inc. Methods and apparatus for constant-weight encoding & decoding
US6583735B2 (en) 2001-02-01 2003-06-24 Nec Corporation Method and apparatus for adaptive bus coding for low power deep sub-micron designs
US20020156953A1 (en) 2001-02-28 2002-10-24 Beiley Mark A. Dynamic bus inversion method
US6518893B1 (en) 2001-08-24 2003-02-11 Xilinx, Inc. Method and apparatus for multilevel signal operation
US6696854B2 (en) 2001-09-17 2004-02-24 Broadcom Corporation Methods and circuitry for implementing first-in first-out structure
JP4486300B2 (ja) 2002-07-25 2010-06-23 ユニ・チャーム株式会社 吸収性物品のトップシート
US7113550B2 (en) 2002-12-10 2006-09-26 Rambus Inc. Technique for improving the quality of digital signals in a multi-level signaling system
US20050289435A1 (en) 2004-06-29 2005-12-29 Mulla Dean A Fast approximate DINV calculation in parallel with coupled ECC generation or correction
US7529890B1 (en) 2004-08-25 2009-05-05 Unisys Corporation System, apparatus and method for facilitating on-chip testing
DE102005011386B4 (de) 2005-03-11 2013-10-24 Qimonda Ag Schaltungseinheit zur Datenbitinvertierung
KR100670654B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 도메인 크로싱 마진을 증가시키기 위한 반도체메모리소자
KR100613464B1 (ko) 2005-07-06 2006-08-22 주식회사 하이닉스반도체 반도체 장치의 데이터 출력장치 및 출력방법
KR100670698B1 (ko) 2005-09-29 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자 내 파이프 래치장치
US7205912B1 (en) 2005-10-31 2007-04-17 Seagate Technology Llc Structured set partitioning and multilevel coding for partial response channels
KR100643498B1 (ko) 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
US7454559B2 (en) * 2006-03-22 2008-11-18 Infineon Technologies Ag Filtering bit position in a memory
US8552891B2 (en) 2006-05-27 2013-10-08 Samsung Electronics Co., Ltd. Method and apparatus for parallel data interfacing using combined coding and recording medium therefor
WO2007143169A2 (en) 2006-06-01 2007-12-13 Polatis Limited Network protection switching mechanisms and methods of network protection
US7405984B2 (en) 2006-09-19 2008-07-29 Lsi Corporation System and method for providing programmable delay read data strobe gating with voltage and temperature compensation
US8207976B2 (en) 2007-03-15 2012-06-26 Qimonda Ag Circuit
CN101042637A (zh) * 2007-04-06 2007-09-26 威盛电子股份有限公司 先进先出缓冲单元及先进先出缓冲方法
US7501963B1 (en) 2007-10-17 2009-03-10 Micron Technology, Inc. Balanced data bus inversion
KR100903367B1 (ko) 2007-11-02 2009-06-23 주식회사 하이닉스반도체 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 및 그를 포함하는 시스템
US7925844B2 (en) 2007-11-29 2011-04-12 Micron Technology, Inc. Memory register encoding systems and methods
US20090190696A1 (en) 2007-12-10 2009-07-30 Serge Provencher Method and system for estimating parameters of a multi-tone signal
US7616133B2 (en) 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
JP5125550B2 (ja) 2008-01-30 2013-01-23 富士通株式会社 通信システム
US8026740B2 (en) 2008-03-21 2011-09-27 Micron Technology, Inc. Multi-level signaling for low power, short channel applications
US8064269B2 (en) 2008-05-02 2011-11-22 Micron Technology, Inc. Apparatus and methods having majority bit detection
US9116828B2 (en) 2008-06-11 2015-08-25 Micron Technology, Inc. Data bus inversion usable in a memory system
CN101978496B (zh) 2008-07-11 2012-11-07 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置
US7795915B2 (en) 2008-08-04 2010-09-14 Chil Semiconductor Corporation Multi-level signaling
US8127204B2 (en) 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8014196B2 (en) 2008-08-28 2011-09-06 Agere Systems Inc. Reduced-power programming of multi-level cell (MLC) memory
US9087025B2 (en) 2009-02-05 2015-07-21 Micron Technology, Inc. Data encoding using spare channels in a memory system
US20100257495A1 (en) 2009-04-06 2010-10-07 Chan-Liang Wu 3D-IC Verification Method
US8037375B2 (en) 2009-06-30 2011-10-11 Intel Corporation Fast data eye retraining for a memory
US20100332177A1 (en) 2009-06-30 2010-12-30 National Tsing Hua University Test access control apparatus and method thereof
EP3654191B1 (en) 2009-07-13 2023-08-02 Rambus Inc. Encoding data using combined data mask and data bus inversion
US8207796B2 (en) 2009-10-20 2012-06-26 Delphi Technologies, Inc. Stripline termination circuit having resonators
US8433190B2 (en) 2009-11-13 2013-04-30 Verizon Patent And Licensing Inc. Hot-swapping in-line optical amplifiers in an optical network
WO2011090523A1 (en) 2010-01-20 2011-07-28 Rambus Inc. Multiple word data bus inversion
JP5623088B2 (ja) 2010-01-28 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びそのテスト方法並びにシステム
US8879654B2 (en) 2010-03-10 2014-11-04 Micron Technology, Inc. Communication interface with configurable encoding based on channel termination
US8260992B2 (en) 2010-04-12 2012-09-04 Advanced Micro Devices, Inc. Reducing simultaneous switching outputs using data bus inversion signaling
US8762813B2 (en) 2010-05-17 2014-06-24 Skymedi Corporation Configurable coding system and method of multiple ECCS
US8516409B2 (en) 2010-11-11 2013-08-20 International Business Machines Corporation Implementing vertical die stacking to distribute logical function over multiple dies in through-silicon-via stacked semiconductor device
KR20120062281A (ko) 2010-12-06 2012-06-14 삼성전자주식회사 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
JP5167335B2 (ja) 2010-12-22 2013-03-21 株式会社日立製作所 半導体装置
US8811101B2 (en) 2011-02-21 2014-08-19 SK Hynix Inc. SIP semiconductor system
KR20120098326A (ko) 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 장치 및 데이터 처리방법
US8451662B2 (en) 2011-03-03 2013-05-28 Micron Technology, Inc. Reading memory cell history during program operation for adaptive programming
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US9025409B2 (en) 2011-08-05 2015-05-05 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections
US8519735B2 (en) 2011-08-25 2013-08-27 International Business Machines Corporation Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
US8706958B2 (en) 2011-09-01 2014-04-22 Thomas Hein Data mask encoding in data bit inversion scheme
JP5972549B2 (ja) 2011-09-29 2016-08-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013131533A (ja) 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
KR20130098681A (ko) 2012-02-28 2013-09-05 삼성전자주식회사 반도체 메모리 장치
US8854236B2 (en) 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
US9091727B1 (en) 2012-10-16 2015-07-28 Xilinx, Inc. Configuration and testing of multiple-die integrated circuits
US9384822B2 (en) 2013-03-15 2016-07-05 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation including data signals grouped into 10 bits and/or other features
US9015834B2 (en) 2013-03-15 2015-04-21 Cisco Technology, Inc. Mitigating just-in-time spraying attacks in a network environment
EP2983665A1 (en) 2013-03-15 2016-02-17 The Regents of The University of California Therapeutic agents and methods for the treatment of dna repair deficiency disorders
US9177623B2 (en) 2013-03-15 2015-11-03 Qualcomm Incorporated Memory interface offset signaling
US9529749B2 (en) 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
WO2014146027A2 (en) 2013-03-15 2014-09-18 Gsi Technology, Inc. Systems and methods involving data bus inversion memory circuitry, configuration and/or operation.
WO2014193574A1 (en) 2013-05-13 2014-12-04 Rambus Inc. Buffer circuit with data bit inversion
KR101692857B1 (ko) 2013-11-26 2017-01-05 한국전자통신연구원 디지털 직병렬 변환기 및 이를 이용한 ＧａＡｓ ＭＭＩＣ
KR102357899B1 (ko) 2014-01-29 2022-02-03 마벨 아시아 피티이 엘티디. 유효 인코딩을 위한 방법 및 장치
US9252802B2 (en) 2014-02-07 2016-02-02 Qualcomm Incorporated Encoding for partitioned data bus
KR102094878B1 (ko) 2014-02-10 2020-03-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
KR20150096889A (ko) 2014-02-17 2015-08-26 에스케이하이닉스 주식회사 적층형 반도체 메모리 장치 및 이를 위한 테스트 회로
KR102169615B1 (ko) 2014-04-03 2020-10-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US9983925B2 (en) 2014-04-11 2018-05-29 Micron Technology, Inc. Apparatuses and methods for fixing a logic level of an internal signal line
US9405721B2 (en) 2014-06-06 2016-08-02 Micron Technology, Inc. Apparatuses and methods for performing a databus inversion operation
KR20160058503A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치
US9979416B2 (en) 2014-12-10 2018-05-22 Rambus Inc. Memory controller and method of data bus inversion using an error detection correction code
US9922686B2 (en) 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10008287B2 (en) 2016-07-22 2018-06-26 Micron Technology, Inc. Shared error detection and correction memory
US20180173128A1 (en) 2016-08-03 2018-06-21 Xerox Corporation Toner compositions with white colorants and processes of making thereof
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
FR3083660B1 (fr) 2018-07-04 2020-12-04 Viaccess Sa Procede d'obtention d'une succession de cles cryptographiques
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097508A (zh) * 2006-06-27 2008-01-02 三星电子株式会社 使用先进先出器件的数据处理装置和方法

Also Published As

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TWI729514B (zh) 2021-06-01
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US20200126993A1 (en) 2020-04-23
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US20210225848A1 (en) 2021-07-22

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