CN112782557A - 一种量子芯片测试结构及其制备方法和测试方法 - Google Patents

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Abstract

本发明公开了一种量子芯片测试结构及其制备方法和测试方法，属于量子芯片制备与检测领域。其中，所述量子芯片测试结构包括：位于衬底上的超导约瑟夫森结及其连接结构；位于连接结构上的第一隔离层，第一隔离层上形成有贯穿第一隔离层的连接窗口；位于第一隔离层上的第二隔离层，第二隔离层上形成有沉积窗口，沉积窗口用于限定位于第一隔离层上的沉积区域，且连接窗口与沉积窗口相连；以及位于连接窗口内的电连接部和位于沉积窗口内的电连接层，电连接部的一端与连接结构连接，另一端与电连接层连接，电连接层用于实现与测试设备的电接触。本发明能实现超导约瑟夫森结的接触式测试。

Description

一种量子芯片测试结构及其制备方法和测试方法
技术领域
本发明属于量子芯片制备与检测领域，更具体地说，涉及一种量子芯片测试结构及其制备方法和测试方法。
背景技术
量子芯片是量子计算机的核心部件，它主要包含超导量子芯片、半导体量子芯片、量子点芯片、离子阱及NV(金刚石)色心等，量子芯片上至少具有一个量子比特，每个量子比特包括相互耦合连接的探测器和量子比特装置。对于超导量子芯片而言，量子比特包括对地电容、与电容并联的闭环装置、以及控制信号线，该闭环装置由约瑟夫森结并联构成，其中，约瑟夫森结(Josephson junction)，或称为超导隧道结，一般是由两超导材料层夹以某种很薄的势垒层(厚度≤Cooper电子对的相干长度)而构成的结构，例如S(超导材料层)—I(半导体或绝缘体材料层)—S(超导材料层)结构，简称SIS。约瑟夫森结的性能质量直接决定超导量子比特性能的好坏，因此必须进行测试来确认是否合格。
根据传统半导体测试方案，测试包括非接触式测试和接触式测试。对于非接触式测试，超导量子芯片上可以包括两种超导约瑟夫森结，一种为测试结，一种为功能结，测试结一般分布在芯片的角落，若测试结的测试结果通过，则认为功能结也是正常的。但是，这是基于工艺成熟，形成的测试结和功能结一致性较好的前提，而超导量子芯片的制备与传统半导体工艺存在差异，就导致目前工艺稳定性达不到标准，可能出现测试结通过但实际功能结异常的情况。对于接触式测试，由于超导约瑟夫森结的结构敏感，些微的微结构损伤可能就会导致超导约瑟夫森结异常，因此目前的普遍认知是无法采用电接触式的方法进行测量。
发明内容
为了解决无法采用电接触式的方法进行超导约瑟夫森结电性测试的问题，本发明提供一种量子芯片测试结构、其制备方法和测试方法，以实现对超导约瑟夫森结进行电接触式测试。
本发明的一个方面提供了一种量子芯片测试结构，包括：
位于衬底上的超导约瑟夫森结及其连接结构；
位于所述连接结构上的第一隔离层，所述第一隔离层上形成有贯穿所述第一隔离层的连接窗口；
位于所述第一隔离层上的第二隔离层，所述第二隔离层上形成有沉积窗口，所述沉积窗口用于限定位于所述第一隔离层上的沉积区域，且所述连接窗口与所述沉积窗口相连；以及
位于所述连接窗口内的电连接部和位于所述沉积窗口内的电连接层，所述电连接部的一端与所述连接结构连接，另一端与所述电连接层连接，所述电连接层用于实现与测试设备的电接触。
如上所述的测试结构，其中，优选的是，所述第一隔离层、所述第二隔离层的材质为光刻胶、电子束胶中的至少一种。
如上所述的测试结构，其中，优选的是，所述沉积窗口形成有下切结构，且所述电连接层的厚度小于所述第二隔离层的厚度。
如上所述的测试结构，其中，优选的是，所述连接结构的材质为超导材料。
如上所述的测试结构，其中，优选的是，所述超导材料包括TiN、Nb、Al或者Ta中之一。
如上所述的测试结构，其中，优选的是，所述电连接层和所述电连接部的材质为易剥离导电材料。相对于连接结构易于剥离
如上所述的测试结构，其中，优选的是，所述易剥离导电材料包括Al、Ze中之一。
本发明的第二个方面提供了一种量子芯片测试结构的制备方法，包括：
在衬底上制备超导约瑟夫森结及其连接结构；
形成第一隔离层于所述连接结构上，并在所述第一隔离层上形成贯穿所述第一隔离层的连接窗口；
形成第二隔离层于第一隔离层上，并在所述第二隔离层上形成沉积窗口，其中，所述沉积窗口用于限定位于所述第一隔离层上的沉积区域，且所述连接窗口与所述沉积窗口相连；以及
形成电连接部于所述连接窗口内，并形成电连接层于所述沉积窗口内，其中，所述电连接部的一端与所述连接结构连接，另一端与所述电连接层连接，所述电连接层用于实现与测试设备的电接触。
如上所述的制备方法，其中，优选的是，所述第一隔离层、所述第二隔离层的材质为光刻胶、电子束胶中的至少一种。
如上所述的制备方法，其中，优选的是，所述沉积窗口形成有下切结构，且所述电连接层的厚度小于所述第二隔离层的厚度。
如上所述的制备方法，其中，优选的是，在形成电连接部于所述连接窗口内，并形成电连接层于所述沉积窗口内的步骤之前，还包括：
去除所述连接结构上指定区域的氧化膜层，其中，所述指定区域为所述连接窗口暴露出的区域。
本发明的第三个方面提供了一种量子芯片的测试方法，包括：
提供量子芯片测试结构设置于测试设备中，所述量子芯片测试结构为如上所述的量子芯片测试结构，或者为如上所述的量子芯片测试结构的制备方法获得的量子芯片测试结构；以及
将测试设备的电连接元件与所述电连接层直接接触进行超导约瑟夫森结的电性测试。
本发明的第四个方面还提供了一种量子芯片的制备方法，包括如上所述的一种量子芯片的测试方法，在测试完成后，包括：
剥离去除所述第一隔离层和所述第二隔离层，以及所述电连接层和所述电连接部。
与现有技术相比，本发明通过在超导约瑟夫森结的连接结构上形成第一隔离层、第二隔离层，在第一隔离层上形成贯穿所述第一隔离层的连接窗口，并在所述第二隔离层上形成用于限定位于第一隔离层上的沉积区域的沉积窗口，通过相互连接的连接窗口、沉积窗口的限定作用分别形成电连接部和电连接层，以实现通过电连接部将电连接层和超导约瑟夫森结的连接结构连接，借助量子芯片测试结构中的电连接层实现与测试设备的电接触，避免了超导约瑟夫森结的连接结构因与测试设备直接接触而受损伤，本发明的量子芯片测试结构有助于提高量子芯片的测试效率。
附图说明
图1为本发明实施例提供的一种量子芯片的示意图。
图2中(Ⅰ)为图1中超导约瑟夫森结及其连接结构的示意图，(Ⅱ)为(Ⅰ)中超导约瑟夫森结的放大示意图。
图3为本发明实施例提供的一种量子芯片测试结构的示意图。
图4为本发明实施例提供的一种量子芯片测试结构的制备方法的流程图。
图5为本发明实施例提供的量子芯片测试结构的制备工艺中Aa截面变化示意图。
图6为本发明实施例提供的量子芯片测试结构的制备工艺中Bb截面变化示意图。
图7为本发明实施例以连接结构3的立体视角提供的量子芯片测试结构的制备工艺的流程图。
图8为本发明实施例提供的一种量子芯片的测试方法的流程图。
图中：1、衬底；2、超导约瑟夫森结；21、第一电极；22、氧化膜层；23、第二电极；3、连接结构；4、第一隔离层；5、第二隔离层；61、电连接部；62、电连接层；63、残留材料层。
需要说明的是，本发明的一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。
在下面的描述中，应该理解，当层(或膜)、区域、图案或结构被称作在衬底、层(或膜)、区域和/或图案“上”时，它可以直接位于另一个层或衬底上，和/或还可以存在插入层。另外，应该理解，当层被称作在另一个层“下”时，它可以直接位于另一个层下，和/或还可以存在一个或多个插入层。另外，可以基于附图进行关于在各层“上”和“下”的指代。
图1为本发明实施例提供的一种量子芯片的示意图，图2中(Ⅰ)为图1中超导约瑟夫森结2及其连接结构3的示意图，(Ⅱ)为(Ⅰ)中超导约瑟夫森结2的放大示意图。需要说明的是，图1示意性的表示了量子芯片上位于虚线框内的元器件或结构，例如，超导约瑟夫森结2及其连接结构3的位置和形状构造，除了超导约瑟夫森结2及其连接结构3之外的其他元器件或结构，未示意出或仅部分的示意出,例如，虚线框以外的元器件或结构在图1中省略显示。
结合图1和图2所示，对于超导体系的量子芯片而言，量子芯片上设有超导约瑟夫森结2及其连接结构3，且超导约瑟夫森结2、连接结构3均位于衬底1上。
需要说明的是，图1和图2所示为Xmon Qubit的一种形状构造示意图，超导约瑟夫森结2为在衬底1上依次层叠形成的三层结构，连接结构3为Xmon Qubit的十字电容板，且超导约瑟夫森结2中位于底层的超导材料层与该十字电容板连接，超导约瑟夫森结2中位于顶层的超导材料层接地，例如，与量子芯片上的接地区(GND)连接，本领域技术人员应该知晓，超导约瑟夫森结2及其连接结构3不限于图1和图2中的布置形式，在此不再赘述。量子比特即包括对地电容(参照图1至图3中连接结构3)，与该对地电容并联的超导约瑟夫森结，以及控制信号线。
以图1和图2所示的Xmon Qubit为例，为了实现对超导约瑟夫森结2进行电接触式测试，必须将超导约瑟夫森结2引入测试电路，而超导约瑟夫森结2的整体尺寸面积较小，例如长宽约在200nm左右，测试设备的电连接元件的尺寸相对要大很多，例如探针的直径约几个微米，这给将超导约瑟夫森结2引入测试电路造成了很大的困难，基于此，申请人提出一种量子芯片测试结构及其制备方法和测试方法，以实现对超导约瑟夫森结进行电接触式测试。
实施例1
本发明实施例的第一方面提供了一种量子芯片测试结构，下面对本实施例的第一方面的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
图3为本发明实施例提供的一种量子芯片测试结构的示意图，其中，衬底1在图3中未示意出，第一电极21、氧化膜层22、第二电极23在图3中被部分的示意表示。因此，可以理解的是，图3中超导约瑟夫森结2及其连接结构3的形状构造可以作为对图1、图2中超导约瑟夫森结2及其连接结构3的一种简化示意。
参考图3，并结合图1、图2，以及图4至图7所示，一种量子芯片测试结构，包括：
位于衬底1上的超导约瑟夫森结2及其连接结构3，其中，在一些实施方式中，所述连接结构3的材质为超导材料，例如，所述超导材料包括TiN、Nb、NbTiN、Al或者Ta中之一，超导约瑟夫森结2是由两超导材料层夹以某种很薄的氧化膜层(厚度≤Cooper电子对的相干长度)而构成的结构，例如S(超导材料层)—I(半导体或绝缘体材料层)—S(超导材料层)结构，结合图1、图2和图3所示，第一电极21、氧化膜层22、第二电极23的交叠处即为S-I-S的三层结构形成了超导约瑟夫森结2，可以理解的是，第一电极21与超导约瑟夫森结2的第一超导材料层一体成型实现电连接，第二电极23与超导约瑟夫森结2的第二超导材料层一体成型实现电连接，制备超导约瑟夫森结2时，可以依次在衬底1上形成所述第一电极21、所述氧化膜层22、所述第二电极23即可在交叠处获得所述超导约瑟夫森结2；结合图1至图3所示，在本实施例中，超导约瑟夫森结2的连接结构3为Xmon Qubit的十字电容板，需要说明的是，超导约瑟夫森结2的连接结构，可以是与对应超导材料层一体成型或由超导材料层延伸形成的电极，也可以是与超导约瑟夫森结2相连接的其他电结构，例如电容、焊盘/接口等；
位于所述连接结构3上的第一隔离层4，所述第一隔离层4上形成有贯穿所述第一隔离层4的连接窗口41，具体而言，连接窗口41可为在所述第一隔离层4上开设的贯穿通孔，贯穿通孔的一端延伸至所述连接结构3的表面，在本实施例的一些实施方式中，所述连接窗口41的面积不超过2um2；
位于所述第一隔离层4上的第二隔离层5，所述第二隔离层5上形成有沉积窗口51，所述沉积窗口51用于限定位于所述第一隔离层4上的沉积区域，即可以理解为通过所述沉积窗口51暴露出所述第一隔离层4上的沉积区域，且所述连接窗口41与所述沉积窗口51相连；以及
位于所述连接窗口41内的电连接部61和位于所述沉积窗口51内的电连接层62，所述电连接部61的一端与所述连接结构3连接，另一端与所述电连接层62连接，所述电连接层62用于实现与测试设备的电接触。其中，示例性的，在本实施例的一些实施方式中，所述电连接层62和所述电连接部61的材质为易剥离导电材料，所述易剥离导电材料具有良好的导电性从而能够形成电连接，并且易于从连接结构3上剥离去除，例如，所述易剥离导电材料包括Al、Ze中之一，本发明中的易剥离导电材料不限于此，只要该材料相对于连接结构3易于剥离即可，考虑到为了更有利于后期对电连接部61、电连接层62进行去除而不损伤到连接结构3，所述连接结构3的材质可以选择Nb,所述电连接部61、所述电连接层62的材质可以选择Al。
需要说明的是，所述沉积窗口51限定的沉积区域可以是第一隔离层4上的任一区域，只要连接窗口41与沉积窗口51连接，以使一次沉积金属工艺，即能够通过连接窗口41在连接结构3上的限定作用形成所述电连接部61，并通过所述沉积窗口51在第一隔离层4上的限定作用形成所述电连接层62，并且所述电连接部61和所述电连接层62电连接，即可。
为了便于量子芯片测试结构的生产制备，避免在生产制备过程中电连接层62与量子芯片上的其他元器件或结构电连接而影响对超导约瑟夫森结2的电性测试，所述沉积窗口51形成有下切结构，且所述电连接层62的厚度小于所述第二隔离层5的厚度，从而确保电连接层62通过电连接部61与连接结构3实现电连接的同时，不会与覆盖在其他元器件或结构上的残留材料层61粘连。
在本发明实施例的一些实施方式中，为了更有利于后期对所述第一隔离层4、所述第二隔离层5的剥离去除，所述第一隔离层4、所述第二隔离层5的材质为光刻胶、电子束胶中的至少一种。作为一种实施方式，所述第一隔离层4采用PMMA形成，所述第二隔离层5采用光刻胶S1813形成。在所述连接结构3上涂覆光刻胶S1813，并经曝光、显影后即可形成满足工艺尺寸要求的所述连接窗口41；在所述第一隔离层4上涂覆电子束胶PMMA，并经曝光、显影后即可形成所述沉积窗口51，控制曝光、显影工艺即可使所述沉积窗口51形成有所述下切结构，结合图5和图6所示，下切结构，又称底切结构或UnderCut，即所述沉积窗口51在靠近所述第一隔离层4处的口径大于远离所述第一隔离层4处的口径，从而使所述沉积窗口51具有向内倾斜的面。
现有技术中无法采用电接触式方法进行超导约瑟夫森结2的电性参数测试，这给生产制造带来了很大的麻烦。但是本发明实施例在超导约瑟夫森结2的连接结构3上形成了第一隔离层4，在第一隔离层4上形成了第二隔离层5，且第一隔离层4上形成有贯穿第一隔离层4的连接窗口41，第二隔离层5上形成有用于限定位于第一隔离层4上的沉积区域的沉积窗口51，通过相互连接的连接窗口41、沉积窗口51的限定作用分别形成电连接部61和电连接层62，以实现通过电连接部61将电连接层62和超导约瑟夫森结2的连接结构3连接，借助量子芯片测试结构中的电连接层62实现与测试设备的电接触，避免了超导约瑟夫森结1的连接结构3因与测试设备直接接触受损伤而影响量子比特的性能参数，本发明的量子芯片测试结构有助于提高量子芯片的测试效率。
本发明提供的实施例中，第一隔离层4、第二隔离层5、电连接部61和电连接层62选择易剥离材料制备形成，在测试后可以较容易的剥离去除，且对量子芯片上的超导约瑟夫森结2以及其他元器件或结构的性能影响极小，例如，在连接结构3的材质为Al，连接窗口的面积不超过2um2时，利用连接窗口41、沉积窗口51的限定作用通过沉积金属Al形成的电连接部61和电连接层62，在量子芯片测试完成后，通过洗胶工艺即可完成第一隔离层4和第二隔离层5，以及电连接层62和所述电连接部61的一并剥离去除，而无需针对电连接部61和电连接层62单独配置剥离去除的溶液试剂、设定单独剥离去除的工序步骤。
需要说明的是，上述示例性的实施方式是对本实施例中的一些细节进一步优化。
实施例2
本发明实施例2提供了一种量子芯片测试结构的制备方法。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。本实施例可参考图4-图7，并结合图1-3，为了区别显示，在图5和图6中选择了不同的填充样式以示区分。
一种量子芯片测试结构的制备方法，包括：
S101、在衬底1上制备超导约瑟夫森结2及其连接结构3，具体的：首先，在衬底1上形成金属层，金属层的材质可选用Nb、Al等，本发明实施例采用Al形成该金属层；然后，图形化所述金属层，获得连接结构3、结区、接地区(GND)以及控制信号线等；最后，利用镀膜工艺，在结区的衬底1上依次形成第一电极21、氧化膜层22和第二电极23，第一电极21与连接结构3电连接，第二电极23连接接地区，在第一电极21、氧化膜层22和第二电极23的交叠处即获得超导约瑟夫森结2，具体实施时，在衬底1上制备超导约瑟夫森结2及其连接结构3的方法不限于此；
S102、形成第一隔离层4于所述连接结构3上，并在所述第一隔离层4上形成贯穿所述第一隔离层4的连接窗口41，例如，基于光刻工艺，在连接结构3上涂覆光刻胶、电子束胶等，形成光刻胶或电子束胶材质的第一隔离层4后，然后经曝光、显影即可形成贯穿第一隔离层4的连接窗口41，其中，较优的，形成的连接窗口的面积不超过2um2；
S103、形成第二隔离层5于第一隔离层4上，并在所述第二隔离层5上形成沉积窗口51，其中，所述沉积窗口51用于限定位于所述第一隔离层4上的沉积区域，且所述连接窗口41与所述沉积窗口51相连，形成第一隔离层4和连接窗口41的方法相类似的，可以基于光刻工艺形成第二隔离层5和沉积窗口51，本步骤与S102的区别在于，经曝光、显影形成的沉积区域的面积不小于测试设备的电连接元件的接触面积，以方便电连接元件的接触；以及
S104、形成电连接部61于所述连接窗口41内，并形成电连接层62于所述沉积窗口51内，其中，所述电连接部41的一端与所述连接结构3连接，另一端与所述电连接层62连接，所述电连接层62用于实现与测试设备的电接触。作为本步骤的一种实施方式，可以采用沉积金属工艺的方式，通过连接窗口41和沉积窗口51的限定作用形成沉积材料层6，沉积材料层6包括位于连接窗口41内的所述电连接部61和位于沉积窗口51内的所述电连接层62，可以理解的是，所述电连接层62位于所述沉积窗口51限定的沉积区域上，其厚度可以通过沉积金属工艺进行控制。
关于第一隔离层4、第二隔离层5、电连接部61、电连接层62的材质选择可参照实施例1中所述。
现有技术中无法采用电接触式方法进行超导约瑟夫森结2的电性参数测试，这给生产制造带来了很大的麻烦。但是本发明实施例通过在超导约瑟夫森结2的连接结构3上形成第一隔离层4，并在第一隔离层4上形成贯穿所述第一隔离层4的连接窗口41，然后在第一隔离层4形成第二隔离层5，并在第二隔离层5上形成用于限定位于第一隔离层4上的沉积区域的沉积窗口51，最后通过相互连接的连接窗口41、沉积窗口51的限定作用分别形成电连接部61和电连接层62，以实现通过电连接部61将电连接层62和超导约瑟夫森结2的连接结构3连接，借助量子芯片测试结构中的电连接层62实现与测试设备的电接触，避免了超导约瑟夫森结1的连接结构3因与测试设备直接接触而受损伤，本发明的量子芯片测试结构有助于提高量子芯片的测试效率。
本发明提供的实施例中，第一隔离层4、第二隔离层5、电连接部61和电连接层62选择易剥离材料制备形成，在测试后可以较容易的剥离去除，且对量子芯片上的超导约瑟夫森结2以及其他部件的性能影响极小，例如，连接结构3的材质为Al，连接窗口的面积不超过2um2时，利用连接窗口41、沉积窗口51的限定作用通过沉积金属Al形成的电连接部61和电连接层62，在量子芯片测试完成后，通过洗胶工艺即可完成第一隔离层4和第二隔离层5，以及电连接层62和电连接部61的剥离去除。
另外，具体实施过程中，可以对本实施例中的一些细节进一步优化，如：
在本实施例的一些实施方式中，为了保证对量子芯片测试的准确性，降低氧化层对电连接和电性测试的影响，若所述连接结构3上形成有氧化膜层，则在步骤S104、形成电连接部61于所述连接窗口41内，并形成电连接层62于所述沉积窗口51内之前，还包括：
去除所述连接结构3上指定区域的氧化膜层，其中，所述指定区域为所述连接窗口41暴露出的区域。具体的，在所述连接结构3的材质为Al时，可利用IBE工艺去除所述连接结构3上通过连接窗口41暴露出的区域的氧化膜层。
在本实施例的另一些实施方式中，为了避免在沉积金属材料形成电连接部61和电连接层62时，电连接层62与残留材料层63粘连(沉积工艺形成的残留材料层63极易直接覆盖在量子芯片的其他元器件或结构上，形成与其他元器件或结构的电连接)而影响对超导约瑟夫森结2的电性测试，所述沉积窗口51形成有下切结构，且形成的所述电连接层62的厚度小于所述第二隔离层5的厚度，利用下切结构对沉积材料的阻挡以及第二隔离层5的厚度控制，以避免电连接层62与残留材料层63粘连而影响对超导约瑟夫森结的电性测量。
关于下切结构的形成可参照实施例1中所述。
实施例3
本发明实施例3提供了一种量子芯片的测试方法，并且可以是在实施例1-2的基础上执行的，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。结合图8所示的流程图，本实施例的一种量子芯片的测试方法，包括：
S201、提供量子芯片测试结构设置于测试设备中，所述量子芯片测试结构为如实施例1所述的量子芯片测试结构，或者为如实施例2所述的量子芯片测试结构的制备方法获得的量子芯片测试结构。
例如，测试设备可以包括探针台和锁相放大器。
S202、将测试设备的电连接元件(例如探针)，与所述电连接层4直接接触进行超导约瑟夫森结2的电性测试。
具体的，对于制备完毕具有电连接层62的量子芯片测试结构置于探针台上，将电连接层62通过探针的直接接触实现电连接层62与锁相放大器电连接，并将锁相放大器与量子芯片共地连接，由此，即将超导约瑟夫森结2及其连接结构3接入测试电路利用锁相放大器获得测试反馈信号，实现量子芯片的接触式测试。锁相放大器与量子芯片共地连接的方式，可以是利用探针与量子芯片上的接地区(GND)直接接触以引入锁相放大器的接地端，也可以是在接地区(GND)上形成电结构以实现间接接触的方式实现共地。
由此，本发明实现了超导约瑟夫森结的接触式测试，优化了测试过程，方便、高效、准确。
本实施例通过在超导约瑟夫森结2的连接结构3上依次形成第一隔离层4、第二隔离层5，并且第一隔离层4上形成有贯穿所述第一隔离层4的连接窗口41，所述第二隔离层5上形成有用于限定位于第一隔离层4上的沉积区域的沉积窗口51，通过相互连接的连接窗口41、沉积窗口51的限定作用分别形成电连接部61和电连接层62，以实现通过电连接部61将电连接层62和超导约瑟夫森结2的连接结构3连接，借助量子芯片测试结构中的电连接层62实现与测试设备的电接触，避免了超导约瑟夫森结1的连接结构3因与测试设备直接接触而受损伤，本发明的量子芯片测试结构有助于提高量子芯片的测试效率。
本发明提供的实施例中，第一隔离层4、第二隔离层5、电连接部61和电连接层62选择易剥离材料制备形成，在测试后可以较容易的剥离去除，且对量子芯片上的超导约瑟夫森结2以及其他部件的性能影响极小，例如，连接结构3的材质为Al，连接窗口的面积不超过2um2时，利用连接窗口41、沉积窗口51的限定作用通过沉积金属Al形成的电连接部61和电连接层62，在量子芯片测试完成后，通过洗胶工艺即可完成第一隔离层4和第二隔离层5，以及电连接层62和所述电连接部61的剥离去除。
实施例4
本发明实施例4提供了一种量子芯片的制备方法，并且可以是在实施例3的基础上执行的，其中，相同或相似的部分省略其描述。下面对本实施例的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
该方法包括实施例3所述的一种量子芯片的制备方法，在测试完成后，包括以下步骤：
剥离去除所述第一隔离层4和所述第二隔离层5，以及所述电连接部61和所述电连接层62。
具体的，例如，在本发明一实施例中的量子芯片测试结构，连接结构3、电连接部61、电连接层62的材质均为Al，且连接窗口41的面积不超过2um2，第一隔离层4的材质为PMMA，第二隔离层5的材质为光刻胶S1813，在测试完成之后，将该量子芯片测试结构依次经过nmp溶液浸泡、IPA溶液浸泡、超声震动即可剥离去除所述第一隔离层和所述第二隔离层，以及所述电连接层和所述电连接部，然后经氮气吹干即获得量子芯片。
为了更有利于后期对电连接部61、电连接层62进行去除而不损伤到连接结构3，所述连接结构3的材质可以选择Nb,所述电连接部61、电连接层62的材质可以选择Al，剥离去除工艺所选择的TMAH溶液不会对Nb材质的连接结构1产生破坏。需要说明的是，即使所述连接结构3的材质,以及所述电连接部61、电连接层62的材质均为Al时，在剥离去除所述电连接部61、电连接层62时，由于第一隔离层4、第二隔离层5对所述连接结构3形成保护、以及前期对连接窗口面积的控制，可利用洗胶工艺直接将第一隔离层4、第二隔离层5，以及电连接层62、电连接部61从量子芯片上一并剥离去除，并且这种剥离去除工艺对所述连接结构3产生的影响也极小，进而对量子芯片的性能(例如相干时间)的影响也极小，甚至可以忽略。
以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。

Claims (13)

1.一种量子芯片测试结构，其特征在于，包括：
位于衬底上的超导约瑟夫森结及其连接结构；
位于所述连接结构上的第一隔离层，所述第一隔离层上形成有贯穿所述第一隔离层的连接窗口；
位于所述第一隔离层上的第二隔离层，所述第二隔离层上形成有沉积窗口，所述沉积窗口用于限定位于所述第一隔离层上的沉积区域，且所述连接窗口与所述沉积窗口相连；以及
位于所述连接窗口内的电连接部和位于所述沉积窗口内的电连接层，所述电连接部的一端与所述连接结构连接，另一端与所述电连接层连接，所述电连接层用于实现与测试设备的电接触。
2.根据权利要求1所述的量子芯片测试结构，其特征在于，所述第一隔离层、所述第二隔离层的材质为光刻胶、电子束胶中的至少一种。
3.根据权利要求1或2所述的量子芯片测试结构，其特征在于，所述沉积窗口形成有下切结构，且所述电连接层的厚度小于所述第二隔离层的厚度。
4.根据权利要求1所述的量子芯片测试结构，其特征在于：所述连接结构的材质为超导材料。
5.根据权利要求4所述的量子芯片测试结构，其特征在于：所述超导材料包括TiN、Nb、Al或者Ta中之一。
6.根据权利要求1所述的量子芯片测试结构，其特征在于：所述电连接层和所述电连接部的材质为易剥离导电材料。
7.根据权利要求6所述的量子芯片测试结构，其特征在于：所述易剥离导电材料包括Al、Ze中之一。
8.一种量子芯片测试结构的制备方法，包括：
在衬底上制备超导约瑟夫森结及其连接结构；
形成第一隔离层于所述连接结构上，并在所述第一隔离层上形成贯穿所述第一隔离层的连接窗口；
形成第二隔离层于第一隔离层上，并在所述第二隔离层上形成沉积窗口，其中，所述沉积窗口用于限定位于所述第一隔离层上的沉积区域，且所述连接窗口与所述沉积窗口相连；以及
形成电连接部于所述连接窗口内，并形成电连接层于所述沉积窗口内，其中，所述电连接部的一端与所述连接结构连接，另一端与所述电连接层连接，所述电连接层用于实现与测试设备的电接触。
9.根据权利要求8所述的制备方法，其特征在于：所述第一隔离层、所述第二隔离层的材质为光刻胶、电子束胶中的至少一种。
10.根据权利要求8或9所述的制备方法，其特征在于，形成的所述沉积窗口具有下切结构，且所述电连接层的厚度小于所述第二隔离层的厚度。
11.根据权利要求8所述的制备方法，其特征在于：在形成电连接部于所述连接窗口内，并形成电连接层于所述沉积窗口内的步骤之前，还包括：
去除所述连接结构上指定区域的氧化膜层，其中，所述指定区域为所述连接窗口暴露出的区域。
12.一种量子芯片的测试方法，包括：
提供量子芯片测试结构设置于测试设备中，所述量子芯片测试结构为如权利要求1-7中任意一项所述的量子芯片测试结构，或者为如权利要求8-11中任意一项所述的量子芯片测试结构的制备方法获得的量子芯片测试结构；以及
将测试设备的电连接元件与所述电连接层直接接触进行超导约瑟夫森结的电性测试。
13.一种量子芯片的制备方法，包括如权利要求12所述的一种量子芯片的测试方法，其特征在于，在测试完成后，包括：
剥离去除所述第一隔离层和所述第二隔离层，以及所述电连接层和所述电连接部。
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Address after: 230088 6th floor, E2 building, phase II, innovation industrial park, 2800 innovation Avenue, high tech Zone, Hefei City, Anhui Province

Patentee after: Benyuan Quantum Computing Technology (Hefei) Co.,Ltd.

Address before: 230088 6th floor, E2 building, phase II, innovation industrial park, 2800 innovation Avenue, high tech Zone, Hefei City, Anhui Province

Patentee before: ORIGIN QUANTUM COMPUTING COMPANY, LIMITED, HEFEI

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Denomination of invention: A quantum chip testing structure and its preparation and testing method

Effective date of registration: 20231027

Granted publication date: 20210907

Pledgee: Anhui pilot Free Trade Zone Hefei area sub branch of Huishang Bank Co.,Ltd.

Pledgor: Benyuan Quantum Computing Technology (Hefei) Co.,Ltd.

Registration number: Y2023980062975

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