CN112748268A - 探针卡器件 - Google Patents

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Abstract

本申请公开了一种探针卡器件。所述探针卡器件包括：一薄膜基板，具有相对的第一表面与第二表面；一第一电路板，设置于所述薄膜基板之所述第二表面上，电性连结所述薄膜基板；以及多个探针，设置于所述薄膜基板之所述第一表面上，其中所述多个探针不具变形能力。

Description

探针卡器件
技术领域
本发明涉及测试领域，尤其涉及一种探针卡器件。
背景技术
于测试半导体芯片时，由于待测芯片上不同检测接点间通常存在有高低落差，所以于设计传统探针时需留意探针本身的顺应性(compliance)及其所能承受的最大位移量。因此，传统探针除了需考虑其具有可于接点施力之接触能力外，亦需考量其是否具备适应待测芯片上不同检测接点间的高低落差的弹性，即自身变形能力。
传统探针卡器件的制作系采用机械方式或微机电方式制作具自身变形能力的探针之后，接着将探针逐根插入或焊接至针座。因此探针卡器件并无法采用一体成形方式制作，导致其制作成本居高不下。
然而，随着现今半导体制程的微缩趋势，待测芯片上的检测接点越来越多，且检测接点之间的间距越来越小。基于传统探针无法一体成形制造，故无法更为降低探针之间的间距，且无法满足待测芯片上检测接点之间的间距的微缩
因此，传统探针卡器件已遭遇制作成本过高与应用有限等问题。
发明内容
有鉴于此，本发明提供了一种探针卡器件，以解决上述传统探针卡器件所遭遇问题。
依据一实施例，本发明提供了一种探针卡器件，包括：一薄膜基板，具有相对的一第一表面与一第二表面；一第一电路板，设置于所述薄膜基板之所述第二表面上，电性连结所述薄膜基板；以及多个探针，设置于所述薄膜基板之所述第一表面上，其中所述多个探针并不具变形能力。
于一实施例中，所述第一电路板与所述薄膜基板的所述第二表面之间无间隙。
于一实施例中，本发明的探针卡器件更包括一填充材料层，设置于所述薄膜基板的所述第二表面与所述第一电路板之间。
于一实施例中，本发明的探针卡器件更包括一刚性材料层，设置于所述薄膜基板与所述第一电路板之间，其中所述刚性材料层与所述薄膜基板与所述第一电路板电绝缘。
于一实施例中，本发明的探针卡器件，更包括一第二电路板，电性连结于所述第一电路板未电性连结所述薄膜基板之一表面。
于一实施例中，所述薄膜基板包括聚酰亚胺材料。
于一实施例中，所述第一电路板包括陶瓷、硅或玻璃材料。
于一实施例中，本发明的探针卡器件更包括一第二电路板，电性连结于所述第一电路板未电性连结所述薄膜基板之一表面。
于一实施例中，本发明的探针卡器件更包括一第三电路板，电性连结于所述第二电路板未电性连结所述第一电路板之一表面。
于一实施例中，本发明的探针卡器件更包括一填充材料层，设置于所述第一电路板与所述第二电路板之间。
于一实施例中，更包括一填充材料层，设置于所述第三电路板与所述第二电路板之间。
本发明的探针卡器件提供了采用一体成形方式制作的探针的多个实施方案，所制备探针除了兼具传统探针针座功能外，探针卡器件中位于所述多个探针下方的多个有机介电材质膜层则提供了各探针于适应待测芯片接点的高低差时所需的顺应性(compliance)或缓冲能力，如此可更为减少探针卡器件的制作成本及减少所使用探针之间的间距，从而可因应制作待测芯片的半导体制程的微缩趋势而提供具有合适探针针数与探针间距的探针卡器件。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为一剖面示意图，显示依据本发明第一实施例之探针卡器件。
图2为一剖面示意图，显示图1内探针卡器件中薄膜基板与探针的设置情形。
图3为一剖面示意图，显示依据本发明第二实施例之探针卡器件。
图4为一剖面示意图，显示图3内探针卡器件中薄膜基板与探针的设置情形。
图5为一剖面示意图，显示依据本发明第三实施例之探针卡器件。
图6为一剖面示意图，显示依据本发明第四实施例之探针卡器件。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
以下将配合图1-6解说依据本发明多个实施例之探针卡器件的实施情形。
请参照图1，显示了依据本发明第一实施例之探针卡器件10的剖面示意图。探针卡器件10包括一薄膜基板(thin film substrate)202、一第一电路板204、一填充材料层208、及多个探针2002。所述薄膜基板202具有相对的第一表面A与第二表面B。第一电路板204则设置于所述薄膜基板202之第二表面B上，并电性连结所述薄膜基板202。所述多个探针2002系按照预设间距而设置于所述薄膜基板202之所述第一表面A上并部分埋设于所述薄膜基板202内。所述多个探针2002系不具变形能力。
如图1所示，所述薄膜基板202包括一薄膜本体2032、多个第一薄膜连接点2020埋设于所述薄膜本体2032内并邻近所述薄膜基板的所述第一表面A、多个第二薄膜连接点2022形成于所述薄膜本体2032之所述第二表面B、以及至少一内部金属层2024设置于所述薄膜本体2032内部。所述多个第一薄膜连接点2020之至少一者透过所述至少一内部金属层2024电性连接至所述多个第二薄膜连接点2022之至少一者，两相邻第一薄膜连接点2020的间距小于两相邻第二薄膜连接点2022之间距。薄膜基板202用于将窄线距的探针2020电性连接至宽线距的第一电路板204。而所述多个第二薄膜连接点2022之表面包括无电镀镍无电镀钯浸金(Electroless Nickel Electroless Palladium and Immersion Gold，ENEPIG)、无电镀镍浸金(Electroless Nickel Immersion Gold，ENIG)、或有机保焊层(Organic Solderability Preservative，OSP)
于一实施例中，所述多个第二薄膜连接点2022可以为锡球(solder ball)。于另一实施例中，所述多个第二薄膜连接点2022可以为复合焊接体，更明确地说，所述多个第二薄膜连接点2022包括一金属材以及包覆所述金属材料的锡材。
所述多个探针2002之一端分别用于电性连接所述多个第一薄膜连接点2020之其中一者，所述多个探针2002之另一端用于电性接触一芯片接点(未示出)，其为一待测芯片(未示出)之接点。
此外，所述第一电路板204包括一电路板本体2046、多个第一电路板连接点2040形成于所述电路板本体2046之一第一表面、以及多个第二电路板连接点2042形成于所述电路板本体2046之一第二表面。所述多个第二薄膜连接点2022之至少一者电性连接至所述多个第一电路板连接点2040之至少一者。所述多个第一电路板连接点2040之至少一者透过至少一内部金属层2044电性连接至所述多个第二电路板连接点2042之至少一者。
此外，于图1所示的探针卡器件10中，一填充材料层(underfill)208则形成于薄膜基板202以及第一电路板204之间，以包覆所述多个第二薄膜连接点2022及所述多个第一电路板连接点2040。而薄膜基板202提供布线功能，第一电路板204与填充材料层208则提供支撑功能，由于布线功能及支撑功能分别由不同的元件提供，故可同时加强布线功能及支撑功能。
请参阅图2，显示了图1内探针卡器件中所述薄膜基板与所述多个探针的设置情形。薄膜基板202包括一薄膜本体2032、所述多个第一薄膜连接点2020、所述多个探针2002、至少一内部金属层2024、以及所述多个第二薄膜连接点2022所述薄膜本体2032包括一第一表面介电层2026、至少一内部介电层2028、以及一第二表面介电层2030。于本实施例中，薄膜基板202包括三层内部金属层2024及三层内部介电层2028，然而本发明并非限定于此。所述多个第一薄膜连接点2020系埋设于所述第一表面介电层2026中，而所述多个探针2002亦部分埋设于所述第一表面介电层2026，且分别为所述多个第一薄膜连接点2020之一所围绕。所述多个内部金属层2024形成于对应的所述多个内部介电层2028中，所述多个第二薄膜连接点2022形成于第二表面介电层2030中。所述多个第一薄膜连接点2020及所述多个探针2002之至少一者透过至少一内部金属层2024电性连接至所述多个第二薄膜连接点2022之至少一者。
所述薄膜基板202的层数可以为4层至20层。所述第一表面介电层2026、所述至少一内部介电层2028、及所述第二表面介电层2030的厚度为5微米(micrometer；μm)至20微米，其材料可为有机介电材料，例如聚酰亚胺(polyimide)。所述多个第一薄膜连接点2020的高度、所述至少一内部金属层2024的厚度、及所述多个第二薄膜连接点2022的高度为1微米至10微米，至少一内部金属层2024的线宽为2微米至100微米。要说明的是，至少一内部金属层2024可以为整面金属层的形式以作为一电源层或一接地层。至少一内部金属层2024的导孔(via)尺寸为10微米至50微米。
图1之电路板本体2046可以为硅材料、有机材料或陶瓷材料，当电路板本体2046为陶瓷材料制成时，第一电路板204具有较大之杨氏系数，当探针2002施加外力以接触芯片接点时，陶瓷材料不易弯折，可以提供更好的支撑功能。第一电路板204之金属层的线宽为大于20微米。第一电路板204之金属层的导孔尺寸为大于20微米。
于图1所示之探针卡器件10中，所述多个探针2002、所述多个第一薄膜连接点2020可采用半导体制程制作形成，例如可于形成第一表面介电层2026之后，采用微影方式定出所述多个探针2002与所述多个第一薄膜连接点2020的位置后，采用雷射开孔或蚀刻有机介电层方式在所述第一表面介电层2026开出适当的开口，直达第一薄膜连接点2020所在之金属层，再以电镀或微影加上物理气相沉积法方式于所述薄膜基板202的第一表面介电层之内及之上同时形成多个探针2002与多个第一薄膜连接点2020。所述多个探针2002之间的间距则可透过微影制程的控制而适度调整使所述多个探针2002之间的间距缩小至30微米以内，因此可于探针卡器件10上同时形成数万根探针2002的制作，进而大幅降低探针卡器件10的制造成本。
如图2所示，本发明的探针卡器件10除了可满足当今与未来半导体芯片的测试需求，且由于探针2002不具变形能力，则不需顾及其变形能力，故可适度增加其直径来降低探针2002的阻抗，以满足未来如高频、5G通讯芯片等的测试需求。此外，由于探针2002系埋设于有机介电材料组成之薄膜本体2032中，可藉由所述多个探针底下的所述多个有机介电层材料，例如聚酰亚胺(polyimide)之弹性提供不同探针2002间的适度的缓冲能力及顺应性(compliance)，以因应起因于待测芯片接点的高低差的测试问题，更可以适度增加探针底下有机介电质之厚度来增加缓冲能力及顺应性(compliance)。
简言之，由于如第一电路板204的设置，可提供探针卡器件10良好的平整度与支撑力，并藉由薄膜基板202内位于所述多个探针2002下方的有机介电材料之弹性提供各个探针2002于适应待测芯片接点的高低差时所需的顺应性(compliance)或缓冲能力，从而使得探针2002兼具固定于针座之传统探针具自变形能力的功能。如此，从巨观观之，设置于薄膜基板202上的数以万计的探针2002可具有等同于电路板的平整度，而从微观观之，个别的探针2002亦具备因应待测芯片的接点高低差的顺应性(compliance)或缓冲能力。
图3为一剖面示意图，显示依据本发明第二实施例之探针卡器件10’。于本实施例中，探针卡器件10’相似于图1所示之探针卡器件10，除了省略了图1内填充材料层208的设置以及调整了薄膜基板202的第二薄膜连接点2022及第一电路板204的第一电路板连接点2040的设置位置外，探针卡器件10’其余设置情形皆相同于探针卡器件10。
如图3所示，薄膜基板202的第二薄膜连接点2022系设置于薄膜本体2032内并邻近薄膜基板202的第二表面B处，而第一电路板204的第一电路板连接点2040则设置于电路板本体2046内并邻近薄膜基板202的第二薄膜连接点2022。因此，第一电路板204与薄膜基板202的第二表面B之间无间隙，且第一电路板连接点2040实体接触第二薄膜连接点2022，以形成薄膜基板202与第一电路板204之间的电性连结。
图4为一剖面示意图，显示图3内探针卡器件10’中薄膜基板与探针的设置情形。如图4所示，探针卡器件10’中薄膜基板与探针的设置情形相似于图2中探针卡器件10中薄膜基板与探针的设置情形，除了第二表面介电层2030此时与其邻近的第二薄膜连接点2022共平面外，其余设置情形皆为相同。
图5为一剖面示意图，显示依据本发明第三实施例之探针卡器件10”。于本实施例中，探针卡器件10”相似于图3所示之探针卡器件10’，除了更包括一第二电路板210及一第三电路板212外，探针卡器件10”其余设置情形皆相同于探针卡器件10’。
如图5所示，第二电路板210系电性连接第一电路板204，而第二电路板210系电性连接第三电路板212。藉由第二电路板210与第三电路板212的设置，探针卡器件10”可提供较图3所示之探针卡器件10’更有弹性的芯片测试功能。图3所示之第一电路板204之功能，可由图5所示之第一电路板204、第二电路板210及第三电路板212来分担。于本实施例中，相似于第1-2图所示之第一电路板204，第二电路板210与第三电路板212分别包括以下构件：
第二电路板210包括一电路板本体2106、多个第一电路板连接点2100形成于电路板本体2106之第一表面，以及多个第二电路板连接点2102形成于电路板本体2106之第二表面、以及至少一内部金属层2104设置于电路板本体2106内部，其中所述多个第一电路板连接点2100之至少一者通过第二电路板210之至少一内部金属层2104电性连接至所述多个第二电路板连接点2102之至少一者，两相邻之第一电路板连接点2100的间距小于所述第二电路板210连接点之间距。而第一电路板连接点2100则分别实体且电性连结第一电路板204的第二电路板连接点2042；以及
第三电路板212包括一电路板本体2126、多个第一电路板连接点2120形成于电路板本体2126之第一表面，其中此些第一电路板连接点2120之则分别实体且电性连结第二电路板210的第二连接点2102。
图5之电路板本体2106及2126可以为硅材料、有机材料或陶瓷材料，当电路板本体2106及2126为陶瓷材料制成时。第二电路板210之金属层的线宽为大于10微米。电路板210之金属层的导孔尺寸为大于20微米。电路板212之金属层的线宽为大于20微米。电路板212之金属层的导孔尺寸为大于40微米。第一电路板204之金属层的线宽为大于2微米。相似的，填充材料层(underfill)208亦形成于第一电路板204及第二电路板210之间，以包覆所述多个第二电路板连接点2042及所述多个第一电路板连接点2100，以及形成于第二电路板210及第三电路板212之间，以包覆所述多个第一电路板连接点2100及所述多个第一电路板连接点2040。一填充材料层(underfill)208则形成于薄膜基板202以及第一电路板204之间，以包覆所述多个第二电路板连接点2102及所述多个第一电路板连接点2120。
图6为一剖面示意图，显示依据本发明第四实施例之探针卡器件10”’。于本实施例中，探针卡器件10”’相似于图5所示之探针卡器件10”，除了更包括一刚性材料层214，设置于薄膜基板202与第一电路板204之间，且刚性材料层214与薄膜基板202及第一电路板204电绝缘。除此之外，探针卡器件10”’其余设置情形皆相同于探针卡器件10”。
于本实施例中，刚性材料层214可包括如玻璃、陶瓷、氧化铝(Al2O3)等介电质，以更提供探针卡器件10”’中探针2002的支撑作用，而薄膜基板202内的内部金属层2024及第一电路板204内的内部金属层2044可经过重新设计而旁绕过刚性材料层214而形成电性连结。
由于如第3、5、6等图所示之探针卡器件10’、10”与10”’皆包括了相同或相似于图1的探针卡器件10所包括之探针2002、薄膜基板与第一电路板204。因此，第3、5、6等图所示之探针卡器件10’、10”与10”’亦已具备图1的探针卡器件10所包括优点与技术特征，在此不再赘述。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包含于本发明的范围内。

Claims (11)

1.一种探针卡器件，其特征在于，所述探针卡器件包括：
一薄膜基板，具有相对的一第一表面与一第二表面；
一第一电路板，设置于所述薄膜基板之所述第二表面上，电性连结所述薄膜基板；以及
多个探针，设置于所述薄膜基板之所述第一表面上，其中所述多个探针不具变形能力。
2.如权利要求1所述的探针卡器件，其特征在于，所述第一电路板与所述薄膜基板的所述第二表面之间无间隙。
3.如权利要求1所述的探针卡器件，其特征在于，更包括一填充材料层，设置于所述薄膜基板的所述第二表面与所述第一电路板之间。
4.如权利要求1所述的探针卡器件，其特征在于，更包括一刚性材料层，设置于所述薄膜基板与所述第一电路板之间，其中所述刚性材料层与所述薄膜基板与所述第一电路板电绝缘。
5.如权利要求4所述的探针卡器件，其特征在于，更包括一第二电路板，电性连结于所述第一电路板未电性连结所述薄膜基板之一表面。
6.如权利要求1所述的探针卡器件，其特征在于，所述薄膜基板包括聚酰亚胺材料。
7.如权利要求1所述的探针卡器件，其特征在于，所述第一电路板包括陶瓷、硅或玻璃材料。
8.如权利要求2所述的探针卡器件，其特征在于，更包括一第二电路板，电性连结于所述第一电路板未电性连结所述薄膜基板之一表面。
9.如权利要求8所述的探针卡器件，其特征在于，更包括一第三电路板，电性连结于所述第二电路板未电性连结所述第一电路板之一表面。
10.如权利要求9所述的探针卡器件，其特征在于，更包括一填充材料层，设置于所述第一电路板与所述第二电路板之间。
11.如权利要求10所述的探针卡器件，其特征在于，更包括一填充材料设置于所述第二电路板及所述第三电路板之间。
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