CN112583376A - 振动器件 - Google Patents

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Abstract

提供振动器件，该振动器件是小型的。振动器件具有：半导体衬底，其具有处于正反关系的第1面和第2面；集成电路，其设置于所述第1面；第1端子，其设置于所述第2面，被施加衬底电位；第2端子，其设置于所述第2面，被施加与所述衬底电位不同的电位；第1贯通电极，其贯通所述半导体衬底，将所述第1端子与所述集成电路电连接；第2贯通电极，其贯通所述半导体衬底，将所述第2端子与所述集成电路电连接；框部，其贯通所述半导体衬底，具有绝缘性；振动片，其配置于所述第1面；以及盖，其与所述第1面接合，所述第1贯通电极位于所述框部的外侧，所述第2贯通电极位于所述框部的内侧。

Description

振动器件
技术领域
本发明涉及振动器件。
背景技术
专利文献1所记载的半导体装置具有硅衬底。在该硅衬底上形成有贯通硅衬底的筒状贯通电极、覆盖筒状贯通电极的侧壁的第一绝缘膜、以及位于筒状贯通电极的内侧并贯通硅衬底的条状贯通电极。因此，假设与贯通孔连接的凸块不仅与贯通孔接触，还与该贯通孔周围的硅衬底接触，即使电流经由该接触部而从端子泄漏到硅衬底，也难以产生绝缘不良。因此，能够抑制半导体装置的可靠性下降。
专利文献1：日本特开2006-019431号公报
但是，当将如专利文献1的筒状贯通电极和绝缘膜配置于全部贯通电极的周围时，会导致半导体装置的大型化。
发明内容
本应用例的振动器件的特征在于，具有：半导体衬底，其具有处于正反关系的第1面和第2面；集成电路，其设置于所述第1面；第1端子，其设置于所述第2面，被施加衬底电位；第2端子，其设置于所述第2面，被施加与所述衬底电位不同的电位；第1贯通电极，其贯通所述半导体衬底，将所述第1端子与所述集成电路电连接；第2贯通电极，其贯通所述半导体衬底，将所述第2端子与所述集成电路电连接；框部，其贯通所述半导体衬底，具有绝缘性；振动片，其配置于所述第1面；以及盖，其与所述第1面接合，所述第1贯通电极位于所述框部的外侧，所述第2贯通电极位于所述框部的内侧。
在本应用例的振动器件中，优选的是，该振动器件具有绝缘膜，该绝缘膜具有通孔，并配置在所述第2面与所述第2端子之间，所述第2端子经由所述通孔与所述第2贯通电极电连接。
在本应用例的振动器件中，优选的是，所述通孔的宽度大于所述第2贯通电极的宽度，在俯视时，所述通孔被所述框部包围，所述第2端子经由所述通孔与所述半导体衬底的所述框部的内侧区域电连接。
在本应用例的振动器件中，优选的是，所述框部具有：孔，其贯通所述半导体衬底；绝缘膜，其配置于所述孔的内表面；以及导电性材料，其被填充在所述孔内。
在本应用例的振动器件中，优选的是，经由所述第2端子向所述集成电路供给电源，所述第2贯通电极与所述导电性材料电连接。
在本应用例的振动器件中，优选的是，经由所述第2端子输出来自所述集成电路的信号，所述第2贯通电极不与所述导电性材料电连接。
在本应用例的振动器件中，优选的是，所述第2贯通电极的长度大于所述第2贯通电极的宽度。
附图说明
图1是示出第1实施方式的振动器件的剖视图。
图2是底座衬底的仰视图。
图3是示出贯通电极与端子的连接状态的剖视图。
图4是示出形成在底座衬底内的电容器的剖视图。
图5是示出振动片的俯视图。
图6是示出图1的振动器件的制造工序的图。
图7是用于说明振动器件的制造方法的剖视图。
图8是用于说明振动器件的制造方法的剖视图。
图9是用于说明振动器件的制造方法的剖视图。
图10是用于说明振动器件的制造方法的剖视图。
图11是用于说明振动器件的制造方法的剖视图。
图12是用于说明振动器件的制造方法的剖视图。
图13是用于说明振动器件的制造方法的剖视图。
图14是用于说明振动器件的制造方法的剖视图。
图15是用于说明振动器件的制造方法的剖视图。
标号说明
1：振动器件；2：底座衬底；2a：上表面；2b：下表面；20：绝缘膜；201、202、203：通孔；21、23：孔；24：导电部；3：振动片；31：振动基板；321、322：激励电极；323、324：端子；325、326：布线；4：盖；41：凹部；5：集成电路；50：层叠体；51：绝缘层；52：布线层；53：绝缘层；54：钝化膜；55：端子层；551、552：端子；56、561、562、563：端子；571、572、573：贯通电极；6：接合部件；92、93：框部；B1、B2：接合部件；C1：电容器；GND：地；P：接触部分；Q1、Q2：区域；S：收纳空间；S1：孔形成工序；S2：绝缘膜形成工序；S3：贯通电极形成工序；S4：集成电路形成工序；S5：振动片配置工序；S6：盖接合工序；S7：衬底薄壁化工序；S8：端子形成工序；S9：单片化工序；T1：元件分离区域；T2：活化区域；VDD：驱动电压；L1、L2：长度；W1、W2：宽度。
具体实施方式
以下，根据附图所示的实施方式详细地说明本应用例的振动器件。
<第1实施方式>
图1是示出第1实施方式的振动器件的剖视图。图2是底座衬底的仰视图。图3是示出贯通电极与端子的连接状态的剖视图。图4是示出形成在底座衬底内的电容器的剖视图。图5是示出振动片的俯视图。图6是示出图1的振动器件的制造工序的图。图7至图15分别是用于说明振动器件的制造方法的剖视图。另外，为了方便说明，在图1至图5中，将相互垂直的3个轴图示为X轴、Y轴和Z轴。此外，也将Z轴方向的箭头所朝向的一侧称作“上”、相反侧称作“下”。此外，也将沿着Z轴的俯视简称作“俯视”。此外，在以下的说明中，“形成于上表面”“配置于上表面”除了直接形成或配置于上表面的情况以外，还包含形成或配置于与上表面隔开规定距离的位置的情况、即、“形成于上表面侧”“配置于上表面侧”的情况。关于下表面也同样如此。
图1所示的振动器件1具有：底座衬底2；振动片3，其配置于底座衬底2的上表面；以及盖4，其以覆盖振动片3的方式与底座衬底2的上表面接合。
底座衬底2是作为半导体衬底的硅衬底。但是，作为底座衬底2，未特别限定，也可以使用除了硅以外的半导体衬底、例如Ge、GaP、GaAs、InP等半导体衬底。
此外，底座衬底2具有处于正反关系的作为第1面的上表面2a和作为第2面的下表面2b，该底座衬底2的表面被绝缘膜20覆盖。此外，在上表面2a形成有与振动片3电连接的集成电路5。集成电路5具有元件分离区域T1和活化区域T2，该活化区域T2被元件分离区域T1包围，在活化区域T2上形成有晶体管等未图示的有源元件。通过将集成电路5形成于底座衬底2，能够有效运用底座衬底2的空间。特别是，通过将集成电路5形成于上表面2a，能够将集成电路5配置于后述的收纳空间S内，能够保护集成电路5免受外部环境影响。作为集成电路5，未特别限定，例如，可举出使振动片3振荡而生成时钟信号等基准信号的频率的振荡电路。
此外，在底座衬底2的上表面2a设置有由绝缘层51、布线层52、绝缘层53、钝化膜54以及端子层55层叠而成的层叠体50，该层叠体50经由布线层52所包含的布线而与上表面2a所形成的未图示的多个有源元件电连接，构成了集成电路5。端子层55与布线层52电连接，包含用于取得与振动片3的电连接的一对端子551、552。另外，为了方便说明，构成为在层叠体50中包含一个布线层52，但是，不限于此，也可以经由绝缘层53而层叠有多个布线层52。也就是说，也可以在绝缘层51与钝化膜54之间交替地多次层叠有布线层52和绝缘层53。
此外，在底座衬底2的下表面2b设置有多个端子56。这些端子56作为用于与电路衬底等外部电子设备实现电连接的外部连接端子发挥功能。此外，在多个端子56中包含作为第1端子的端子561和作为第2端子的端子562、563。端子561是与衬底电位连接的端子，端子562是与集成电路5的电源连接的端子，端子563是输出来自集成电路5的振荡信号的端子。但是，作为端子56的数量、用途，未特别限定，能够根据集成电路5的结构适当地设定。在底座衬底2为具有P型导电性的P型硅衬底的情况下，端子561与地GND连接，向端子562施加驱动电压VDD。相反，在底座衬底2为具有N型导电性的N型硅衬底的情况下，端子562与地GND连接，向端子561施加驱动电压VDD。另外，在本实施方式中，底座衬底2由P型硅衬底构成。
此外，端子561经由作为在厚度方向上贯通底座衬底2的第1贯通电极的贯通电极571而与集成电路5电连接，端子562经由作为在厚度方向上贯通底座衬底2的第2贯通电极的贯通电极572而与集成电路5电连接，端子563经由作为在厚度方向上贯通底座衬底2的第2贯通电极的贯通电极573而与集成电路5电连接。另外，贯通电极571经由布线层52而与供给衬底电位的区域电连接，贯通电极572、573经由布线层52而与活化区域T2内的电路元件电连接。这些贯通电极571、572、573是通过在厚度方向上贯通底座衬底2并将导电性材料填充到孔21内来形成的，该孔21在内壁形成有绝缘膜20。此外，贯通电极571、572、573分别形成为与活化区域T2重叠而不与元件分离区域T1重叠。
如图2所示，在从沿着Z轴的方向俯视时，贯通电极571、572、573的沿着Y轴的方向上的长度L1比沿着X轴的方向上的长度即宽度W1大，特别是，在本实施方式中，贯通电极571、572、573为长条形状。即，为L1>W1。通过形成为这样的形状，能够抑制振动器件1的大型化，并且增大贯通电极571、572、573的横截面积，减小贯通电极571、572、573的电阻。
但是，作为贯通电极571、572、573的结构，未特别限定。例如，贯通电极571、572、573中的至少一个可以在中途折曲或弯曲，也可以在中途宽度发生变化。此外，贯通电极571、572、573中的至少一个的长度轴也可以不同。例如，长度轴可以沿着X轴，或者与X轴以及Y轴的两个轴交叉。此外，贯通电极571、572、573中的至少一个也可以为长度与宽度相等的形状、例如正方形、圆形等。
接着，对端子561、562、563与贯通电极571、572、573的连接部分进行说明。如上所述，在底座衬底2的下表面2b形成有绝缘膜20，在该绝缘膜20的下表面配置有端子561、562、563。如图1和图2所示，在绝缘膜20的与贯通电极571、572、573重叠的部分形成有作为贯通孔的通孔201、202、203，经由这些通孔201、202、203将端子561、562、563与贯通电极571、572、573电连接。
如图2所示，通孔201、202、203在沿着X轴的方向上的长度即宽度W2比贯通电极571、572、573的宽度W1大。设为W2>W1是为了容许通孔201、202、203的位置偏差。具体而言，这是因为，通孔201、202、203是对形成于下表面2b的整个面的绝缘膜20进行蚀刻而形成的，但是，即使这时使用的掩模相对于设定位置在沿着X轴的方向上稍微偏移，也将通孔201、202、203形成于与贯通电极571、572、573重叠的位置。另一方面，通孔201、202、203在沿着Y轴的方向上的长度L2比贯通电极571、572、573的长度L1短。设为L2<L1是为了将贯通电极571、572、573形成为沿着Y轴延伸的长条形状，因此，即使掩模在沿着Y轴的方向上稍微偏移，也能够将通孔201、202、203形成于与贯通电极571、572、573重叠的位置，因此，无需确保较大的长度L1。
如果这样设为W2>W1，则能够经由通孔201、202、203更加可靠地将端子561、562、563与贯通电极571、572、573电连接，但另一方面产生如下的问题。也就是说，如果设为W2>W1，则如图3所示，端子561、562、563不仅与贯通电极571、572、573接触，还与底座衬底2接触，从而端子561、562、563与底座衬底2电连接。因此，驱动信号、振荡信号的电流经由接触部分P而从端子561、562、563泄漏到底座衬底2，导致集成电路5的特性、可靠性发生恶化。因此，在振动器件1中，实施了使得向底座衬底2的电流泄漏不对集成电路5的特性、可靠性造成不良影响的设计。以下详细地进行说明。
如图1和图2所示，在底座衬底2上形成有框部92、93，该框部92、93在从沿着Z轴的方向俯视时包围底座衬底2的一部分，在厚度方向上贯通底座衬底2，并具有绝缘性。这些框部92、93在底座衬底2内使其内侧区域Q1与外侧区域Q2之间绝缘。
框部92、93分别具有：孔23，其在厚度方向上贯通底座衬底2；绝缘膜20，其配置于孔23的内壁；以及导电部24，其由填充在孔23内的导电性材料构成。也就是说，框部92、93是与贯通电极571、572、573相同的结构。因此，能够与贯通电极571、572、573一并形成框部92、93，从而可抑制振动器件1的制造复杂化。但是，作为框部92、93的结构，只要能够将区域Q1、Q2之间绝缘即可，未特别限定。例如，也可以在孔23内替代导电性材料而填充绝缘性材料。此外，也可以不将导电性材料填充到孔23，而仅用绝缘膜20填埋孔23。
如图2所示，用于向集成电路5供给电源的贯通电极572配置于框部92内。此外，在从沿着Z轴的方向俯视时，与贯通电极572重叠的通孔202的整个区域位于框部92的内侧。因此，端子562经由通孔202与位于底座衬底2的框部92内的区域Q1电连接。因此，即使电源经由端子562泄漏到底座衬底2，该泄漏也被限制在区域Q1内，可有效地抑制向区域Q1外即区域Q2的泄漏。另外，框部92形成为足够大的程度，使得即使通孔202产生位置偏差，也能够将通孔202的整个范围配置于其内侧。
同样地，用于取出来自集成电路5的振荡信号的贯通电极573配置于框部93内。此外，在从沿着Z轴的方向俯视时，与贯通电极573重叠的通孔203的整个区域位于框部93的内侧。因此，端子563经由通孔203与位于底座衬底2的框部93内的区域Q1电连接。因此，即使振荡信号经由端子563泄漏到底座衬底2，该泄漏也被限制在区域Q1内，可有效地抑制向区域Q1外即区域Q2的泄漏。另外，框部92形成为足够大的程度，使得即使通孔203产生位置偏差，也能够将通孔203的整个范围配置于其内侧。
这样，通过由框部92、93包围贯通电极572、573，能够抑制电源、振荡信号向区域Q2的泄漏。因此，通过将集成电路5所具有的各电路元件形成于活化区域T2的区域Q2内，能够确保集成电路5的特性、可靠性。
另一方面，用于向集成电路5供给衬底电位的贯通电极571配置于框部92、93外。因此，端子561经由通孔203而与位于底座衬底2的框部92、93外的区域Q2电连接。因此，衬底电位经由端子561泄漏到底座衬底2的区域Q2，但是，泄漏的衬底电位与底座衬底2的电位相同，因此没有问题。这样，针对即使泄漏也没有问题的端子561和贯通电极571，不用框部包围该端子561和贯通电极571的周围，由此，能够实现振动器件1的小型化。也就是说，根据本实施方式的振动器件1，能够确保集成电路5的特性和可靠性，并且还能够实现小型化。
特别是，在本实施方式中，如图2所示，贯通电极572在两端部处与框部92连接，且与导电部24电连接。由此，如图4所示，在导电部24与连接于作为衬底电位的GND的底座衬底2的区域Q2之间，形成作为旁路电容器发挥功能的电容器C1。因此，向集成电路5的电源供给稳定。但是，不限于此，例如，贯通电极572也可以在一端部处与框部92连接。此外，贯通电极572也可以不与框部92连接，且与导电部24绝缘。
另一方面，如图2所示，贯通电极573不与框部93接触，且不与框部93连接。因此，贯通电极573与框部93内的导电部24电绝缘。由此，在导电部24与底座衬底2的区域Q2之间不形成上述电容器C1那样的电容器。因此，从端子563取出的振荡信号中难以混入噪声，能够取得S/N比(Signal to Noise Ratio：信噪比)较高的振荡信号。但是，不限于此，例如，贯通电极573也可以与框部93内的导电部24电连接。
这样，关于贯通电极572、573，也能够根据其用途改变结构，由此得到更高精度的振动器件1，该贯通电极572、573在配置于框部92、93内的方面是相同的。
与底座衬底2同样，作为盖部的盖4是硅衬底。由此，底座衬底2与盖4的线膨胀系数相等，可抑制产生由于热膨胀引起的热应力，得到具有优异的振动特性的振动器件1。此外，由于能够通过半导体工艺形成振动器件1，所以能够高精度地制造振动器件1并且实现其小型化。但是，作为盖4，未特别限定，也可以使用除了硅以外的半导体衬底、例如Ge、GaP、GaAs、InP等的半导体衬底。
盖4具有有底的凹部41，该凹部41朝该盖4的下表面开口并将振动片3收纳于内部。而且，盖4在其下表面经由接合部件6而与底座衬底2的上表面2a接合。由此，在盖4与底座衬底2之间形成有收纳空间S，该收纳空间S收纳振动片3。收纳空间S是气密的，为减压状态、优选更接近真空的状态。由此，振动片3的振荡特性提高。但是，收纳空间S的环境未特别限定，例如，可以为封入有氮或Ar等惰性气体的环境，也可以不为减压状态而为大气压状态或加压状态。
如图5所示，振动片3具有振动基板31和电极，该电极配置于振动基板31的表面。振动基板31具有厚度剪切振动模式，在本实施方式中，由AT切石英衬底形成。AT切石英衬底具有三阶频率温度特性，因此得到具有优异温度特性的振动片3。此外，电极具有：激励电极321，其配置于振动基板31的上表面；以及激励电极322，其在振动基板31的下表面与激励电极321对置配置。此外，电极具有：一对端子323、324，它们配置于振动基板31的下表面；布线325，其使端子323与激励电极321电连接；以及布线326，其使端子324与激励电极322电连接。
另外，振动片3的结构不限于上述的结构。例如，振动片3为被激励电极321、322夹持的振动区域从该振动片3的周围突出的台面型，相反，也可以为振动区域从该振动片3的周围凹陷的倒台面型。此外，也可以实施对振动基板31的周围进行磨削的斜面加工、使上表面和下表面为凸曲面的凸面加工。
此外，作为振动片3，不限于以厚度剪切振动模式振动的振动片，例如，也可以是多个振动臂在面内方向上弯曲振动的振动片。也就是说，振动基板31不限于由AT切石英衬底形成，也可以由AT切石英衬底以外的石英衬底、例如X切石英衬底、Y切石英衬底、Z切石英衬底、BT切石英衬底、SC切石英衬底、ST切石英衬底等形成。此外，在本实施方式中，振动基板31由石英构成，但是，不限于此，例如可以由铌酸锂、钽酸锂、四硼酸锂、硅酸镓镧、铌酸钾、磷酸镓等压电单晶体构成，也可以由除此之外的压电单晶体构成。此外，振动片3不限于压电驱动型的振动片，也可以是使用静电力的静电驱动型的振动片。
这样的振动片3通过导电性的接合部件B1、B2固定于底座衬底2的上表面2a、更加具体而言、层叠体50的上表面。此外，接合部件B1使层叠体50所具有的端子551与振动片3所具有的端子323电连接，接合部件B2使层叠体50所具有的端子552与振动片3所具有的端子324电连接。由此，振动片3与集成电路5电连接。
作为接合部件B1、B2，只要兼具有导电性和接合性即可，未特别限定，例如，可以使用金凸块、银凸块、铜凸块、焊料凸块等各种金属凸块以及在聚酰亚胺类、环氧类、硅酮类、丙烯酸类的各种粘接剂中分散有银填料等导电性填料的导电性粘接剂等。当使用前者的金属凸块作为接合部件B1、B2时，能够抑制从接合部件B1、B2产生气体，能够有效地抑制收纳空间S的环境变化、特别是压力的上升。另一方面，当使用后者的导电性粘接剂作为接合部件B1、B2时，接合部件B1、B2比金属凸块柔软，难以向振动片3传递应力。
以上，对振动器件1简单地进行了说明。如上所述，这样的振动器件1具有：作为半导体衬底的底座衬底2，其具有处于正反关系的作为第1面的上表面2a和作为第2面的下表面2b；集成电路5，其设置于上表面2a；作为第1端子的端子561，其设置于下表面2b，被施加衬底电位；作为第2端子的端子562、563，它们设置于下表面2b，施加与衬底电位不同的电位；作为第1贯通电极的贯通电极571，其贯通底座衬底2，使端子561与集成电路5电连接；作为第2贯通电极的贯通电极572、573，它们贯通底座衬底2，使端子562、563与集成电路5电连接；框部92、93，它们贯通底座衬底2，具有绝缘性；振动片3，其配置于上表面2a；以及作为盖部的盖4，其与上表面2a接合。此外，贯通电极571位于框部92、93的外侧，贯通电极572、573位于框部92、93的内侧。
这样，通过将与具有与衬底电位不同的电位的端子562、563连接的贯通电极572、573配置于框部92、93的内侧，即使电流从端子562、563、贯通电极572、573泄漏到底座衬底2，该泄漏也被限制在框部92、93的内侧区域Q1内，可有效地抑制向区域Q1外即框部92、93的外侧区域Q2的泄漏。因此，能够确保集成电路5的特性、可靠性。此外，即使衬底电位从端子561、贯通电极571泄漏到底座衬底2，也没有问题，因此，通过在贯通电极571的周围不配置框部，能够实现振动器件1的小型化。
此外，如上所述，振动器件1具有绝缘膜20，该绝缘膜20具有通孔202、203，并配置在下表面2b与端子562、563之间，端子562、563经由通孔202、203与贯通电极571、572电连接。由此，能够将端子562、563与底座衬底2之间绝缘并将端子562、563与贯通电极572、573电连接。
此外，如上所述，通孔202、203的宽度W2比贯通电极572、573的宽度W1大，在俯视时，通孔202、203被框部92、93包围，端子562、563经由通孔202、203与底座衬底2的框部92、93的内侧区域Q1电连接。这样，通过设为W2>W1，能够容许通孔202、203的位置偏差，能够更加可靠地使端子562、563与贯通电极571、572电连接。此外，电流从端子562、563的与底座衬底2接触的部分泄漏到底座衬底2，但是，由于通孔202、203被框部92、93包围，所以泄漏被限制在区域Q1内，可有效地抑制向区域Q1外即区域Q2的泄漏。因此，能够抑制集成电路的特性、可靠性的下降。
此外，如上所述，框部92、93具有：孔23，其贯通底座衬底2；绝缘膜20，其配置于孔23的内表面；以及导电部24，其由填充在孔23内的导电性材料构成。由此，框部92、93的结构变得简单。此外，还能够通过与贯通电极571、572、573相同的工序一并形成框部92、93，因此，能够抑制振动器件1的制造复杂化。
此外，如上所述，经由端子562向集成电路5供给电源，贯通电极572与框部92的导电部24电连接。由此，由于在导电部24与区域Q2之间形成有作为旁路电容器发挥功能的电容器C1，所以能够向集成电路5稳定地供给电源。
此外，如上所述，经由端子563而输出来自集成电路5的信号(在本实施方式中，为振荡信号)，贯通电极573不与框部93的导电部24电连接。由此在振荡信号中难以混入噪声，能够取得S/N比较高的振荡信号。
此外，如上所述，在俯视底座衬底2时，贯通电极572、573为长条形状。也就是说，贯通电极572、573的长度L1比贯通电极572、573的宽度W1长。通过形成为这样的形状，能够抑制振动器件1的大型化，并且增大贯通电极572、573的横截面积，减小贯通电极572、573的电阻。
接着，参照图6至图15对振动器件1的制造方法进行说明。如图6所示，振动器件1的制造方法包含：孔形成工序S1，形成孔21、23，该孔21、23朝底座衬底2的上表面2a开口；绝缘膜形成工序S2，在孔21、23的内表面形成绝缘膜20；贯通电极形成工序S3，在孔21、23内填充导电性材料而形成贯通电极571、572、573和导电部24；集成电路形成工序S4，在底座衬底2的上表面2a形成集成电路5；振动片配置工序S5，将振动片3配置于底座衬底2的上表面2a；盖接合工序S6，将覆盖振动片3的盖4与底座衬底2接合；衬底薄壁化工序S7，使底座衬底2薄壁化；端子形成工序S8，在底座衬底2的下表面2b形成端子561、562、563；以及单片化工序S9。以下，依次详细地说明这各个工序S1～S9。另外，图7～图14中的虚线表示在振动器件1完成之前被切断或去除的部分。
<孔形成工序S1>
如图7所示，准备硅晶片所包含的底座衬底2，在底座衬底2上形成孔21、23。该孔21、23朝该底座衬底2的上表面2a开口。这样要准备的底座衬底2比图1所示的成品状态下的底座衬底2的厚度厚。由此，底座衬底2的强度增加，制造时的可处理性提高。此外，孔21、23由比图1所示的成品状态下的底座衬底2的厚度深的有底凹部构成，未贯通至底座衬底2的下表面2b。通过使孔21为有底的凹部，例如，与使孔21贯通下表面2b的情况相比，孔21的形成时间缩短。此外，在贯通电极形成工序S3中，容易在孔21、23内填充导电性材料，容易形成贯通电极571、572、573和导电部24。
另外，作为孔21、23的形成方法，未特别限定，但是，例如能够通过干蚀刻、特别是Bosch工艺来形成。由此，能够形成高纵横比的孔21、23，能够实现振动器件1的小型化。另外，不限于此，在本工序中，也可以使孔21贯通下表面2b。此外，优选使孔21、23的宽度相等。由此，蚀刻速度相等，能够平衡良好地形成孔21、23。
<绝缘膜形成工序S2>
如图8所示，对底座衬底2进行热氧化，在底座衬底2的表面、特别是孔21、23的内表面形成由二氧化硅(SiO2)构成的绝缘膜20。通过热氧化形成绝缘膜20，能够在底座衬底2的表面形成致密且均质的绝缘膜20。此外，还能够减小绝缘膜20与底座衬底2的线膨胀系数差。因此，能够得到难以产生热应力、具有优异的振荡特性的振动器件1。但是，作为绝缘膜20的构成材料，未特别限定，例如，也可以由氮化硅(SiN)构成。此外，作为绝缘膜20的形成方法，不限于热氧化，例如，也可以通过CVD形成。
<贯通电极形成工序S3>
如图9所示，将导电性材料填充到孔21、23内，形成在该状态下不贯通但在完成时贯通底座衬底2的贯通电极571、572、573和导电部24。另外，作为导电性材料，未特别限定，但是，在本实施方式中，使用导电性的多晶硅。导电性的多晶硅例如是指掺杂磷(P)、硼(B)、砷(As)等杂质而赋予了导电性的多晶硅。这样，通过使导电性材料为多晶硅，得到对在之后的集成电路形成工序S4中施加的热具有充分的耐受性的贯通电极571、572、573和导电部24。因此，难以产生由于贯通电极571、572、573引起的电缺陷。此外，还能够减小与底座衬底2之间的线膨胀系数差。因此，能够得到难以产生热应力、具有优异的振荡特性的振动器件1。但是，作为导电性材料，未特别限定，例如，还能够使用钨(W)等耐热性优异的金属材料。
<集成电路形成工序S4>
如图10所示，在底座衬底2的上表面2a侧形成元件分离区域T1和活化区域T2，在活化区域T2形成晶体管等未图示的至少一个有源元件，该活化区域T2被该元件分离区域T1包围。另外，贯通电极571、572、573的位置被设计成不与元件分离区域T1重叠，换言之与活化区域T2重叠。接着，将绝缘层51、布线层52、绝缘层53、钝化膜54和端子层55依次层叠于底座衬底2的上表面2a而形成层叠体50。层叠体50是去除底座衬底2的上表面2a的与盖4接合的接合部分而形成的。如以上那样形成集成电路5。
这样，通过在形成贯通电极571、572、573和导电部24之后形成集成电路5，能够减少在制造中集成电路5受到的热损伤(热历史)。具体而言，在形成集成电路5之后形成贯通电极571、572、573和导电部24的方法中，形成绝缘膜20时的热、形成贯通电极571、572、573和导电部24时的热施加到集成电路5，但在本实施方式的方法中，至少形成绝缘膜20时的热、形成贯通电极571、572、573和导电部24时的热不施加到集成电路5。因此，能够抑制集成电路5的可靠性下降。此外，通过在形成集成电路5之前形成贯通电极571、572、573和导电部24，能够在不考虑集成电路5的热损伤的情况下，在适当的温度下形成绝缘膜20、贯通电极571、572、573和导电部24。因此，难以产生绝缘膜20、贯通电极571、572、573和导电部24的形成不良。
层叠体50的各层例如能够使用基于CVD的成膜和基于蚀刻的构图来形成。在本实施方式中，绝缘层51、53由氧化硅(SiO2)构成，布线层52和端子层55由导电性的多晶硅构成，钝化膜54由氮化硅(SiN)构成。这样，通过用硅系的材料构成各层，能够减小层叠体50与底座衬底2的线膨胀系数差。因此，能够得到难以产生热应力、具有优异的振荡特性的振动器件1。但是，作为各层的构成材料，未特别限定。
<振动片配置工序S5>
如图11所示，准备振动片3，将该振动片3经由接合部件B1、B2接合到底座衬底2的上表面2a(具体而言，层叠体50的上表面)。此外，经由接合部件B1将层叠体50的端子551与振动片3的端子323电连接，经由接合部件B2将层叠体50的端子552与振动片3的端子324电连接。由此，振动片3与集成电路5电连接。
<盖接合工序S6>
如图12所示，准备硅晶片所包含的盖4，在减压环境下，经由接合部件6与底座衬底2的上表面2a接合。另外，也可以预先使这里要准备的盖4比图1所示的成品状态下的盖4厚，在之后的端子形成工序S8之后、单片化工序S9之前，使盖4从该盖4的上表面侧起薄壁化。由此，制造中的盖4的强度增加，可处理性提高。
<衬底薄壁化工序S7>
如图13所示，使底座衬底2从该底座衬底2的下表面2b侧起薄壁化，使孔21、23贯通底座衬底2的下表面2b。作为薄壁化的方法，未特别限定，例如，能够使用切削、磨削、研磨、蚀刻等。此外，作为磨削、研磨的方法，例如，能够将背面磨削、CMP(化学机械磨削)、干式抛光等组合起来使用。
<端子形成工序S8>
如图14所示，在将绝缘膜20形成于底座衬底2的下表面2b之后，在与贯通电极571、572、573重叠的位置处形成端子561、562、563。由此，贯通电极571、572、573与端子561、562、563电连接。通过以上工序，在硅晶片上一体地形成多个振动器件1。
<单片化工序S9>
如图15所示，通过划片机等进行切断，切割出各振动器件1而实现单片化。通过以上工序，能够得到振动器件1。
以上，根据附图的实施方式对本应用例的振动器件进行了说明，但是，本应用例不限于此，各部分的结构可置换为具有相同功能的任意结构。此外，可以在本应用例中附加其它任意的结构物。并且，本应用例也可以组合上述各实施方式中的任意2个以上的结构。

Claims (7)

1.一种振动器件，其特征在于，具有：
半导体衬底，其具有处于正反关系的第1面和第2面；
集成电路，其设置于所述第1面；
第1端子，其设置于所述第2面，被施加衬底电位；
第2端子，其设置于所述第2面，被施加与所述衬底电位不同的电位；
第1贯通电极，其贯通所述半导体衬底，将所述第1端子与所述集成电路电连接；
第2贯通电极，其贯通所述半导体衬底，将所述第2端子与所述集成电路电连接；
框部，其贯通所述半导体衬底，具有绝缘性；
振动片，其配置于所述第1面；以及
盖，其与所述第1面接合，
所述第1贯通电极位于所述框部的外侧，
所述第2贯通电极位于所述框部的内侧。
2.根据权利要求1所述的振动器件，其中，
该振动器件具有绝缘膜，该绝缘膜具有通孔，并配置在所述第2面与所述第2端子之间，
所述第2端子经由所述通孔与所述第2贯通电极电连接。
3.根据权利要求2所述的振动器件，其中，
所述通孔的宽度大于所述第2贯通电极的宽度，
在俯视时，所述通孔被所述框部包围，
所述第2端子经由所述通孔与所述半导体衬底的所述框部的内侧区域电连接。
4.根据权利要求1～3中的任意一项所述的振动器件，其中，
所述框部具有：
孔，其贯通所述半导体衬底；
绝缘膜，其配置于所述孔的内表面；以及
导电性材料，其被填充在所述孔内。
5.根据权利要求4所述的振动器件，其中，
经由所述第2端子向所述集成电路供给电源，
所述第2贯通电极与所述导电性材料电连接。
6.根据权利要求4所述的振动器件，其中，
经由所述第2端子输出来自所述集成电路的信号，
所述第2贯通电极不与所述导电性材料电连接。
7.根据权利要求1所述的振动器件，其中，
所述第2贯通电极的长度大于所述第2贯通电极的宽度。
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