KR101872518B1 - 전자 디바이스 패키지의 제조 방법, 전자 디바이스 패키지 및 발진기 - Google Patents

전자 디바이스 패키지의 제조 방법, 전자 디바이스 패키지 및 발진기 Download PDF

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Abstract

본 발명은 기판을 얇게 한 경우라도 기판의 휨을 최소한으로 억제하고, 베이스 기판과 덮개 기판이 금속막을 개재하여 안정적으로 접합되는 전자 디바이스 패키지를 제공한다. 덮개 기판(3)의 한쪽의 면에 캐비티(5)를 구성하는 오목부를 형성하는 공정과, 덮개 기판에서의 오목부를 형성한 면과는 반대의 면에 제1 금속막(6)을 형성하는 공정과, 덮개 기판에서의 오목부를 형성한 면에 제2 금속막(7)을 형성하는 공정과, 베이스 기판(2)과 덮개 기판(3)을 제2 금속막(7)을 개재하여 접합하는 공정을 구비한다.

Description

전자 디바이스 패키지의 제조 방법, 전자 디바이스 패키지 및 발진기{METHOD OF MANUFACTURING AN ELECTRONIC DEVICE PACKAGE, AN ELECTRONIC DEVICE PACKAGE, AND OSCILLATOR}
본 발명은, 접합된 2매의 기판의 사이에 형성된 캐비티 내에 전자 디바이스가 밀봉된 표면 실장형(SMD)의 패키지에 관한 것이다. 특히 2매의 기판을 접합하기 위한 구조에 대해서 제안한다.
최근, 휴대 전화나 휴대 정보 단말기 기기에는, 표면 실장형의 소형 패키지를 이용한 전자 디바이스가 많이 이용되고 있다. 이 중에서, 진동자나 MEMS, 자이로 센서, 가속도 센서 등, 중공의 캐비티 구조의 패키지가 필요한 부품도 많다. 중공의 캐비티 구조의 패키지에는, 베이스 기판과 덮개 기판이 금속막을 개재하여 접합된 구조가 알려져 있다. 또한 접합 방법도, 공정 결합이나 심 접합, 양극 접합이 알려져 있다(특허문헌 1 참조).
여기서 종래의 베이스 기판과 덮개 기판이 금속막을 개재하여 접합된 패키지의 제조 방법에 대해서 설명한다. 특히, 복수의 패키지 요소가 1매의 시트 형상의 베이스 기판 상에 어레이 형상으로 형성되고, 덮개 기판을 베이스 기판에 접합한 후에 하나하나의 패키지로 분할하는 제법에 대해서 설명한다.
도 7에 도시한 바와 같이 종래의 전자 디바이스 패키지는, 전자 디바이스(47)와, 평판 형상의 베이스 기판(41)과, 오목부가 형성된 덮개 기판(42)과, 베이스 기판(41)과 덮개 기판(42)을 접합하기 위한 접합막인 금속막(49)으로 구성되어 있다. 덮개 기판(42)에는 오목부가 형성되고, 덮개 기판(42)으로 베이스 기판(41)을 밀봉함으로써 캐비티(46)가 구성된다. 전자 디바이스(47)는 캐비티(46) 내에 수납된다.
베이스 기판(41)은, 절연물, 반도체, 혹은 금속으로 구성되고, 평판 형상으로 형성되어 있다. 베이스 기판(41)의 표면에는 전자 디바이스(47)를 실장하기 위한 배선(43)이 실장되는 전자 디바이스(47)의 수에 따라서 형성되고, 베이스 기판(41)의 대응하는 이면에는 외부 전극(45)이 형성되어 있다. 베이스 기판(41)의 표면의 배선(43)과 이면의 외부 전극(45)을 접속하기 위해, 패키지의 임의의 장소에 관통 구멍 및 이것을 매립하는 관통 전극(44)이 형성되고, 관통 전극(44)을 통하여 배선(43)과 외부 전극(45)이 접속되어 있다.
덮개 기판(42)은, 절연물, 반도체, 혹은 금속으로 구성되고, 오목부를 갖도록 형성되어 있다. 베이스 기판(41)과 덮개 기판(42)이 접합되어 캐비티(46)를 형성할 때, 베이스 기판(41)과 덮개 기판(42)이 접하는 부분에는 접합막으로서의 금속막(49)이 형성되어 있다. 원래는 베이스 기판(41)과 덮개 기판(42)이 접하는 부분에만 금속막(49)을 형성하면 되지만, 공정의 간소화를 고려한 경우, 도 7의 (B)에 도시한 바와 같이 덮개 기판(42)의 한쪽면 전체면에 금속막(49)을 형성한다.
제조 방법에 대해서 설명한다. 웨이퍼 형상의 덮개 기판(42)에 복수의 전자 디바이스(47)를 실장할 수 있도록 오목형의 캐비티(46)를 복수 형성하고(도 7의 (A)), 그 후, 덮개 기판(42)의 한쪽면에 접합막으로서의 금속막(49)을 형성한다(도 7의 (B)). 이 금속막(49)으로서 적합한 것은, 알루미늄, 크롬, 실리콘, 구리 등이다. 웨이퍼 형상의 베이스 기판(41)에 복수의 전자 디바이스(47)를 실장하기 위한 배선(43)과 외부 전극(45)과 관통 전극(44)을 형성한다(도 7의 (C)). 다음으로 베이스 기판(41) 상에 전자 디바이스(47)를 실장하고, 전자 디바이스(47)와 배선(43)을 와이어 본딩에 의한 와이어(48)로 접속한다(도 7의 (D)).
그리고, 베이스 기판(41)과 덮개 기판(42)을 얼라인먼트하여 서로 겹쳐, 접합을 행한다. 접합에서는 도 7의 (E)에 도시한 바와 같이, 얼라인먼트된 베이스 기판(41)과 덮개 기판(42)을 히터 겸 전극의 기판(50, 51) 사이에 끼워 넣는다. 그리고 금속막(49)에 접촉하도록 정극 프로브(52)를 세트하고, 히터 겸 전극의 기판(50, 51)의 온도를 상승시켜, 정극 프로브(52)와 히터 겸 전극의 기판(50)과의 사이에 전압을 인가함으로써, 베이스 기판(41)과 덮개 기판(42)이 금속막(49)을 개재하여 접합된다. 그 후에는 다이싱 장치 등으로 패키지 요소를 개별로 절단하여, 개개의 전자 디바이스 패키지가 완성된다.
[특허문헌 1] 일본 특허 공개 평09-002845호 공보
그러나, 종래의 전자 디바이스 패키지의 제조 방법에는, 이하의 과제가 남겨져 있다. 우선, 덮개 기판(42)의 한쪽의 면에는 캐비티(46)로 되는 오목부가 복수개 형성되어 있지만, 덮개 기판(42)을 얇게 하였을 때, 덮개 기판(42)의 한쪽의 면과 다른 쪽의 면의 형상이 다르므로, 덮개 기판(42)이 크게 휘어지게 된다는 과제가 있었다. 그 때문에, 덮개 기판(42)에서의 오목부가 형성된 면에 성막되는 금속막(49)의 막 두께를 두껍게 하여, 휨을 억제한다고 하는 대책을 채용하거나 하고 있다. 그러나 금속막(49)의 막 두께를 두껍게 하게 되면, 금속막(49)과 베이스 기판(41)과의 접합 강도가 저하하게 된다고 하는 과제가 있다.
본 발명은, 이와 같은 사정을 고려하여 이루어진 것으로, 그 목적은, 기판의 한쪽의 면과 다른 쪽의 면에서 표면 형상이 다른 기판을 얇게 한 경우라도 기판의 휨을 최소한으로 억제하고, 베이스 기판과 덮개 기판이 금속막을 개재하여 안정적으로 접합되는 전자 디바이스 패키지를 제공하는 것이다.
본 발명에 따른 전자 디바이스 패키지의 제조 방법은, 베이스 기판과, 상기 베이스 기판에 대향시킨 상태에서 그 베이스 기판에 접합되는 덮개 기판과, 상기 베이스 기판과 상기 덮개 기판과의 사이에 복수 형성된 캐비티 내의 각각에 수납됨과 함께 상기 베이스 기판 상에 실장된 전자 디바이스를 구비한 전자 디바이스 패키지의 제조 방법으로서, 상기 덮개 기판의 한쪽의 면에 캐비티로 되는 오목부를 형성하는 공정과, 상기 덮개 기판의 다른 쪽의 면에 제1 금속막을 형성하는 공정과, 상기 덮개 기판의 한쪽의 면에 제2 금속막을 형성하는 공정과, 상기 베이스 기판과 상기 덮개 기판을 상기 제2 금속막을 개재하여 접합하는 공정을 구비한 것이다.
본 발명에 따른 전자 디바이스 패키지의 제조 방법에 따르면, 덮개 기판에서의 오목부가 형성된 면과는 반대의 면에도 금속막을 형성하고 있다. 그 때문에 덮개 기판이 매우 얇게 되어도, 이 금속막이 덮개 기판의 휨을 방지하는 역할을 하고, 베이스 기판과 덮개 기판을 접합할 때에는 덮개 기판의 휨을 매우 작게 억제할 수 있다고 하는 효과가 있다. 또한, 덮개 기판에서의 베이스 기판에 접합되는 면과는 반대의 면에 금속막이 형성되어 있기 때문에, 제품의 식별 번호를 이 금속막에 각인시킬 수 있다고 하는 효과가 있다. 지금까지 덮개 기판이 절연물의 경우, 덮개 기판에서의 베이스 기판에 접합되는 면과는 반대의 면에 제품의 식별 번호를 각인시키는 것은 상당히 곤란하였다.
도 1은 본 발명에 따른 전자 디바이스 패키지의 일 실시형태를 도시하는 사시도.
도 2는 본 발명에 따른 전자 디바이스 패키지의 일 실시형태를 도시하는 단면도.
도 3은 본 발명에 따른 전자 디바이스 패키지의 제조 방법의 일 실시형태를 도시하는 플로우 공정도.
도 4는 본 발명에 따른 전자 디바이스 패키지의 제조 방법의 일 실시형태를 도시하는 단면 공정도.
도 5는 본 발명에 따른 전자 디바이스 패키지의 제조 방법의 일 실시형태를 도시하는 단면 공정도.
도 6은 본 발명에 따른 발진기의 일 실시형태를 도시하는 도면.
도 7은 종래의 전자 디바이스 패키지의 단면 공정도.
이하, 본 발명에 따른 실시형태를 도 1 내지 도 5를 참조하여 설명한다. 본 실시형태의 전자 디바이스 패키지(1)는, 도 1 및 도 2에 도시한 바와 같이, 베이스 기판(2)과 덮개 기판(3)이 2층으로 적층된 상자 형상으로 형성되어 있고, 내부의 캐비티(5) 내에 전자 디바이스(4)가 수납된 표면 실장형 패키지이다. 전자 디바이스(4)란, LSI나 MEMS, 센서, 압전 진동자, 혹은 그 복합체이다.
베이스 기판(2) 및 덮개 기판(3)은 모두 절연물, 반도체, 금속, 혹은 그 복합 재료로 이루어지고, 본 실시형태에서는 예를 들면 소다 글래스로 이루어지는 절연물이다. 도 1 및 도 2에 도시한 예에서는, 덮개 기판(3)에서의 베이스 기판(2)이 접합되는 접합면측에, 전자 디바이스(4)가 수납되는 캐비티(5)로 되는 직사각 형상의 오목부가 형성되고, 베이스 기판(2)은 평판 형상으로 형성되어 있다. 오목부(5)는, 양쪽 기판(2, 3)이 서로 겹쳐졌을 때에, 전자 디바이스(4)를 수납하는 캐비티(5)로 되는 오목부이다. 그리고, 덮개 기판(3)은, 이 오목부(5)를 베이스 기판(2)측에 대향시킨 상태에서 그 베이스 기판(2)에 대하여 접합막인 금속막(7)을 개재하여 접합되어 있다.
도 2에 도시한 바와 같이 전자 디바이스(4)와 외부 전극(11)을 전기적으로 접속하기 위해 관통 전극(10)이 베이스 기판(2)에 형성되어 있다. 관통 전극(10)을 통과시키기 위한 관통 구멍은, 캐비티(5) 내에 개구하도록 형성되어 있다. 도 2에서는, 관통 구멍은 대략 일정한 직경을 유지하면서 베이스 기판(2)을 똑바로 관통한 관통 구멍을 예로 들어 설명하지만, 이 경우에 한정되지 않고, 예를 들면 베이스 기판(2)의 하면을 향하여 점차 직경이 축소 혹은 확장되는 테이퍼 형상으로 형성하여도 상관없다. 결국, 베이스 기판(2)을 관통하고 있으면 된다.
그리고 관통 구멍에는, 그 관통 구멍을 매립하도록 관통 전극(10)이 형성되어 있다. 이 관통 전극(10)은, 관통 구멍을 완전히 막아 캐비티(5) 내의 기밀을 유지하고 있음과 함께, 외부 전극(11)과 전자 디바이스(4)를 전기적으로 도통시키는 역할을 담당하고 있다. 관통 구멍과 관통 전극(10)과의 간극은 무기 재료나 유기 재료 등 베이스 기판(2)과 열팽창 계수를 맞춘 재료를 이용하여 완전히 막아져 있다.
다음으로 본 발명에 따른 일 실시형태의 전자 디바이스 패키지의 제조 방법에 대해서 도 3의 플로우 공정도, 도 4 및 도 5를 참조하여 설명한다.
우선, 베이스 기판(2)에 대해서는, 웨이퍼 형상의 절연 기판을 연마, 에칭하여 원하는 두께로 하고, 세정을 행한다(S10). 다음으로, 베이스 기판(2)에 관통 구멍을 형성한다(S11). 관통 구멍의 형성 방법에 대해서는, 포토리소그래피에 의한 에칭에서의 형성이나 프레스 가공에 의한 형성 등, 방법은 불문한다. 그리고, 베이스 기판(2) 상에 전자 디바이스(4)를 실장하기 위한 배선(9)을 형성한다(S12). 다음으로 베이스 기판(2)에 형성된 관통 구멍에 관통 전극(10)을 형성한다(S13). 또한 베이스 기판(2) 상의 배선(9)을 형성한 면과는 반대의 면에 외부 전극(11)을 형성한다(S14). 외부 전극(11)까지 형성된 베이스 기판(2)이 도 4의 (E)에 도시되어 있다.
한편, 덮개 기판(3)에 대해서는 도 4의 (A)에 도시한 바와 같이, 웨이퍼 형상의 절연 기판을 연마, 에칭하여 원하는 두께로 하고, 세정을 행한다(S20). 다음으로 도 4의 (B)에 도시한 바와 같이 평판 형상의 덮개 기판(3)에 캐비티(5)로 되는 오목부를 형성한다(S21). 오목부의 형성 방법에 대해서는, 포토리소그래피에 의한 에칭에서의 형성이나 프레스 가공에 의한 형성 등, 방법은 불문한다. 다음으로 도 4의 (C)에 도시한 바와 같이 덮개 기판(3)에서의 오목부가 형성된 면과는 반대의 면 전체면에 웨이퍼의 휨을 방지하기 위한 제1 금속막(6)을 형성한다(S22). 제1 금속막(6)의 형성 방법으로서는, 증착법이나 스퍼터링법, CVD법 등이 이용된다. 제1 금속막(6)에는, 덮개 기판(3)에 이용되는 재료보다도 선팽창 계수가 작은 재료를 이용한다. 예를 들면, 덮개 기판(3)에 소다 글래스가 이용된 경우, 제1 금속막(6)에는 Si, Cr, W, 또는 이들의 조합 등이 이용되고, 그 두께는 200Å∼2000Å의 범위로 설정되어 있다. 소다 글래스의 선팽창 계수는 9∼10×10-6/℃, Si는 2.8∼7.3×10-6/℃, Cr은 6.2×10-6/℃, W는 4.3×10-6/℃이다.
다음으로 도 4의 (D)에 도시한 바와 같이, 덮개 기판(3)에서의 오목부가 형성된 면 전체면에 접합막으로서의 제2 금속막(7)을 형성한다(S23). 형성하는 방법으로서는, 마찬가지로 증착법이나 스퍼터링법, CVD법 등을 이용하여 형성한다. 제2 금속막(7)에는, 가능한 한 덮개 기판(3)에 이용되는 재료보다도 선팽창 계수가 큰 재료를 이용한다. 예를 들면, 덮개 기판(3)에 소다 글래스가 이용된 경우, 제2 금속막(7)에는 Al, Ni, Au-Sn, Cu 등이 이용되고, 그 두께는 200Å∼2000Å의 범위로 설정되어 있다. 그러나, 반드시 제2 금속막(7)은 덮개 기판(3)에 이용되는 재료보다도 선팽창 계수가 큰 재료에 구애되지 않고, 소다 글래스의 덮개 기판(3)에 대하여 Si, Cr, W를 이용하여도 된다. Al의 선팽창 계수는 23.9×10-6/℃, Ni는 13×10-6/℃, Au는 14.2×10-6/℃, Sn은 23×10-6/℃, Cu는 13×10-6/℃이다. 여기서, 덮개 기판(3)에서의 오목부가 형성된 면에 형성되는 제2 금속막(7)의 재료는, 덮개 기판(3)과 베이스 기판(2)과의 접합 방법에 의해서 선택하는 것을 우선한다. 만약 제2 금속막(7)이 덮개 기판(3)에 이용되는 재료보다도 선팽창 계수가 작은 경우, 덮개 기판(3)에서의 오목부가 형성된 면과는 반대의 면에 형성되는 제1 금속막(6)의 두께를 두껍게 해 가고, 웨이퍼로서의 덮개 기판(3)의 휨을 저감해 간다.
그리고, 도 4의 (F)에 도시한 바와 같이, 전자 디바이스(4)를 베이스 기판(2) 상에 실장한다(S30). 도 4에서는 와이어(8)를 이용한 와이어 본딩에 의해 배선(9)과 전자 디바이스(4)를 접속하고 있지만, 반드시 이 공법에 한정되는 것이 아니라, 플립 칩 본딩이나 땜납 접합 등, 전기의 도통이 확보되는 접속 공법이면 어느 것이어도 된다.
금속막(6, 7)의 막 두께를 200Å∼2000Å의 범위로 하는 것은 막 형성의 안정성 및 접합 강도와의 관계에 의한 것이다. 막 두께 200Å 이하에서는, 덮개 기판(3)의 재료와 금속막(6, 7)과의 밀착 강도가 약하므로, 접합 강도를 확보하기 위해서는 200Å 이상의 막 두께가 필요하다. 한편, 2000Å 이상의 막 두께로 한 경우, 베이스 기판(2)과 덮개 기판(3)의 접합 강도가 막의 분자간 결합력에 의해 좌우되기 때문에, 접합 강도가 저하하게 된다.
다음으로, 전자 디바이스(4)가 실장된 상태의 베이스 기판(2)과 제1 금속막(6)이 형성된 덮개 기판(3)을, 제2 금속막(7)을 통한 상태에서 접합한다(S31). 여기서, 도 4 및 도 5에 도시한 예에서는, 베이스 기판(2)은 덮개 기판(3)에 대하여 서로 겹쳐 가능한 크기로 형성되어 있다.
베이스 기판(2)과 덮개 기판(3)과의 접합 방법은, 베이스 기판(2) 및 덮개 기판(3)의 각각의 구성 재료와 제2 금속막(7)의 종류에 의해서 선택된다. 예를 들면, 베이스 기판(2) 및 덮개 기판(3)이 모두 소다 글래스로 구성되어 있는 경우, 적합한 접합 방법으로서 양극 접합을 들 수 있다. 도 5의 (A)는 양극 접합으로 베이스 기판(2)과 덮개 기판(3)을 접합한 경우를 도시한다. 양극 접합에서는, 우선 덮개 기판(3)과 베이스 기판(2)을 얼라인먼트하여 서로 겹친다. 다음으로 베이스 기판(2)에서의 덮개 기판(3)과 접합되는 면과는 반대의 면 전체면에 카본 등으로 형성된 부(負)전극판(21)을 접촉시키고, 덮개 기판(3)에서의 베이스 기판(2)과 접합되는 면과는 반대의 면 전체면에 카본 등으로 형성된 정(正)전극판(22)을 접촉시킨다. 또한 정전극판(22)과 부전극판(21)과의 사이에 일정한 하중을 인가한다. 이 상태에서 정전극판(22), 부전극판(21), 베이스 기판(2), 및 덮개 기판(3)을 히터 등으로 200∼300℃로 가열하고, 정전극판(22)과 부전극판(21)과의 사이에 500∼1000V의 전압을 인가하여 베이스 기판(2)과 덮개 기판(3)을 양극 접합한다.
도 5의 (A)의 상태에서는, 웨이퍼 형상의 베이스 기판(2)과 웨이퍼 형상의 덮개 기판(3)이 접합되어 이루어지는 1매의 웨이퍼 내에 복수의 전자 디바이스 패키지 요소가 존재하고 있다. 따라서 도 5의 (B)에 도시한 바와 같이, 다이싱 소우나 와이어 소우를 이용하여, 전자 디바이스 패키지(1)를 개별로 절단한다(S32). 전자 디바이스 패키지(1)를 개별로 절단한 상태의 단면도가 도 2에 도시되어 있다. 그 후, 내부의 전기 특성 검사를 행함으로써 전자 디바이스 패키지(1)가 제조된다(S33).
여기서 베이스 기판(2)과 덮개 기판(3)을 양극 접합하는 효과에 대해서 설명한다. 지금까지 세라믹 기판을 이용한 베이스 기판에서는 전자 디바이스 하나하나에 덮개를 접합할 필요가 있었다. 그 때문에, 베이스 기판과 덮개와의 접합 시에 베이스 기판에 큰 압력이 가해지고, 접합면의 폭이 작으면 압력에 견딜 수 없어, 균열이나 결함을 발생시킨다고 하는 과제가 있었다. 본 실시형태의 전자 디바이스 패키지(1)는, 베이스 기판(2)과 덮개 기판(3)과의 접합에 양극 접합을 이용하고 있기 때문에, 복수의 전자 디바이스(4)를 동시에 접합할 수 있다. 이 때문에, 접합 시에 하나하나의 베이스 기판에 인가되는 압력은 작아지고, 접합면이 작아도 균열이나 결함을 발생시키는 일은 없다. 이 때문에, 소형화의 패키지를 만드는 데는 매우 유효하다.
또한, 본 발명의 기술 범위는 상기 실시형태에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 다양한 변경을 가하는 것이 가능하다. 상술한 예에서는, 베이스 기판(2) 및 덮개 기판(3)이 모두 소다 글래스로 구성되고, 양극(陽極) 접합으로 베이스 기판(2)과 덮개 기판(3)을 접합하는 예를 설명하였지만, 반드시 이것에 한정되는 것이 아니라, 예를 들면, 베이스 기판(2)과 덮개 기판(3)을 금속막(7)을 개재하여 용접에 의해 접합하는 경우나 공정 접합하는 경우라도 상관없다.
다음으로, 본 발명에 따른 발진기의 일 실시형태에 대해서, 도 6을 참조하면서 설명한다. 본 실시형태의 발진기(100)는, 도 6에 도시한 바와 같이, 전자 디바이스(4)로서 예를 들면 수정으로 이루어지는 압전 진동편을 이용한 전자 디바이스 패키지(1)(압전 진동자)를, 집적 회로(101)에 전기적으로 접속된 발진자로서 구성한 것이다. 이 발진기(100)는, 컨덴서 등의 전자 부품(102)이 실장된 기판(103)을 구비하고 있다. 기판(103)에는, 발진기용의 상기 집적 회로(101)가 실장되어 있고, 이 집적 회로(101)의 근방에, 전자 디바이스 패키지(1)(압전 진동자)가 실장되어 있다. 이들 전자 부품(102), 집적 회로(101) 및 전자 디바이스 패키지(1)(압전 진동자)는, 도시하지 않은 배선 패턴에 따라서 각각 전기적으로 접속되어 있다. 또한, 각 구성 부품은, 도시하지 않은 수지에 의해 몰드되어 있다.
이와 같이 구성된 발진기(100)에서, 압전 진동자에 전압을 인가하면, 그 압전 진동자 내의 압전 진동편이 진동한다. 이 진동은, 압전 진동편이 갖는 압전 특성에 의해 전기 신호로 변환되어, 집적 회로(101)에 전기 신호로서 입력된다. 입력된 전기 신호는, 집적 회로(101)에 의해서 각종 처리가 이루어져, 주파수 신호로서 출력된다. 이것에 의해, 압전 진동자가 발진자로서 기능한다. 또한, 집적 회로(101)의 구성을, 예를 들면, RTC(리얼 타임 클럭) 모듈 등을 요구에 따라서 선택적으로 설정함으로써, 시계용 단기능 발진기 등 외, 해당 기기나 외부 기기의 동작일이나 시각을 제어하거나, 시각이나 캘린더 등을 제공하거나 하는 기능을 부가할 수 있다.
1 : 전자 디바이스 패키지
2 : 베이스 기판
3 : 리드 기판
4 : 전자 디바이스
5 : 캐비티
6 : 제1 금속막(휨 방지)
7 : 제2 금속막(접합막)
8 : 와이어
9 : 배선
10 : 관통 전극
11 : 외부 전극
21 : 부전극판
22 : 정전극판

Claims (11)

  1. 베이스 기판과, 상기 베이스 기판에 대향시킨 상태에서 그 베이스 기판에 접합되는 덮개 기판과, 상기 베이스 기판과 상기 덮개 기판과의 사이에 복수 형성된 캐비티 내의 각각에 수납됨과 함께 상기 베이스 기판 상에 실장된 전자 디바이스를 구비한 전자 디바이스 패키지의 제조 방법으로서,
    상기 덮개 기판의 한쪽의 면에 상기 캐비티로 되는 오목부를 형성하는 공정과,
    상기 덮개 기판의 다른 쪽의 면에 상기 덮개 기판보다도 선팽창 계수가 작은 재료로 이루어지는 제1 금속막을 형성하는 공정과,
    상기 덮개 기판의 상기 오목부를 포함한 한쪽의 면에 제2 금속막을 형성하는 공정과,
    상기 베이스 기판과 상기 덮개 기판을 상기 제2 금속막을 개재하여 접합하는 공정
    을 구비한 전자 디바이스 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 금속막보다도 전에 상기 제1 금속막을 형성하는 전자 디바이스 패키지의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 금속막과 상기 제2 금속막이 서로 다른 재료로 이루어지는 전자 디바이스 패키지의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 금속막이 실리콘, 크롬, 텅스텐, 또는 이들의 조합인 전자 디바이스 패키지의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 금속막이 상기 덮개 기판보다도 선팽창 계수가 큰 재료로 이루어지는 전자 디바이스 패키지의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 금속막이 알루미늄, 니켈, 금-주석 합금, 또는 구리인 전자 디바이스 패키지의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 금속막의 막 두께가, 200Å∼2000Å의 범위로 설정되어 있는 전자 디바이스 패키지의 제조 방법.
  9. 제1항 또는 제2항에 있어서,
    상기 덮개 기판이, 글래스 재료로 이루어지는 절연물인 전자 디바이스 패키지의 제조 방법.
  10. 베이스 기판과,
    한쪽의 면에 오목부가 형성됨과 함께 제2 금속막이 형성되고, 다른 쪽의 면에는 제1 금속막이 형성되고, 상기 오목부를 상기 베이스 기판에 대향시킨 상태에서 상기 제2 금속막을 개재하여 상기 베이스 기판에 접합됨으로써 상기 베이스 기판과의 사이에 캐비티를 형성하는 덮개 기판과,
    상기 캐비티 내에 수납됨과 함께 상기 베이스 기판 상에 실장된 전자 디바이스
    를 구비하고,
    상기 제1 금속막은 상기 덮개 기판의 다른 쪽의 면에 상기 덮개 기판보다도 선팽창 계수가 작은 재료를 이용하여 형성되고,
    상기 제2 금속막은 상기 덮개 기판의 한쪽의 면에 형성되는, 전자 디바이스 패키지.
  11. 제10항에 기재된 전자 디바이스가 압전 진동편인 제10항에 기재된 전자 디바이스 패키지와,
    상기 전자 디바이스 패키지가 발진자로서 전기적으로 접속되는 집적 회로
    를 구비한 발진기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11507237B2 (en) 2020-09-09 2022-11-22 Samsung Display Co., Ltd. Display device and method of driving the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5554092B2 (ja) * 2010-03-05 2014-07-23 セイコーインスツル株式会社 電子デバイスパッケージの製造方法
WO2012017888A1 (ja) * 2010-08-04 2012-02-09 株式会社村田製作所 電子部品の製造方法および電子部品
KR101761818B1 (ko) * 2011-08-23 2017-08-04 삼성전자주식회사 전기음향 변환기 및 그 제조 방법
CN103138710B (zh) * 2011-11-23 2016-01-20 北京晨晶电子有限公司 晶片与基座的连接方法及所得晶体谐振器
US20130155629A1 (en) * 2011-12-19 2013-06-20 Tong Hsing Electronic Industries, Ltd. Hermetic Semiconductor Package Structure and Method for Manufacturing the same
CN102655125A (zh) * 2012-01-16 2012-09-05 中国科学院上海微系统与信息技术研究所 一种双面溅射金属层减小硅圆片翘曲的结构
CN106935519B (zh) * 2013-05-03 2020-01-17 日月光半导体制造股份有限公司 半导体封装构造及其制造方法
DE102015108494B4 (de) * 2015-05-29 2024-01-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Gehäusedeckels und Verfahren zum Herstellen eines optoelektronischen Bauelements
JP6888343B2 (ja) * 2017-03-14 2021-06-16 セイコーエプソン株式会社 振動デバイス、発振器、電子機器および移動体
KR102325197B1 (ko) 2019-10-30 2021-11-11 (주) 폰플라자 정전용량 방식의 터치스크린용 보조입력장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100245971B1 (ko) * 1995-11-30 2000-03-02 포만 제프리 엘 중합접착제를 금속에 접착시키기 위한 접착력 촉진층을 이용하는 히트싱크어셈블리 및 그 제조방법
JP2003209197A (ja) * 2001-11-12 2003-07-25 Sumitomo Special Metals Co Ltd 電子部品用パッケージ、その蓋体、その蓋体用の蓋材およびその蓋材の製造方法
JP2009200778A (ja) * 2008-02-21 2009-09-03 Seiko Instruments Inc 圧電振動子の製造方法、圧電振動子、発振器、電子機器及び電波時計

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3599428B2 (ja) * 1995-06-19 2004-12-08 キヤノン株式会社 導電体薄膜と非晶質絶縁体との接合体及びその形成方法
JP2000058692A (ja) * 1998-08-14 2000-02-25 Toyo Commun Equip Co Ltd 電子部品用パッケージ
JP2000174151A (ja) * 1998-12-10 2000-06-23 Sharp Corp 半導体搭載基板の気密封止構造とその製造方法
JP4454145B2 (ja) * 2000-12-27 2010-04-21 京セラ株式会社 電子部品収納用セラミックパッケージ及び電子部品装置
US20040108588A1 (en) * 2002-09-24 2004-06-10 Cookson Electronics, Inc. Package for microchips
KR100558439B1 (ko) * 2003-09-15 2006-03-10 삼성전기주식회사 웨이퍼 레벨 패키지의 ｆｂａｒ 소자 및 그 제조 방법
JP4692722B2 (ja) * 2004-01-29 2011-06-01 セイコーエプソン株式会社 電子部品用パッケージおよび電子部品
JP4375186B2 (ja) * 2004-09-30 2009-12-02 株式会社日立製作所 陽極接合構造を用いた電子装置
JP2006179667A (ja) * 2004-12-22 2006-07-06 Oki Electric Ind Co Ltd 半導体装置用パッケージ
KR101212826B1 (ko) * 2005-03-14 2012-12-14 가부시키가이샤 네오맥스 마테리아르 전자부품용 패키지, 그 덮개체, 그 덮개체용 덮개재 및 그덮개재의 제조방법
JP2007281062A (ja) * 2006-04-04 2007-10-25 Hitachi Ltd 電子部品接合体、それを用いた電子回路モジュールおよびその製造方法
TWM308497U (en) * 2006-10-03 2007-03-21 Lingsen Precision Ind Ltd Microelectromechanical module package structure with reduced noise interference
JP4872619B2 (ja) * 2006-11-16 2012-02-08 三菱電機株式会社 基板間接続構造の製造方法
CH698772B1 (de) * 2007-02-26 2011-04-15 Neomax Materials Co Ltd Hermetisch abdichtende Kappe, Aufnahmegehäuse für eine elektronische Komponente und Verfahren zur Herstellung eines Aufnahmegehäuses für eine elektronische Komponente.
JP5016383B2 (ja) * 2007-05-24 2012-09-05 パナソニック株式会社 センサ装置
US8049326B2 (en) * 2007-06-07 2011-11-01 The Regents Of The University Of Michigan Environment-resistant module, micropackage and methods of manufacturing same
JP5134357B2 (ja) * 2007-12-20 2013-01-30 セイコーインスツル株式会社 圧電振動子の製造方法
JP2010008172A (ja) * 2008-06-25 2010-01-14 Panasonic Electric Works Co Ltd 半導体装置
JP5343969B2 (ja) * 2008-07-25 2013-11-13 日本電気株式会社 封止パッケージ、プリント回路基板、電子機器及び封止パッケージの製造方法
JP4843012B2 (ja) * 2008-11-17 2011-12-21 日本電波工業株式会社 圧電デバイスとその製造方法
JP4851549B2 (ja) * 2009-02-10 2012-01-11 日本電波工業株式会社 圧電デバイス
JP2011029910A (ja) * 2009-07-24 2011-02-10 Seiko Instruments Inc 圧電振動子、圧電振動子の製造方法、発振器、電子機器および電波時計
JP2011049665A (ja) * 2009-08-25 2011-03-10 Seiko Instruments Inc 圧電振動子、圧電振動子の製造方法、発振器、電子機器および電波時計
JP5529463B2 (ja) * 2009-08-25 2014-06-25 セイコーインスツル株式会社 パッケージの製造方法および圧電振動子の製造方法
JP2011142591A (ja) * 2010-01-08 2011-07-21 Seiko Instruments Inc 圧電振動子の製造方法、発振器、電子機器および電波時計

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100245971B1 (ko) * 1995-11-30 2000-03-02 포만 제프리 엘 중합접착제를 금속에 접착시키기 위한 접착력 촉진층을 이용하는 히트싱크어셈블리 및 그 제조방법
JP2003209197A (ja) * 2001-11-12 2003-07-25 Sumitomo Special Metals Co Ltd 電子部品用パッケージ、その蓋体、その蓋体用の蓋材およびその蓋材の製造方法
JP2009200778A (ja) * 2008-02-21 2009-09-03 Seiko Instruments Inc 圧電振動子の製造方法、圧電振動子、発振器、電子機器及び電波時計

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11507237B2 (en) 2020-09-09 2022-11-22 Samsung Display Co., Ltd. Display device and method of driving the same

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