CN112542313B - 电容器以及蚀刻方法 - Google Patents

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Abstract

本发明的实施方式涉及电容器。提供一种能够实现较大的电容量的电容器。实施方式的电容器(1)具备：导电基板(CS)，具有第一主面(S1)与第二主面(S2)，在第一主面(S1)的一部分的区域设有一个以上的第一凹部(R1)，在第二主面(S2)中的与第一主面(S1)的上述一部分的区域和第一主面(S1)的其他一部分的区域对应的区域设有一个以上的第二凹部(R2)；导电层(20b)，覆盖第一主面(S1)、第二主面(S2)、第一凹部(R1)的侧壁及底面以及第二凹部(R2)的侧壁及底面；电介质层(30)，夹设于导电基板(CS)与导电层(20b)之间；第一内部电极(70a)，设于第一主面(S1)的上述一部分的区域上，并与导电层(20b)电连接；以及第二内部电极(70b)，设于第一主面(S1)的上述其他一部分的区域上，并与导电基板(CS)电连接。

Description

电容器以及蚀刻方法
本申请以日本专利申请2019-171157(申请日：9/20/2019)为基础，从该申请享受优先的利益。本申请通过参照该申请而包含该申请的全部内容。
技术领域
本发明的实施方式涉及电容器。
背景技术
伴随着通信设备的小型化以及高功能化，对搭载在它们上的电容器要求小型化以及薄型化。作为在维持容量密度的同时实现小型化以及薄型化的结构，有在基板形成沟槽而使表面积增大的沟槽电容器。
发明内容
本发明要解决的课题在于，提供一种能够实现较大的电容量的电容器。
根据第一方面，提供一种电容器，具备：导电基板，具有第一主面与第二主面，在所述第一主面的一部分的区域设有一个以上的第一凹部，在所述第二主面中的与所述第一主面的所述一部分的区域和所述第一主面的其他一部分的区域对应的区域设有一个以上的第二凹部；导电层，覆盖所述第一主面、所述第二主面、所述一个以上的第一凹部的侧壁及底面、以及所述一个以上的第二凹部的侧壁及底面；电介质层，夹设于所述导电基板与所述导电层之间；第一内部电极，设于所述第一主面的所述一部分的区域上，并与所述导电层电连接；以及第二内部电极，设于所述第一主面的所述其他一部分的区域上，并与所述导电基板电连接。
根据第二方面，提供一种蚀刻方法，包括：在半导体基板的一方的主面形成包含贵金属的第一催化剂层；在所述半导体基板的另一方的主面形成包含所述贵金属且每单位面积的所述贵金属的质量与所述第一催化剂层的每单位面积的所述贵金属的质量不同的第二催化剂层；以及之后，向所述一方的主面及所述另一方的主面供给包含氧化剂与氟化氢的蚀刻剂。
根据上述构成，能够提供可以实现较大的电容量的电容器。
附图说明
图1是实施方式的电容器的俯视图。
图2是沿着图1所示的电容器的II-II线的剖面图。
图3是表示图1以及图2所示的电容器的制造中的一工序的剖面图。
图4是表示图3的工序的其他剖面图。
图5是表示图1以及图2所示的电容器的制造中的其他工序的剖面图。
图6是表示图5的工序的其他剖面图。
图7是表示通过图3至图6的工序而得的结构的剖面图。
图8是表示图3的结构的其他剖面图。
图9是表示第一以及第二凹部的配置的一例的图。
具体实施方式
以下，参照附图对实施方式进行详细说明。另外，在所有附图中对发挥相同或类似的功能的构成要素标注相同的附图标记并省略的重复说明。
在图1以及图2中，示出实施方式的电容器。
如图2所示，图1以及图2所示的电容器1包含导电基板CS、导电层20b、以及电介质层30。
另外，在各图中，X方向是与导电基板CS的主面平行的方向，Y方向是与导电基板CS的主面平行且与X方向垂直的方向。另外，Z方向是导电基板CS的厚度方向、即与X方向以及Y方向垂直的方向。
导电基板CS是至少表面具有导电性的基板。导电基板CS发挥作为电容器的下部电极的作用。
导电基板CS具有第一主面S1、第二主面S2、以及从第一主面S1的边缘延伸到第二主面S2的边缘的端面。这里，导电基板CS具有扁平的大致立方体形状。导电基板CS也可以具有其他形状。
在第一主面、这里为导电基板CS的上表面设有图1以及图2所示的第一凹部R1。第一凹部R1仅设于第一主面S1的一部分的区域，未设于第一主面S1的其他区域。这里，第一凹部R1仅设于第一主面S1的中央的区域。第一凹部R1也可以设于第一主面S1中的中央的区域以外的区域。
第一凹部R1是具有分别沿第一方向延伸的形状的第一沟槽。这里，作为第一凹部R1的长度方向的第一方向为Y方向。第一凹部R1形成了分别由在第一方向即Y方向上排列两个以上的第一沟槽构成、且在与第一方向交叉的第二方向、这里为X方向上排列的多个第一列。
在导电基板CS中，由相邻的第一列的一方与另一方夹着的部分为第一主壁部。另外，在导电基板CS中，被各第一列中相邻的第一沟槽夹着的部分是作为第一部分的第一辅助壁部。第一辅助壁部夹设于相邻的第一主壁部间，发挥抑制它们的倒塌的作用。第一沟槽也可以配置为不产生第一辅助壁部。
这里，在第一主面设有多个第一凹部R1，但也可以仅设有一个第一凹部R1。另外，第一凹部R1的沟槽以外的凹部、例如开口部可以为圆形或正方形的凹部，第一凹部R1的形状不限于所述沟槽的形状。
在第二主面S2、这里为导电基板CS的下表面设有第二凹部R2。第二凹部R2设于第二主面S2中的与第一主面S1的设有第一凹部R1的上述一部分的区域、以及第一主面S1的其他一部分的区域对应的区域。这里，第二凹部R2设于包含与上述一部分的区域对应的第二主面S2的中央的区域和包围其的区域在内的区域。
第二凹部R2是具有分别沿第三方向延伸的形状的第二沟槽。这里，作为第二凹部R2的长度方向的第三方向为X方向。第二凹部R2形成有分别由在第三方向即X方向上排列的两个以上的第二沟槽构成且在与第三方向交叉的第四方向、这里为Y方向上排列的多个第二列。
这里，第一方向与第三方向正交，但它们也可以倾斜地交叉。另外，这里，通过如后述那样将第一沟槽与第二沟槽相连而将形成于第一沟槽的电容器与形成于第二沟槽的电容器电连接，但在通过其他方法将它们电连接的情况下，第一方向与第三方向也可以平行。
另外，第一或第二凹部的“长度方向”是第一或第二凹部向与导电基板CS的厚度方向垂直的平面的正投影的长度方向。因而，第一凹部R1的长度方向(第一方向)与第二凹部R2的长度方向(第三方向)交叉是指，第一凹部向与导电基板CS的厚度方向垂直的平面的正投影的长度方向与第二凹部向该平面的正投影的长度方向交叉。
导电基板CS中的被相邻的第二列的一方与另一方夹着的部分为第二主壁部。另外，导电基板CS中的被各第二列中相邻的第二沟槽夹着的部分为作为第二部分的第二辅助壁部。第二辅助壁部夹设于相邻的第二主壁部间，发挥抑制它们的倒塌的作用。第二沟槽也可以配置为不产生第二辅助壁部。
这里，在第二主面S2设有多个第二凹部R2，但也可以仅设有一个第二凹部R2。另外，第二凹部R2的沟槽以外的凹部、例如开口部可以为圆形或正方形的凹部，第二凹部R2的形状不限于所述沟槽的形状。
第一凹部R1以及第二凹部R2的开口部的尺寸优选为0.3μm以上。另外，第一凹部R1以及第二凹部R2的开口部的尺寸为第一凹部R1以及第二凹部R2的开口部的直径或宽度。这里，第一凹部R1以及第二凹部R2的开口部的尺寸是相对于它们的长度方向垂直的方向上的尺寸。若减小这些尺寸，则能够实现更大的电容量。但是，若减小这些尺寸，则难以在第一凹部R1以及第二凹部R2内形成包含电介质层30与导电层20b的层叠结构。
在第一凹部R1以及第二凹部R2分别为第一沟槽以及第二沟槽的情况下，它们的开口部的长度，根据一例，在1至1000μm的范围内，根据其他例，在10至500μm的范围内。在第一凹部R1以及第二凹部R2分别为第一沟槽以及第二沟槽的情况下，它们的开口部的宽度、即第一辅助壁部的第二方向上的尺寸以及第二辅助壁部的第四方向上的尺寸，根据一例，在0.3至100μm的范围内，根据其他例，在0.5至10μm的范围内。
第一凹部R1间的距离以及第二凹部R2间的距离优选为0.1μm以上。若减小这些距离，则能够实现更大的电容量。但是，若减小这些距离，则容易产生导电基板CS中的被第一凹部R1间夹着的部分以及被第二凹部R2间夹着的部分的破损。
在第一凹部R1以及第二凹部R2分别为第一沟槽以及第二沟槽的情况下，在宽度方向上相邻的沟槽的开口部间的距离、即第一主壁部的厚度以及第二主壁部的厚度，根据一例，在0.1至100μm的范围内，根据其他例，在0.5至10μm的范围内。
在第一凹部R1以及第二凹部R2分别为第一沟槽以及第二沟槽的情况下，第一辅助壁部的第一方向上的尺寸以及第二辅助壁部的第三方向上的尺寸，根据一例，在0.1至100μm的范围内，根据其他例，在0.5至10μm的范围内。
与第一凹部R1相关的尺寸和与第二凹部R2相关的尺寸可以彼此相等，也可以不同。
另外，第二沟槽、第二主壁部以及第二辅助壁部的尺寸也可以分别与第一沟槽、第一主壁部以及第一辅助壁部的尺寸相同。或者，第二沟槽、第二主壁部以及第二辅助壁部的尺寸的一个以上也可以与第一沟槽、第一主壁部以及第一辅助壁部的尺寸的一个以上不同。
例如，也可以使第二沟槽的长度比第一沟槽的长度小、或者使第二沟槽的宽度比第一沟槽的宽度大。在第二沟槽的深度比第一沟槽的深度大的情况下，第二主壁部与第一主壁部相比更容易产生倒塌等破坏。若采用上述的结构，则能够不易产生第二主壁部的破坏。
关于第一凹部R1的深度d1，根据一例，在1至500μm的范围内，根据其他例，在10至200μm的范围内。另外，关于第二凹部R2的深度d2，根据一例，在1至500μm的范围内，根据其他例，在10至200μm的范围内。
第二凹部的深度d2优选为比第一凹部的深度d1更大。根据一例，深度d2与深度d1之比d2/d1在1至10的范围内，根据其他例，在1至3的范围内。从增大电容量的观点出发，比d2/d1优选为较大。但是，若增大比d2/d1，则变得容易产生第二主壁部的破坏。
第一凹部R1的深度d1与第二凹部R2的深度d2之和d1+d2为导电基板CS的厚度T以上。若采用该构成，则第一凹部R1与第二凹部R2在它们交叉的位置处彼此相连，形成贯通孔。
和d1+d2与厚度T之比(d1+d2)/T优选在1至1.4的范围内，更优选在1.1至1.3的范围内。从增大电容量的观点出发，比(d1+d2)/T优选为较大。另外，从使导电层20b中的位于第一凹部R1的侧壁及底面上的部分与位于第二凹部R2的侧壁及底面上的部分的电连接良好的观点出发，比(d1+d2)/T也优选为较大。但是，若增大深度d1以及d2，则电容器1的机械强度降低。
另外，比(d1+d2)/T也可以小于1。在该情况下，第一凹部R1与第二凹部R2不会在它们交叉的位置形成贯通孔。因而，在该情况下，除了设置第一凹部R1以及第二凹部R2之外，还在基板10中的任意一个位置设置贯通孔。
第一凹部R1以及第二凹部R2能够具有各种形状。例如，若第一凹部R1以及第二凹部R2向与Z方向垂直的平面的正投影相互交叉，则可以具有弯曲或弯折的形状，也可以是圆形或正方形。
另外，这里，第一凹部R1以及第二凹部R2的与深度方向平行的截面为矩形状。这些截面也可以不是矩形状。例如，这些截面也可以具有顶端变细的形状。
导电基板CS包含基板10与导电层20a。
基板10具有与导电基板CS相同的形状。基板10例如是绝缘性基板、半导体基板、或导电性基板。基板10优选为半导体基板。另外，基板10优选为硅基板等包含硅的基板。这样的基板能够进行利用了半导体工序的加工。
导电层20a设于基板10上。例如，导电层20a为了提高导电性而由掺杂有杂质的多晶硅、或钼、铝、金、钨、白金、镍以及铜等金属或合金构成。导电层20a可以具有单层结构，也可以具有多层结构。
导电层20a的厚度优选在0.05μm至5μm的范围内，更优选在0.1μm至2μm的范围内。若导电层20a较薄，则可能在导电层20a产生不连续部、或导电层20a的薄层电阻过度变大。若将导电层20a加厚，则制造成本增加。
这里，基板10为硅基板等半导体基板，导电层20a是在半导体基板的表面区域高浓度地掺杂有杂质的高浓度掺杂层。在该情况下，若第一以及第二主壁部足够薄，则它们的整体能够用杂质高浓度地掺杂。
另外，在基板10的导电率较高的情况下，也可以省略导电层20a而将基板10用作导电基板CS。例如在基板10为由掺杂有P型或N型的杂质的半导体构成的半导体基板或金属基板的情况下，导电层20a能够省略。在该情况下，基板10的至少表面区域、例如基板10的整体发挥导电层20a的作用。
导电层20b发挥作为电容器的上部电极的作用。导电层20b覆盖第一主面S1、第二主面S2、第一凹部R1的侧壁及底面、以及第二凹部R2的侧壁及底面。
导电层20b例如为了提高导电性，而由掺杂有杂质的多晶硅、或钼、铝、金、钨、白金、镍以及铜等金属或合金构成。导电层20b可以具有单层结构，也可以具有多层结构。
导电层20b的厚度优选在0.05μm至5μm的范围内，更优选在0.1μm至2μm的范围内。若导电层20b较薄，则可能在导电层20b产生不连续部、或者导电层20b的薄层电阻过度变大。若导电层20b较厚，则导电层20b的图案形成的精度降低、或者图案形成本身变得困难。另外，存在难以将导电层20a以及电介质层30形成为足够的厚度的情况。
另外，在图2中，导电层20b以第一凹部R1以及第二凹部R2被导电层20b与电介质层30完全埋入的方式设置。导电层20b也可以是相对于导电基板CS的表面保形的层。即，导电层20b也可以是具有大致均匀的厚度的层。在该情况下，第一凹部R1以及第二凹部R2不被导电层20b与电介质层30完全埋入。
导电层20b将电介质层30夹在中间而覆盖第一主面S1中的设有第一凹部R1的区域。导电层20b未覆盖第一主面S1的其他区域。
电介质层30夹设于导电基板CS与导电层20b之间。电介质层30是相对于导电基板CS的表面保形的层。电介质层30使导电基板CS与导电层20b彼此电绝缘。
电介质层30例如由有机电介质或无机电介质构成。作为有机电介质，例如能够使用聚酰亚胺。作为无机电介质，虽然也能够使用铁电体，但优选例如硅氮化物、硅氧化物、硅氮氧化物、钛氧化物以及钽氧化物等顺电体。这些顺电体由温度引起的介电常数的变化小。因此，若将顺电体用于电介质层30，则能够提高电容器1的耐热性。
电介质层30的厚度优选在0.005μm至0.5μm的范围内，更优选在0.01μm至0.1μm的范围内。若电介质层30较薄，则可能在电介质层30产生不连续部，导电基板CS与导电层20b短路。另外，若将电介质层30减薄，则即使不短路耐压也降低，在施加了电压时短路的可能性升高。若将电介质层30加厚，则耐压变高，但电容量变小。
电介质层30在第一主面S1中的未设有第一凹部R1的区域、即未被导电层20b覆盖的区域的位置开口。即，电介质层30在该位置使导电层20a露出。这里，电介质层30中的设于第一主面S1上的部分呈框形状开口。
该电容器1还包含绝缘层50、绝缘层60、第一内部电极70a、第二内部电极70b、第一外部电极70c、以及第二外部电极70d。
第一内部电极70a设于第一主面S1中的设有第一凹部R1的区域上。第一内部电极70a与导电层20b电连接。这里，第一内部电极70a是设于导电层20b中的将电介质层30夹在中间而覆盖第一主面S1的中央的区域的部分之上的矩形状的电极。
第二内部电极70b设于第一主面S1中的未设有第一凹部R1的区域上。第二内部电极70b与导电基板CS电连接。第二内部电极70b设于导电层20a中的第一主面S1上且设于从导电层20b露出的部分之上。这里，第二内部电极70b是以包围第一内部电极70a的方式配置的框形状的电极。
第一内部电极70a以及第二内部电极70b可以具有单层结构，也可以具有多层结构。构成第一内部电极70a以及第二内部电极70b的各层例如由钼、铝、金、钨、白金、铜、镍、钛以及包含它们中的一个以上的合金等金属构成。
绝缘层60覆盖导电层20b以及电介质层30中的位于第一主面S1上的部分、第一内部电极70a、以及第二内部电极70b。绝缘层60在第一内部电极70a的一部分的位置与第二内部电极70b的一部分的位置局部地开口。
绝缘层60可以具有单层结构，也可以具有多层结构。构成绝缘层60的各层例如由硅氮化物以及硅氧化物等无机绝缘体、或聚酰亚胺以及酚醛清漆树脂等有机绝缘体构成。
第一外部电极70c设于绝缘层60上。第一外部电极70c在设于绝缘层60的一个以上的开口的位置与第一内部电极70a接触。由此，第一外部电极70c与第一内部电极70a电连接。另外，在图1中，区域70R1是第一外部电极70c与第一内部电极70a接触的区域。
第二外部电极70d设于绝缘层60上。第二外部电极70d在设于绝缘层60的剩余的开口的位置与第二内部电极70b接触。由此，第二外部电极70d与第二内部电极70b电连接。另外，在图1中，区域70R2是第二外部电极70d与第二内部电极70b接触的区域。
第一外部电极70c具有包含第一金属层70c1与第二金属层70c2的层叠结构。第二外部电极70d具有包含第一金属层70d1与第二金属层70d2的层叠结构。
第一金属层70c1以及70d1例如由铝构成。第二金属层70c2以及70d2分别覆盖第一金属层70c1以及70d1的上表面以及端面。第二金属层70c2以及70d2例如由镍或镍合金层与金层的层叠膜或金层与钯层的层叠膜构成。第二金属层70c2以及70d2能够省略。
第一外部电极70c或第一内部电极70a也可以在与它们之间的界面邻接的位置还包含阻挡层。另外，第二外部电极70d或第二内部电极70b也可以在与它们之间的界面邻接的位置还包含阻挡层。作为阻挡层的材料，例如能够使用钛。
绝缘层50覆盖导电层20b中的位于第二主面S2侧的部分。绝缘层50可以具有单层结构，也可以具有多层结构。构成绝缘层50的各层例如由硅氮化物以及硅氧化物等无机绝缘体、或聚酰亚胺以及酚醛清漆树脂等有机绝缘体构成。
该电容器1例如通过以下的方法制造。以下，参照图3至图9对电容器1的制造方法的一例进行说明。
在该方法中，首先，准备图3以及图4所示的基板10。这里，作为一例，设基板10为单晶硅晶片。单晶硅晶片的面方位没有特别限定，但在本例中，使用一个主面为(100)面的硅晶片。作为基板10，也能够使用一个主面为(110)面的硅晶片。
接下来，通过MacEtch(Metal-Assisted Chemical Etching，金属辅助化学蚀刻)，在基板10形成凹部。
即，首先，如图3以及图4所示，在基板10上，形成分别包含贵金属的第一催化剂层80a以及第二催化剂层80b。第一催化剂层80a以及第二催化剂层80b分别以局部地覆盖基板10的一方的主面(以下，称作第一面)以及另一方的主面(以下，称作第二面)的方式形成。
具体而言，首先，在基板10的第一面上形成第一掩模层90a。
第一掩模层90a在与第一凹部R1对应的位置开口。第一掩模层90a防止第一面中的被第一掩模层90a覆盖的部分与后述的贵金属接触。
作为第一掩模层90a的材料，例如可列举聚酰亚胺、氟树脂、酚醛树脂、丙烯酸树脂以及酚醛清漆树脂等有机材料、氧化硅以及氮化硅等无机材料。
第一掩模层90a例如能够通过现有的半导体工序形成。由有机材料构成的第一掩模层90a例如能够通过光刻形成。由无机材料构成的第一掩模层90a例如能够通过基于气相沉积法的无机材料层的成膜、基于光刻的掩模的形成、以及基于蚀刻的无机材料层的图案化而成形。或者，由无机材料构成的第一掩模层90a能够通过基板10的表面区域的氧化或氮化、基于光刻的掩模形成、以及基于蚀刻的氧化物或氮化物层的图案化而形成。第一掩模层90a能够省略。
接下来，在第一面中的未被第一掩模层90a覆盖的区域上形成第一催化剂层80a。第一催化剂层80a例如是包含贵金属的不连续层。这里，作为一例，第一催化剂层80a是由包含贵金属的第一催化剂粒子81a构成的粒状层。
贵金属例如为金、银、白金、铑、钯以及钌的一个以上。第一催化剂层80a以及第一催化剂粒子81a也可以还包含钛等贵金属以外的金属。
第一催化剂层80a例如能够通过电镀、还原镀、或置换镀而形成。第一催化剂层80a也可以使用包含贵金属粒子的分散液的涂覆、或者蒸镀以及溅射等气相沉积法而形成。另外，也可以使用微细的贵金属粒子而通过喷墨法、气溶胶法等形成。在这些方法之中，置换镀也由于能够在第一面中的未被第一掩模层90a覆盖的区域使贵金属直接且均匀地析出而特别优选。
接下来，在第二面上形成第二掩模层90b。
第二掩模层90b在与第二凹部R2对应的位置开口。第二掩模层90b防止第二面中的被第二掩模层90b覆盖的部分与贵金属接触。
作为第二掩模层90b的材料，例如能够使用针对第一掩模层90a所例示的材料。第二掩模层90b例如能够通过与针对第一掩模层90a所述的方法相同的方法来形成。
接下来，在第二面中的未被第二掩模层90b覆盖的区域上形成第二催化剂层80b。第二催化剂层80b例如为包含贵金属的不连续层。这里，作为一例，第二催化剂层80b为由包含贵金属的第二催化剂粒子81b构成的粒状层。
在第二催化剂层80b以及第二催化剂粒子81b的材料中，例如能够使用针对第一催化剂层80a以及第一催化剂粒子81a而例示的材料。第二催化剂层80b例如能够通过与针对第一催化剂层80a所述的方法相同的方法来形成。
在使第一凹部R1的深度d1与第二凹部R2的深度d2不同的情况下，第二催化剂层80b也可以以每单位面积的贵金属的质量与第一催化剂层80a不同的方式形成。例如，在使第二凹部R2的深度d2比第一凹部R1的深度d1大的情况下，第二催化剂层80b也可以以每单位面积的贵金属的质量比第一催化剂层80a的每单位面积的贵金属的质量多的方式形成。通过使贵金属的量不同，能够使催化剂的表面积不同。
在使第二凹部R2的深度d2比第一凹部R1的深度d1大的情况下，根据作为贵金属而使用了金的一例，第一催化剂层80a中的每单位面积的贵金属的质量M1设为10至100g/m2的范围内。另外，在该情况下，根据一例，第二催化剂层80b中的每单位面积的贵金属的质量M2设为50至150g/m2的范围内。而且，在该情况下，根据一例，比M2/M1设为1至15的范围内。
如此，在形成于半导体基板的一方的主面的催化剂层与形成于另一方的主面的催化剂层中使每单位面积的贵金属的量不同的蚀刻方法不仅能够用于上述的电容器1的制造，还能够用于其他构造体的制造。
另外，也可以在第一面以及第二面上分别形成第一掩模层90a以及第二掩模层90b，接着，形成第一催化剂层80a以及第二催化剂层80b的一方，之后，形成它们的另一方。或者，也可以在第二面上形成第二掩模层90b，接着，形成第二催化剂层80b，接着，在第一面上形成第一掩模层90a，之后，形成第一催化剂层80a。
接下来，在贵金属的作为催化剂的作用下对基板10进行蚀刻，在第一面以及第二面分别形成凹部。
具体而言，如图5以及图6所示，利用蚀刻剂100对基板10进行蚀刻。例如，使基板10浸渍于液状的蚀刻剂100而使蚀刻剂100与基板10接触。
蚀刻剂100包含氧化剂与氟化氢。
蚀刻剂100中的氟化氢的浓度优选在1mol/L至20mol/L的范围内，更优选在5mol/L至10mol/L的范围内，进一步优选在3mol/L至7mol/L的范围内。在氟化氢浓度较低的情况下，难以实现较高的蚀刻速率。在氟化氢浓度较高的情况下，可能产生过度的侧面蚀刻。
氧化剂例如能够选自过氧化氢、硝酸、AgNO3、KAuCl4、HAuCl4、K2PtCl6、H2PtCl6、Fe(NO3)3、Ni(NO3)2、Mg(NO3)2、Na2S2O8、K2S2O8、KMnO4以及K2Cr2O7。由于不产生有害的副产物、也不产生半导体元件的污染，因此优选过氧化氢作为氧化剂。
蚀刻剂100中的氧化剂的浓度优选在0.2mol/L至8mol/L的范围内，更优选在2mol/L至4mol/L的范围内，进一步优选在3mol/L至4mol/L的范围内。
蚀刻剂100也可以还包含缓冲剂。缓冲剂例如包含氟化铵以及氨的至少一方。根据一例，缓冲剂为氟化铵。根据其他例，缓冲剂为氟化铵与氨的混合物。
蚀刻剂100也可以还包含水等其他成分。
在使用了这种蚀刻剂100的情况下，仅在基板10中的与第一催化剂粒子81a或第二催化剂粒子81b接近的区域将基板10的材料、这里为硅氧化。然后，通过氢氟酸将由此产生的氧化物溶解去除。因此，仅与第一催化剂粒子81a或第二催化剂粒子81b接近的部分被选择性地蚀刻。
第一催化剂粒子81a随着蚀刻的进行而朝向第二面移动，在此进行与上述相同的蚀刻。其结果，如图5所示，在第一催化剂层80a的位置，蚀刻从第一面朝向第二面沿相对于第一面垂直的方向进行。
另一方，第二催化剂粒子81b随着蚀刻的进行而朝向第一面移动，在此进行与上述相同的蚀刻。其结果，如图6所示，在第二催化剂层80b的位置，蚀刻从第二面朝向第一面沿相对于第二面垂直的方向进行。
如此，如图7以及图8所示，在第一面形成第一凹部，并且在第二面形成第二凹部R2。若这些凹部的深度之和为基板10的厚度以上，则这些凹部在它们交叉的位置彼此相连。如此，在上述的交叉部形成贯通孔。
之后，将第一掩模层90a及第二掩模层90b以及第一催化剂层80a及第二催化剂层80b从基板10去除。也可以不将第一掩模层90a及第二掩模层90b以及第一催化剂层80a及第二催化剂层80b的一个以上从基板10去除。
接下来，在基板10上形成图2所示的导电层20a而获得导电基板CS。导电层20a例如能够通过向基板10的表面区域高浓度地掺杂杂质而形成。由多晶硅构成的导电层20a例如能够通过LPCVD(low pressure chemical vapor deposition，低压力化学气相沉积)而形成。金属构成的导电层20a例如能够通过电镀、还原镀、或置换镀而形成。
镀液是包含被镀敷金属的盐的液体。作为镀液，能够使用包含硫酸铜五水合物与硫酸的硫酸铜镀液、包含焦磷酸铜与焦磷酸钾的焦磷酸铜镀液以及包含氨基磺酸镍与硼的氨基磺酸镍镀液等一般的镀液。
导电层20a优选通过使用了含被镀敷金属的盐、表面活性剂、以及超临界或亚临界状态的二氧化碳的镀液的镀覆法而形成。在该镀覆法中，表面活性剂介于由超临界二氧化碳构成的粒子与由包含被镀敷金属的盐的溶液构成的连续相之间。即，在镀液中，使表面活性剂形成胶束，超临界二氧化碳被取入这些胶束。
在通常的镀覆法中，被镀敷金属向凹部的底部附近的供给有时不充足。这在凹部的深度D与宽度或直径W之比D/W较大的情况下特别显著。
取入了超临界二氧化碳的胶束能够也容易地进入较窄的间隙。而且，伴随着这些胶束的移动，包含被镀敷金属的盐的溶液也移动。因此，通过使用了包含被镀敷金属的盐、表面活性剂以及超临界或亚临界状态的二氧化碳的镀液的镀覆法，能够容易地形成厚度均匀的导电层20a。
接下来，在导电层20a上形成电介质层30。电介质层30例如能够通过CVD(chemicalvapor deposition，化学气相沉积)而形成。或者，电介质层30能够通过使导电层20a的表面氧化、氮化、或氮氧化而形成。
接着，在电介质层30上形成导电层20b。作为导电层20b，例如形成由多晶硅或金属构成的导电层。这样的导电层20b例如能够通过与针对导电层20a所述的方法相同的方法来形成。
接下来，在对导电层20b进行了图案化之后，在电介质层30形成开口部。开口部形成于第一主面S1中的未设有第一凹部R1区域的位置。这里，使电介质层30中的位于第一主面S1上的部分呈框形状开口。该开口部例如能够通过基于光刻的掩模的形成、以及基于蚀刻的图案化而形成。
接着，对金属层进行成膜，并对其进行图案化，从而获得第一内部电极70a以及第二内部电极70b。第一内部电极70a以及第二内部电极70b例如能够通过基于溅射或镀覆的成膜与光刻的组合来形成。
之后，形成绝缘层60。绝缘层60在与第一内部电极70a的一部分以及第二内部电极70b的一部分对应的位置开口。绝缘层60例如能够通过基于CVD的成膜与光刻的组合来形成。
接下来，在绝缘层60上形成第一外部电极70c以及第二外部电极70d。具体而言，首先，形成第一金属层70c1以及70d1。接下来，形成第二金属层70c2以及70d2。第一金属层70c1及70d1以及第二金属层70c2及70d2例如能够通过基于溅射或镀覆的成膜与光刻的组合来形成。
之后，形成绝缘层50。进而，对如此获得的构造进行切割。如以上那样，获得了图1以及图2所示的电容器1。
在该方法中，优选如图9所示那样形成第一凹部R1以及第二凹部R2。
在图9中，第一凹部R1是分别沿第一方向即Y方向延伸的第一沟槽。这些第一沟槽形成了分别由在第一方向上排列两个以上的第一沟槽构成且在与第一方向交叉的第二方向、这里为X方向上排列的多个第一列。第一列的相邻的各两个列的由在第一方向上排列两个以上的第一沟槽夹着的第一部分B1的位置不同。
另外，第二凹部R2是分别沿第三方向即X方向延伸的第二沟槽。这些第二沟槽形成了分别由在第三方向上排列的两个以上的第二沟槽形成且在与第三方向交叉的第四方向、这里为Y方向上排列的多个第二列。第二列的相邻的各两个的由在第三方向上排列的两个以上的第二沟槽夹着的第二部分B2的位置不同。
另外，这里，“第一部分的位置”是第一方向上的位置。另外，“第二部分的位置”是第三方向上的位置。
在上述的方法中，第一催化剂层80a以及第二催化剂层80b例如通过镀覆形成。在该情况下，第一催化剂层80a以及第二催化剂层80b的材料从镀液供给。
在占第一掩模层90a的开口部的比例小的区域中，与站第一掩模层90a的开口部的比例大的区域相比，供给到在开口部的位置露出的第一面的上述材料的量变多。因此，在占第一掩模层90a的开口部的比例小的区域中，与占第一掩模层90a的开口部的比例大的区域相比，第一催化剂层80a的每单位面积的第一催化剂粒子81a的量变多。
同样，在占第二掩模层90b的开口部的比例小的区域中，与占第二掩模层90b的开口部的比例大的区域相比，供给到在开口部的位置露出的第二面的上述材料的量变多。因此，在占第二掩模层90b的开口部的比例小的区域中，与占第二掩模层90b的开口部的比例大的区域相比，第二催化剂层80b的每单位面积的第二催化剂粒子81b的量变多。
催化剂粒子的量对蚀刻速率产生影响。即，催化剂粒子的量越多，蚀刻速率越高。
在第一列的相邻的各两个间使第一部分B1的位置相等的情况下，与第一部分B1对应的位置的附近的区域和其他区域之间的占第一掩模层90a的开口部的比例之差较大。因此，在该情况下，在第一部分B1的附近的区域和其他区域之间，可能在第一凹部R1的深度上产生较大的差。
同样，在第二列的相邻的各两个间使第二部分B2的位置相等的情况下，与第二部分B2对应的位置的附近的区域和其他区域之间的占第二掩模层90b的开口部的比例之差较大。因此，在该情况下，在第二部分B2的附近的区域和其他区域之间，可能在第二凹部R2的深度上产生较大的差。
在图9所示的配置中，在第一列的相邻的各两个间第一部分B1的位置不同。因此，与在第一列的相邻的各两个间使第一部分B1的位置相等的情况相比，与第一部分B1对应的位置的附近的区域和其他区域之间的占第一掩模层90a的开口部的比例之差较小。因而，若采用图9所示的配置，则能够减小第一凹部R1的深度的偏差。
同样，在图9所示的配置中，在第二列的相邻的各两个间第二部分B2的位置不同。因此，与在第二列的相邻的各两个间使第二部分B2的位置相等的情况相比，与第二部分B2对应的位置的附近的区域和其他区域之间的占第二掩模层90b的开口部的比例之差较小。因而，若采用图9所示的配置，则能够减小第二凹部R2的深度的偏差。
另外，在采用了图9所示的配置的情况下，在形成第一凹部R1以及第二凹部R2之后进行的成膜中，例如也能够更均匀地供给沉积材料。因而，能够实现较高的膜厚均匀性。
在上述的方法中，同时进行用于形成第一凹部R1的蚀刻与用于形成第二凹部R2的蚀刻。这些蚀刻也可以分别进行。在该情况下，在第一催化剂层80a与第二催化剂层80b之间，也可以使每单位面积的贵金属的量相等。
另外，在上述的方法中，通过MacEtch形成有第一凹部R1以及第二凹部R2，但也可以通过其他方法形成第一凹部R1以及第二凹部R2的至少一方。例如，在形成深度较小的凹部的情况下、在将宽度或直径较大的凹部彼此隔开充足的距离而形成的情况下，也可以利用反应性离子蚀刻(RIE)等MacEtch以外的蚀刻法。
在该电容器1中，包含电介质层30与导电层20b的层叠结构不仅设于第一主面S1上以及第一凹部R1内，还设于第二主面S2上以及第二凹部R2内。因此，该电容器1能够实现较大的电容量。
另外，该电容器1如以下说明那样，容易制造。
在将第一凹部R1设于第一主面S1的整体、将第一内部电极70a以及第二内部电极70b配置为与第一主面S1相对的情况下，产生采用复杂结构的需要。例如，需要用于使第二内部电极70b与导电层20b电绝缘的绝缘层，产生在该绝缘层形成用于将第二内部电极70b与导电基板CS电连接的贯通孔的需要。而且，为了将第二内部电极70b与导电基板CS电连接，形成于该绝缘层以及电介质层30的贯通孔的位置必须在第一主壁部上。在第一主壁部较薄的情况下，这些贯通孔的形成要求较高的位置精度。
在参照图1以及图2而说明的电容器1中，第一凹部R1仅设于第一主面S1的一部分的区域。第二凹部R2设于第二主面S2中的与第一主面S1的上述一部分的区域和第一主面S1的其他一部分的区域对应的区域。另外，第一内部电极70a设于第一主面S1的上述一部分的区域上，并与导电层20b电连接。而且，第二内部电极70b设于第一主面S1的上述其他一部分的区域上，并与导电基板CS电连接。
由于第一凹部R1仅设于第一主面S1的一部分的区域，因此第一主面S1中的未设有第一凹部R1的区域不需要由导电层20b覆盖。因此，能够省略用于使第二内部电极70b与导电层20b电绝缘的绝缘层，在该情况下，不会产生在该绝缘层形成贯通孔的需要。
另外，在参照图1以及图2而说明的电容器1中，第二内部电极70b与导电基板CS的电连接在未设有第一凹部R1的区域中进行。在为了使第二内部电极70b与导电基板CS电连接而使电介质层30开口的工序中，不要求较高的位置精度。
另外，在该电容器1中，第一凹部R1以及第二凹部R2是长度方向相互交叉的第一以及第二沟槽，它们的深度之和为导电基板CS的厚度以上。因此，若形成第一凹部R1以及第二凹部R2，则在它们交叉的位置产生图9所示的贯通孔TH。因而，除了形成第一凹部R1以及第二凹部R2的工序之外，无需进行另外形成贯通孔的工序。
而且，在该电容器1中，利用贯通孔TH进行上述层叠结构中的位于第一主面S1上的部分与位于第二主面S2上的部分的电连接。因此，能够将第一内部电极70a以及第二内部电极70b这两方配置于电容器1的单侧。采用这样的构成的电容器1能够以相对较少的工序数进行制造。
而且，在该电容器1中，将第一内部电极70a以及第二内部电极70b这两方配置于电容器1的单侧。因此，能够将第一外部电极70c以及第二外部电极70d也配置于电容器1的单侧。采用这种构成的电容器1容易安装于布线基板等。
另外，本发明并不原样地限定于上述实施方式，在实施阶段中，在不脱离其主旨的范围内能够对构成要素进行变形而具体化。另外，通过上述实施方式所公开的多个构成要素的适当的组合，能够形成各种发明。例如，也可以从实施方式所示的全部构成要素中删除几个构成要素。而且，也可以适当组合不同实施方式中的构成要素。

Claims (5)

1.一种电容器，具备：
导电基板，具有第一主面与第二主面，在所述第一主面的一部分的区域设置一个以上的第一凹部，在所述第二主面中的与所述第一主面的所述一部分的区域和所述第一主面的其他一部分的区域对应的区域设有一个以上的第二凹部；
导电层，覆盖所述第一主面、所述第二主面、所述一个以上的第一凹部的侧壁及底面、以及所述一个以上的第二凹部的侧壁及底面；
电介质层，夹设于所述导电基板与所述导电层之间；
第一内部电极，设于所述第一主面的所述一部分的区域上，并与所述导电层电连接；以及
第二内部电极，设于所述第一主面的所述其他一部分的区域上，并与所述导电基板电连接，
所述一个以上的第一凹部为一个以上的第一沟槽，所述一个以上的第二凹部为一个以上的第二沟槽，所述一个以上的第一沟槽的长度方向与所述一个以上的第二沟槽的长度方向相互交叉，所述一个以上的第一沟槽与所述一个以上的第二沟槽在彼此的交叉部彼此相连。
2.如权利要求1所述的电容器，
所述一个以上的第二凹部的深度与所述一个以上的第一凹部的深度相比更大。
3.如权利要求1所述的电容器，
所述一个以上的第一凹部是分别向第一方向延伸的多个第一沟槽，所述多个第一沟槽形成分别由在所述第一方向上排列的两个以上的第一沟槽构成、且在与所述第一方向交叉的第二方向上排列的多个第一列，所述多个第一列的相邻的各两个中的被在所述第一方向上排列的所述两个以上的第一沟槽夹着的第一部分的位置不同，
所述一个以上的第二凹部是分别向第三方向延伸的多个第二沟槽，所述多个第二沟槽形成分别由在所述第三方向上排列的两个以上的第二沟槽构成、且在与所述第三方向交叉的第四方向上排列的多个第二列，所述多个第二列的相邻的各两个中的被在所述第三方向上排列的所述两个以上的第二沟槽夹着的第二部分的位置不同。
4.一种蚀刻方法，包括如下工序：
在半导体基板的一方的主面形成包含贵金属的第一催化剂层；
在所述半导体基板的另一方的主面形成包含所述贵金属、且每单位面积的所述贵金属的质量与所述第一催化剂层的每单位面积的所述贵金属的质量不同的第二催化剂层；以及
之后，向所述一方的主面及所述另一方的主面供给包含氧化剂与氟化氢的蚀刻剂，
所述第一催化剂层形成于所述一方的主面的一部分的区域，所述第二催化剂层形成于所述另一方的主面中的与所述一方的主面的所述一部分的区域和所述一方的主面的其他一部分的区域对应的区域，
通过所述蚀刻剂的供给，在所述一方的主面中的所述第一催化剂层的位置形成一个以上的第一凹部，在所述另一方的主面中的所述第二催化剂层的位置形成一个以上的第二凹部，
所述一个以上的第一凹部为一个以上的第一沟槽，所述一个以上的第二凹部为一个以上的第二沟槽，所述一个以上的第一沟槽的长度方向与所述一个以上的第二沟槽的长度方向相互交叉，所述一个以上的第一沟槽与所述一个以上的第二沟槽在彼此的交叉部彼此相连。
5.如权利要求4所述的蚀刻方法，
以所述第二催化剂层与所述第一催化剂层相比具有更大的每单位面积的所述贵金属的质量的方式形成所述第一催化剂层以及第二催化剂层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114008767A (zh) * 2019-08-21 2022-02-01 株式会社村田制作所 半导体装置
JP7317649B2 (ja) * 2019-09-20 2023-07-31 株式会社東芝 コンデンサ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637877A (zh) * 2013-11-13 2015-05-20 株式会社东芝 半导体芯片的制造方法、半导体芯片及半导体装置
CN107665820A (zh) * 2016-07-28 2018-02-06 株式会社东芝 蚀刻方法、半导体芯片的制造方法及物品的制造方法
WO2019171470A1 (ja) * 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007027169A2 (en) * 2005-08-30 2007-03-08 University Of South Florida Method of manufacturing silicon topological capacitors
TWI423282B (zh) * 2005-12-22 2014-01-11 Ngk Spark Plug Co 電容器與配線板及其製造方法
US7719079B2 (en) * 2007-01-18 2010-05-18 International Business Machines Corporation Chip carrier substrate capacitor and method for fabrication thereof
JP5023999B2 (ja) 2007-11-30 2012-09-12 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法
JP4952937B2 (ja) 2007-11-30 2012-06-13 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法
US8101494B2 (en) * 2008-08-14 2012-01-24 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
US8492260B2 (en) * 2010-08-30 2013-07-23 Semionductor Components Industries, LLC Processes of forming an electronic device including a feature in a trench
JP5644340B2 (ja) 2010-10-04 2014-12-24 株式会社デンソー キャパシタ構造体およびその製造方法
US9608130B2 (en) * 2011-12-27 2017-03-28 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
JP6121959B2 (ja) * 2014-09-11 2017-04-26 株式会社東芝 エッチング方法、物品及び半導体装置の製造方法、並びにエッチング液
JP6481518B2 (ja) 2015-06-02 2019-03-13 日産自動車株式会社 コンデンサ構造体、コンデンサモジュール及びコンデンサ構造体の製造方法
WO2017145515A1 (ja) 2016-02-22 2017-08-31 株式会社村田製作所 半導体コンデンサおよび電源モジュール
JP6688489B2 (ja) 2016-06-17 2020-04-28 株式会社村田製作所 電子装置及びその製造方法
JP2018170440A (ja) 2017-03-30 2018-11-01 大日本印刷株式会社 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
KR102402798B1 (ko) * 2017-07-13 2022-05-27 삼성전기주식회사 커패시터 및 이를 포함하는 실장기판
WO2019058922A1 (ja) 2017-09-19 2019-03-28 株式会社村田製作所 キャパシタ
WO2019107130A1 (ja) 2017-11-30 2019-06-06 株式会社村田製作所 キャパシタ
JP7160594B2 (ja) * 2018-08-09 2022-10-25 太陽誘電株式会社 キャパシタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637877A (zh) * 2013-11-13 2015-05-20 株式会社东芝 半导体芯片的制造方法、半导体芯片及半导体装置
CN107665820A (zh) * 2016-07-28 2018-02-06 株式会社东芝 蚀刻方法、半导体芯片的制造方法及物品的制造方法
WO2019171470A1 (ja) * 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法

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