CN111868919A - 半导体装置、及半导体装置的安装结构 - Google Patents
半导体装置、及半导体装置的安装结构 Download PDFInfo
- Publication number
- CN111868919A CN111868919A CN201980017071.3A CN201980017071A CN111868919A CN 111868919 A CN111868919 A CN 111868919A CN 201980017071 A CN201980017071 A CN 201980017071A CN 111868919 A CN111868919 A CN 111868919A
- Authority
- CN
- China
- Prior art keywords
- lead
- semiconductor device
- region
- resin
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 279
- 229920005989 resin Polymers 0.000 claims abstract description 162
- 239000011347 resin Substances 0.000 claims abstract description 162
- 238000007789 sealing Methods 0.000 claims abstract description 84
- 230000003746 surface roughness Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 description 16
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 238000004080 punching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 238000005336 cracking Methods 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000035882 stress Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000008642 heat stress Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49506—Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/4952—Additional leads the additional leads being a bump or a wire
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
- H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/26175—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/29298—Fillers
- H01L2224/29299—Base material
- H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/29339—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
- H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/4901—Structure
- H01L2224/4903—Connectors having different sizes, e.g. different diameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1027—IV
- H01L2924/10272—Silicon Carbide [SiC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Geometry (AREA)
- Ceramic Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明提供一种半导体装置,其具备:引线、第一半导体元件、覆盖上述引线及上述第一半导体元件各自的至少一部分的密封树脂。上述引线具有搭载上述第一半导体元件的主面及与上述主面相反侧的背面。另外,上述引线包含第一部,该第一部具有在上述主面与上述背面远离的z方向上位于上述主面与上述背面之间的第一面。上述引线的上述第一面被上述密封树脂覆盖,且在z方向视角中交替地配置多个凸区域和多个凹区域而构成。
Description
技术领域
本公开涉及半导体装置、及半导体装置的安装结构。
背景技术
专利文献1中公开有现有的半导体装置。公开的半导体装置具备引线、搭载于引线的半导体元件、以及覆盖引线及半导体元件的密封树脂。
现有技术文献
专利文献
专利文献1:日本特开2011-243839号公报
发明内容
发明所要解决的课题
一般而言,半导体元件由于通电而发热。另外,在将树脂封装型半导体装置安装于例如电路基板时,随着安装作业,可在半导体装置的内部产生应力。通过这种发热或应力,有时产生在密封树脂发生龟裂等的不良情况。
本公开是在考虑到上述的情况下设计的。因此,本公开的课题在于,提供一种半导体装置,通过防止或抑制在密封树脂产生上述那样的不良情况,可提高密封树脂的可靠性。
用于解决课题的方案
由本公开提供的半导体装置具备:第一引线;第一半导体元件;以及密封树脂,其覆盖上述第一引线及上述第一半导体元件各自的至少一部分。上述第一引线包含第一引线第一部,该第一引线第一部具有:搭载上述第一半导体元件的第一引线主面、朝向与上述第一引线主面相反的一侧的第一引线背面、及在上述第一引线主面和上述第一引线背面远离的厚度方向上位于上述第一引线主面与上述第一引线背面之间的第一引线第一面。上述第一引线第一面被上述密封树脂覆盖,且在上述厚度方向视角中交替地配置多个凸区域和多个凹区域而构成。
发明效果
根据本公开,能够提高密封树脂的可靠性。
本公开的其它的特征及优点通过以下参照附图进行的详细的说明将变得更加清晰。
附图说明
图1是说明第一实施方式的半导体装置的立体图。
图2是表示第一实施方式的半导体装置的俯视图。
图3是说明第一实施方式的半导体装置的俯视图。
图4是表示第一实施方式的半导体装置的主视图。
图5是表示第一实施方式的半导体装置的侧视图。
图6是沿着图3的VI-VI线的剖视图。
图7是沿着图3的VII-VII线的剖视图。
图8是说明第一实施方式的半导体装置的俯视图。
图9是说明第一实施方式的半导体装置的俯视图。
图10是说明第一实施方式的半导体装置的仰视图。
图11是说明第一实施方式的半导体装置的侧视图。
图12是沿着图11的XII-XII线的剖视图。
图13是沿着图11的XIII-XIII线的剖视图。
图14是说明第一实施方式的半导体装置的俯视图。
图15是沿着图14的XV-XV线的剖视图。
图16是说明第一实施方式的半导体装置的剖视图。
图17是说明第一实施方式的半导体装置的剖视图。
图18是说明第一实施方式的半导体装置的俯视图。
图19是说明第一实施方式的半导体装置的俯视图。
图20是说明第一实施方式的安装结构的立体图。
图21是沿着图20的XXI-XXI线的剖视图。
图22是说明第一实施方式的半导体装置的第一变形例的立体图。
图23是说明第一实施方式的半导体装置的第二变形例的立体图。
图24是说明第一实施方式的半导体装置的第二变形例的俯视图。
图25是说明第一实施方式的半导体装置的第三变形例的立体图。
图26是说明第二实施方式的半导体装置的俯视图。
具体实施方式
以下,参照附图对本公开的实施方式进行具体地说明。
本公开中的“第一”、“第二”、“第三”等的术语仅为了区分对象物而使用,不是对对象物进行排名。
〔第一实施方式半导体装置A1〕
图1~图19表示第一实施方式的半导体装置。图示的半导体装置A1具备:多个引线1、2、多个第一半导体元件3、多个第二半导体元件4、多个第三半导体元件5、多个电子零件49、多个导线91、92、93、支撑部件6及密封树脂7。半导体装置A1的用途没有特别限定,半导体装置A1作为例如变频马达的驱动控制中使用的IPM(Intelligent Power Module:智能功率模块)而构成。
图1是说明半导体装置A1的立体图。图2是表示半导体装置A1的俯视图。图3是说明半导体装置A1的俯视图。图4是表示半导体装置A1的主视图。图5是表示半导体装置A1的侧视图。图6是沿着图3的VI-VI线的剖视图。图7是沿着图3的VII-VII线的剖视图。图8是说明半导体装置A1的俯视图。图9是说明半导体装置A1的俯视图。图10是说明半导体装置A1的仰视图。图11是说明半导体装置A1的侧视图。图12是沿着图11的XII-XII线的剖视图。图13是沿着图11的XIII-XIII线的剖视图。图14是说明半导体装置A1的俯视图。图15是沿着图14的XV-XV线的剖视图。图16是说明半导体装置A1的剖视图。图17是说明半导体装置A1的剖视图。图18是说明半导体装置A1的俯视图。图19是说明半导体装置A1的俯视图。
多个引线1、2支撑多个第一半导体元件3、多个第二半导体元件4及多个第三半导体元件5,且构成向它们的导通路径。多个引线1、2为导电部件,例如使用引线框架形成。施加于多个引线1的电压比施加于多个引线2的电压高,但本公开不限定于此。例如,在半导体装置A1作为IPM构成的情况下,在多个引线1流通马达的驱动电流,在多个引线2流通控制电流。因此,对多个引线1施加比多个引线2高的电压,且流通更大的电流。根据这样,有时多个引线1称为“高压引线”或“电源线”,多个引线2称为“低压引线”或“控制引线”。多个引线1、2能够通过例如冲裁加工,对金属(Cu等)的板材料实施切断及弯曲,由此形成。
多个引线1包含引线1A~1G及1Z。多个引线2包含引线2A~2F及2Z。
如图3所示,引线1A~1G及1Z的组和引线2A~2F及2Z的组在y方向上远离配置。
引线1A~1G及1Z在形状、位置、及与半导体元件的导通关系中,适当采用不同的方式。以下,对各个引线1进行说明,但相互共同的事项适当省略说明。
如图1、3、4及6~8所示,引线1A(“第一引线”)具有第一部101A、第二部102A、第三部103A、第四部104A。
第一部101A具有:主面111A、背面112A、第一面121A、第二面122A、第三面123A、一对第四面124A、一对第五面125A、一对第六面126A、一对第七面127Aと、多个凹部1111A、多个槽部1112A及多个槽部1113A。
主面111A是在z方向上朝向一侧的面,除多个凹部1111A之外,是平坦的面(以下,即使是形成有多个凹部的面,在作为整体平坦的情况下,称为“平坦的面”)。背面112A是在z方向上与主面111A相反一侧的面,是平坦的面。在主面111A搭载有第一半导体元件3及第三半导体元件5。在图示的例子中,在第一部101A的主面111A搭载有三个第一半导体元件3和三个第三半导体元件5,但半导体元件的个数不限定于该例。也可以是在第一部101A未搭载第三半导体元件5的结构。
第一面121A在z方向上位于主面111A与背面112A之间,作为整体朝向x方向一侧(图3的右侧)。第一面121A与主面111A和背面112A连接。例如,如图8~图10所示,第一面121A具有多个凸区域131A和多个凹区域132A。凸区域131A在z方向视角中为凸状,在x方向上为(图9中右侧)凸。凹区域132A在z方向视角中为凹状,图9中,相对于凸区域131A向左侧为凹状。多个凸区域131A和多个凹区域132A交替地配置。
凸区域131A及凹区域132A的形状没有特别限定。凸区域131A和凹区域132A只要各自在z方向视角中为凸状及凹状即可,也可以不明确地识别彼此的边界。图9及图10所示的例子中,将对第一面121A的凹凸进行了平均化的面设为基准面(平均面)1210A,将从基准面1210A突出的部分设为凸区域131A,将从基准面1210A退避的部分设为凹区域132A。
在图示的例子中,各凸区域131A及各凹区域132A设置至第一面121A的宽度方向(z方向)整体。也可以代替该情况,仅将各凸区域131A及/或各凹区域132A设置于第一面121A的z方向的一部分。另外,在图示的例子中,多个凸区域131A及多个凹区域132A设置于第一面121A的y方向整个区域,但也可以代替该情况,仅将多个凸区域131A及/或多个凹区域132A设置于第一面121A的y方向的一部分范围。
在图示的例子中,凸区域131A及凹区域132A在z方向视角中具有圆弧形状的轮廓。凸区域131A的曲率半径R1及凹区域132A的曲率半径R2的大小适当设定。例如,曲率半径R1和曲率半径R2也可以相同,也可以不同。在图示的例子中,曲率半径R1比曲率半径R2小。
如图11所示,第一面121A具有第一区域1211A和第二区域1212A。第一区域1211A是比第二区域1212A粗糙的面(即,表面粗糙度相对较大)。第一区域1211A位于比第二区域1212A靠主面111A侧,但本公开不限定于此。
在图示的例子中,第一区域1211A的z方向尺寸根据y方向的位置不同而各异。更具体而言,第一区域1211A中、包含于某凸区域131A的部分的z方向的最大尺寸Zm1比包含于某凹区域132A的部分的z方向的最小尺寸Zm2大。
如图10~图13所示,背面112A具有第一部1121A及多个第二部1122A。第一部1121A包含在俯视时与第一半导体元件3重叠的部位,在图示的例子中,由相对于z方向为直角的平坦面构成。第二部1122A是被将在z方向视角中相邻的凹区域132A的底部彼此连结的线段Ls1和第一面121A包围的部分。如图12及图13所示,第二部1122A是以在x方向上越从第一部1121A远离,在z方向上越接近主面111A的方式倾斜、例如缓和的凸曲面。
第二区域1212A具有多个凸部1212Aa、多个凹部1212Ab、多个凸部1212Ac及多个凹部1212Ad。凸部1212Aa是第二区域1212A与第一区域1211A的边界中、向z方向一侧(上侧)为凸的部位。凹部1212Ab是第二区域1212A与第一区域1211A的边界中、向z方向另一侧(下侧)为凹的部位。多个凸部1212Aa和多个凹部1212Ab在y方向上交替地配置。凸部1212Ac是第二区域1212A与背面112A的边界中、向z方向另一侧(下侧)为凸的部位。凹部1212Ad是第二区域1212A与背面112A的边界中、向z方向一侧(上侧)为凹的部位。多个凸部1212Ac和多个凹部1212Ad在y方向上交替地配置。另外,凸部1212Aa与凸部1212Ac在z方向上相邻,凹部1212Ab与凹部1212Ad在z方向上相邻。z方向上相邻的凸部1212Aa和凸部1212Ac的最大的尺寸z3比z方向上相邻的凹部1212Ab和凹部1212Ad的最小的尺寸z4大。
第一部101A具有第一凸部141A。第一凸部141A位于主面111A和第一面121A的第一区域1211A之间,且从主面111A向z方向突出。第一凸部141A也可以形成为横跨主面111A与第一区域1211A(第一面121A)的边界的总长,也可以仅形成于该边界的一部分。
第一面121A具有多个凸区域131A及凹区域132A的结构也可以是具有第一区域1211A、第二区域1212A、多个第二部1122A及第一凸部141A的全部或仅具有任一区域的结构,也可以是不具有这些的结构。例如,在通过冲裁加工金属的板材料而形成引线1A的情况下,在用于冲裁的金属模具中形成与多个凸区域131A及多个凹区域132A对应的凹凸部分。当通过该金属模具的凹凸部分相对于成为第一部101A的部分,在z方向上从背面112A侧向主面111A移动而进行冲裁时,在多个凸区域131A及多个凹区域132A形成第一区域1211A和第二区域1212A。相对平滑的(即,表面粗糙度相对较小)第二区域1212A相当于通过金属模具的剪切而形成的部位。相对粗糙的第一区域1211A相当于板材料断裂的面。背面112A的第二部1122A是冲裁时,背面112A的一部分利用金属模具在z方向上向主面111A侧变形的部分。第一凸部141A是由于板材料的断裂而向z方向拉长的部分。
如图8所示,第二面122A是在x方向上位于与第一面121A相反一侧的面,且朝向x方向另一侧(左侧)。第二面122A在z方向上位于主面111A与背面112A之间,在图示的例子中,与主面111A和背面112A连接。第二面122A是比第一面121A平滑的面。
第三面123A位于第一面121A与第二面122A之间,且朝向y方向一侧(图8中的上侧)。第三面123A在z方向上位于主面111A与背面112A之间,在图示的例子中,与主面111A和背面112A连接。第三面123A是比第一面121A平滑的面。
一对第四面124A是在y方向上位于与第三面123A相反一侧的面,且朝向y方向另一侧(图8的下侧)。一对第四面124A在x方向上相互远离。各第四面124A在z方向上位于主面111A与背面112A之间,在图示的例子中,与主面111A和背面112A连接。
一对第五面125A在x方向上位于第一面121A与第二面122A之间,相对于第一面121A及第二面122A位于y方向另一侧。一对第五面125A各自与第一面121A和第二面122A连接。第五面125A相对于x方向倾斜。第五面125A在z方向上位于主面111A与背面112A之间,在图示的例子中,与主面111A和背面112A连接。
一对第六面126A在x方向上位于一对第五面125A之间,且在y方向上位于一对第五面125A与第四面124A之间。在图示的例子中,各第六面126A与一对第四面124A的一方和一对第五面125A的一方连接。各第六面126A朝向x方向。各第六面126A在z方向上位于主面111A与背面112A之间,在图示的例子中,与主面111A和背面112A连接。
一对第七面127A在x方向上分别位于第一面121A与第三面123A之间、及第二面122A与第三面123A之间。另外,各第七面127A在y方向上位于第三面123A与第一面121A或第二面122A之间。x方向一侧(图8的右侧)的第七面127A与第一面121A和第三面123A连接,x方向另一侧(左侧)的第七面127A与第二面122A和第三面123A连接。在图示的例子中,各第七面127A在z方向视角中为凸曲面。各第七面127A在z方向上位于主面111A与背面112A之间,在图示的例子中,与主面111A和背面112A连接。
在图示的例子中,在x方向一侧(第一面121A所在的一侧)的第四面124A、第五面125A及第六面126A形成有多个凸区域及多个凹区域。这些区域与例如第一面121A的凸区域131A及凹区域132A一样。另外,这些第四面124A、第五面125A及第六面126A也可以是具有与第一面121A的第一区域1211A及第二区域1212A一样的区域的结构。另外,这些第四面124A、第五面125A及第六面126A也可以是具有上述的第一凸部141A的结构。另外,背面112A也可以是具有与这些第四面124A、第五面125A及第六面126A的多个凸区域131A及凹区域132A对应的多个第二部1122A的结构。
如图8所示,第一部101A具有多个凹部1111A、多个槽部1112A及多个槽部1113A。
多个凹部1111A从主面111A向z方向凹陷。凹部1111A的z方向视角形状没有特别限定,图9所示的例子中,为矩形状。另外,在图示的例子中,多个凹部1111A配置成矩阵状。多个凹部1111A在x方向上以间距Px1排列。多个凹部1111A在y方向上以间距Py1排列。间距Px1及间距Py1的大小适当设定,例如,也可以相互相同,也可以不同。在图示的例子中,间距Px1与间距Py1相同。
图16中表示凹部1111A的截面形状的一例。同图所示的例子中,凹部1111A具有第一面1111Aa、多个第二面1111Ab。第一面1111Aa是处于z方向上最深的位置、例如平坦的矩形状面。多个第二面1111Ab是介于第一面1111Aa与主面111A之间且相对于z方向倾斜的平面。在图示的例子中,在凹部1111A的周围形成有第三面1111Ac。第三面1111Ac是相对于主面111A向z方向鼓起的形状的面。第三面1111Ac是形成凹部1111A时,周围鼓起的部分。
图8所示的例子中,槽部1112A及槽部1113A以在z方向视角中构成环状的方式形成。在槽部1112A及槽部1113A的内侧未形成凹部1111A。在z方向视角中,槽部1113A配置于槽部1112A的外侧。
如图14及图15所示,槽部1112A及槽部1113A从主面111A向z方向凹陷。图17所示的例子中,槽部1112A的深度D2比槽部1113A的深度D3深。
如图17所示,槽部1112A具有第一面1112Aa及一对第二面1112Ab。第一面1112Aa是处于z方向上最深的位置、例如平坦的带状面。一对第二面1112Ab是介于第一面1112Aa与主面111A之间,且相对于z方向倾斜的带状平面。在图示的例子中,在槽部1112A的周围形成有第三面1112Ac。第三面1112Ac是相对于主面111A向z方向鼓起的形状的面。第三面1112Ac是在形成槽部1112A时,周围鼓起的部分。
槽部1113A具有一对第二面1113Ab。一对第二面1112Ab是相对于z方向倾斜的带状平面。另外,在图示的例子中,在槽部1113A的周围形成有第三面1113Ac。第三面1113Ac是相对于主面111A向z方向鼓起的形状的面。第三面1113Ac是在形成槽部1113A时,周围鼓起的部分。
如图2所示,第二部102A是引线1A中从密封树脂7突出的部分。第二部102A在y方向上相对于第一部101A向与引线2的相反一侧突出。第二部102A为了例如将半导体装置A1与外部的电路电连接而使用。在图示的例子中,第二部102A向z方向上侧折弯(例如参照图1)。
如图3所示,第三部103A及第四部104A介于第一部101A与第二部102A之间。第三部103A及第四部104A利用密封树脂7覆盖。如图7所示,第四部104A相对于第一部101A以尺寸z1位于z方向上侧,并与第二部102A连接。第三部103A与第一部101A及第四部104A连接,且相对于y方向倾斜。在图示的例子中,第三部103A与第一部101A中一对第四面124A之间的部分连接。
如图3所示,引线1B、1C及1D相对于引线1A配置于x方向另一侧(左侧)。引线1B~1D的形状及尺寸适当设定,但在图示的例子中,引线1B、1C及1D为同形状及同尺寸。因此,以下,对引线1D进行说明。
如图3、图6及图18所示,引线1D具有第一部101D、第二部102D、第三部103D及第四部104D。
第一部101D具有:主面111D、背面112D、第一面121D、第二面122D、第三面123D、第四面124D、一对第七面127D及第八面128D、多个凹部1111D、多个槽部1112D及多个槽部1113D。
主面111D是在z方向上朝向一侧的面,是作为整体平坦的面。背面112D是朝向与主面111D相反一侧的面,是平坦的面。在主面111D搭载有第一半导体元件3及第三半导体元件5。在图示的例子中,在第一部101D的主面111D搭载有一个第一半导体元件3和一个第三半导体元件5,但本公开不限定于此。也可以是在第一部101D未搭载第三半导体元件5的结构。
第一面121D在z方向上位于主面111D与背面112D之间,并朝向x方向一侧(图3的右侧)。在图示的例子中,第一面121D与主面111D及背面112D连接。
第二面122D是在x方向上位于与第一面121D相反一侧的面。第二面122D在z方向上位于主面111D与背面112D之间,并与主面111D和背面112D连接。
第三面123D在x方向上位于第一面121D与第二面122D之间,且朝向y方向一侧(图18的上侧)。第三面123D在z方向上位于主面111D与背面112D之间,并与主面111D和背面112D连接。
第四面124D是在y方向上位于与第三面123D相反一侧的面,且朝向y方向另一侧(图18的下侧)。第四面124D在z方向上位于主面111D与背面112D之间,并与主面111D和背面112D连接。
一对第七面127D在x方向上位于第一面121D与第三面123D之间及第二面122D与第三面123D之间,在y方向上位于第一面121D及第二面122D与第三面123D之间。x方向一侧的第七面127D与第一面121D及第三面123D连接,x方向另一侧的第七面127D与第二面122D及第三面123D连接。在z方向视角中,第七面127D为凸曲面。第七面127D在z方向上位于主面111D与背面112D之间,并与主面111D和背面112D连接。
第八面128D介于第二面122D与第四面124D之间,并与第二面122D和第四面124D连接。在z方向视角中,第八面128D为凸曲面。第八面128D在z方向上位于主面111D与背面112D之间,并与主面111D和背面112D连接。
在第一部101D未形成与第一部101A的凸区域131A及凹区域132A相当的区域。
第一部101D具有多个凹部1111D、多个槽部1112D及多个槽部1113D。
多个凹部1111D从主面111D向z方向凹陷。凹部1111D的z方向视角形状没有特别限定,例如,是与凹部1111A一样的矩形状。另外,多个凹部1111D例如配置成矩阵状。多个凹部1111D与多个凹部1111A一样,在x方向上以间距Px1排列。另外,多个凹部1111D在y方向上以间距Py1排列。
凹部1111D的截面形状没有特别限定。例如,凹部1111D是与凹部1111A一样的截面形状。
槽部1112D及槽部1113D以在z方向视角中构成环状的方式形成。在槽部1112D及槽部1113D的内侧未形成凹部1111D。在z方向视角中,槽部1113D配置于槽部1112D的外侧。
槽部1112D及槽部1113D从主面111D向z方向凹陷。与槽部1112A及槽部1113A一样,槽部1112D的深度D2比槽部1113D的深度D3深。
槽部1112D及槽部1113D的截面形状与槽部1112A及槽部1113A的截面形状一样。
第二部102D是引线1D中从密封树脂7突出的部分。第二部102D在y方向上相对于第一部101D向与引线2的相反一侧突出。第二部102D为了例如将半导体装置A1与外部的电路电连接而使用。第二部102D向z方向上侧折弯。
第三部103D及第四部104D介于第一部101D与第二部102D之间。第三部103D及第四部104D利用密封树脂7覆盖。与第四部104A一样,第四部104D相对于第一部101D以尺寸z1位于z方向上侧,并与第二部102D连接。第三部103D与第一部101D及第四部104D连接,且相对于y方向倾斜。第三部103D与第一部101D中一对第四面124D之间的部分连接。
如图3及图18所示,引线1E相对于引线1D配置于x方向另一侧(左侧)。引线1E具有第二部102E及第四部104E。引线1E不具有搭载半导体元件的部位。
第二部102E是引线1E中从密封树脂7突出的部分。第二部102E在y方向上相对于第四部104E向与引线2的相反一侧突出。第二部102E为了例如将半导体装置A1与外部的电路电连接而使用。第二部102E向z方向上侧折弯。
第四部104E被密封树脂7覆盖,例如,z方向视角中为矩形状。与第四部104D一样,第四部104E相对于第一部101D以尺寸z1位于z方向上侧,并与第二部102E连接。
如图3及图18所示,引线1F相对于引线1E配置于x方向另一侧(左侧)。引线1F具有第二部102F及第四部104F。引线1F不具有搭载半导体元件的部位。
第二部102F是引线1F中从密封树脂7突出的部分。第二部102F在y方向上相对于第四部104F向与引线2的相反一侧突出。第二部102F为了例如将半导体装置A1与外部的电路电连接而使用。第二部102F向z方向上侧折弯。
第四部104F被密封树脂7覆盖,例如,z方向视角中为矩形状。与第四部104E一样,第四部104F相对于第一部101D以尺寸z1位于z方向上侧,并与第二部102F连接。
如图3及图18所示,引线1G相对于引线1F配置于x方向另一侧(左侧)。引线1G具有第二部102G及第四部104G。引线1G不具有搭载半导体元件的部位。
第二部102G是引线1G中从密封树脂7突出的部分。第二部102G在y方向上相对于第四部104G向与引线2的相反一侧突出。第二部102G为了例如将半导体装置A1与外部的电路电连接而使用。第二部102G向z方向上侧折弯。
第四部104G被密封树脂7覆盖,例如,z方向视角中为矩形状。与第四部104F一样,第四部104G相对于第一部101D以尺寸z1位于z方向上侧,并与第二部102G连接。
如图3所示,引线1Z相对于引线1A配置于x方向一侧(右侧)。引线1Z不与第一半导体元件3、第二半导体元件4及第三半导体元件5导通。引线1Z具有第二部102Z及第四部104Z。
第二部102Z是引线1Z中从密封树脂7突出的部分。第二部102Z在y方向上相对于第四部104Z向与引线2的相反一侧突出。第二部102Z向z方向上侧折弯。
第四部104Z被密封树脂7覆盖,例如,z方向视角中为矩形状。与第四部104A一样,第四部104Z相对于第一部101A以尺寸z1位于z方向上侧,并与第二部102Z连接。
如图3所示,引线2A、2B、2C、2D、2E、2F及2Z在形状、位置、及与半导体元件或电子零件的导通关系中适当采用不同的方式。以下,对各个引线2进行说明,但对相互共同的事项适当省略说明。
例如如图3所示,引线2A(“第二引线”)具有:多个第一部201A、多个第二部202A、多个第四部204A、第五部205A、第六部206A、第七部207A及第八部208A。
如图7所示,第一部201A具有主面211A及背面212A。主面211A是z方向上朝向一侧的面,是平坦的面。背面212A是z方向上朝向与主面211A相反一侧的面,是平坦的面。在主面211A搭载有第二半导体元件4。在图示的例子中,具有两个第一部201A,在各第一部201A的主面211A搭载有一个第二半导体元件4,但本公开不限定于此。
两个第一部201A在x方向上并排配置。x方向一侧(图3的右侧)的第一部201A与引线1A的第一部101A的第三面123A对置。另一侧(左侧)的第一部201A与引线1C的第一部101C的第三面123C对置。第一部201A的形状没有特别限定,在图示的例子中,z方向视角中为矩形状,更具体而言,为将x方向设为长边方向的长矩形状。
如图7所示,第一部201A位于z方向上距引线1A的第一部101A为尺寸z2的上侧。尺寸z2也可以与尺寸z1相同,也可以不同。在图示的例子中,尺寸z1与尺寸z2相同。
图3所示的例子中,具有两个第二部202A,各第二部202A是引线2A中从密封树脂7突出的部分。第二部202A在y方向上相对于第一部201A向与引线1的相反一侧突出。第二部202A为了例如将半导体装置A1与外部的电路电连接而使用。在图示的例子中,第二部202A向z方向上侧折弯。两个第二部202A在x方向上远离配置。
图3所示的例子中,具有两个第四部204A,各第四部204A介于第一部201A(图示的例子中,左侧的第一部201A)与对应的一个的第二部202A之间。两个第四部204A被密封树脂7覆盖。第四部204A的z方向的位置与第一部201A相同。右侧的第四部204A是沿y方向延伸的带状。左侧的第四部204A相对于x方向倾斜地延伸。
第五部205A介于两个第一部201A之间,并与两者连接。在图示的例子中,第五部205A是沿x方向较长地延伸的带状。
第六部206A是从右侧的第一部201A向x方向一侧延伸的部分。在图示的例子中,第六部206A是将x方向设为长边方向的长矩形状。
第七部207A是从第六部206A的右端向y方向延伸的带状。
第八部208A从第七部207A向y方向延伸,并从密封树脂7突出。
如图3及图19所示,第一部201A具有多个凹部2111A。多个凹部2111A从主面211A向z方向凹陷。凹部2111A的z方向视角形状没有特别限定,在图示的例子中,如图19所示为矩形状。另外,多个凹部2111A配置成矩阵状。多个凹部2111A在x方向上以间距Px2排列。多个凹部2111A在y方向上以间距Py2排列。间距Px2及间距Py2的大小没有特别限定,也可以相互相同,也可以不同。在图示的例子中,间距Px2与间距Py2相同。另外,间距Px2及间距Py2比图9所示的凹部1111A的间距Px1及间距Py1大。即,多个凹部1111A的配置密度(每预定面积的个数)比多个凹部2111A的配置密度大。凹部2111A的截面形状没有特别限定,例如与图16所示的凹部1111A的截面形状一样。
如图3所示,引线2B、引线2C及引线2D相对于引线2A的一部分配置于y方向(上侧)。
引线2B具有第一部201B及第二部202B。
第一部201B搭载有电子零件49(参照图1)。第一部201B的形状没有特别限定。第一部201B被密封树脂7覆盖。第一部201B的z方向的位置与第一部201A相同。
第一部201B具有多个凹部2111B及多个槽部2112B。
多个凹部2111B向z方向凹陷。凹部2111B的z方向视角形状没有特别限定,在图示的例子中,是与凹部2111A一样的矩形状。另外,多个凹部2111B在y方向上并排配置。多个凹部2111B与例如多个凹部2111A一样,在y方向上以间距Py2排列。另外,凹部2111B的截面形状没有特别限定。在图示的例子中,凹部2111B是与凹部2111A一样的截面形状。
在图示的例子中,槽部2112B以在z方向视角中划分电子零件49和多个凹部2111B的方式形成。槽部2112B向z方向凹陷。在图示的例子中,槽部2112B的截面形状是与槽部1112A一样的形状。
第二部202B是引线2B中从密封树脂7突出的部分。第二部202B在y方向上相对于第一部201B向与引线1的相反一侧突出。第二部202B为了例如将半导体装置A1与外部的电路电连接而使用。第二部202B向z方向上侧折弯。第一部201B与第二部202B相互连接。
引线2C具有第一部201C及第二部202C。
第一部201C搭载有电子零件49。第一部201C的形状没有特别限定。第一部201C被密封树脂7覆盖。第一部201C的z方向的位置与第一部201A相同。
第一部201C具有多个凹部2111C及多个槽部2112C。
多个凹部2111C向z方向凹陷。凹部2111C的z方向视角形状没有特别限定,在图示的例子中,是与凹部2111A一样的矩形状。另外,在图示的例子中,多个凹部2111C在x方向上并排配置。多个凹部2111C例如与多个凹部2111A一样,在x方向上以间距Px2排列。另外,凹部2111C的截面形状没有特别限定。在图示的例子中,凹部2111C是与凹部2111A一样的截面形状。
槽部2112C以在z方向视角中划分电子零件49和多个凹部2111C的方式形成。槽部2112C向z方向凹陷。在图示的例子中,槽部2112C的截面形状是与槽部1112A一样的形状。
第二部202C是引线2C中从密封树脂7突出的部分。第二部202C在y方向上相对于第一部201C向与引线1的相反一侧突出。第二部202C为了例如将半导体装置A1与外部的电路电连接而使用。第二部202C向z方向上侧折弯。第一部201C与第二部202C相互连接。
引线2D具有第一部201D及第二部202D。
第一部201D搭载有电子零件49。第一部201D的形状没有特别限定。第一部201D被密封树脂7覆盖。第一部201D的z方向的位置与第一部201A相同。
第一部201D具有多个凹部2111D及多个槽部2112D。
多个凹部2111D向z方向凹陷。凹部2111D的z方向视角形状没有特别限定,在图示的例子中,是与凹部2111A一样的矩形状。另外,多个凹部2111D在x方向上并排配置。多个凹部2111D例如与多个凹部2111A一样,在x方向上以间距Px2排列。另外,凹部2111D的截面形状没有特别限定。凹部2111D是与凹部2111A一样的截面形状。
槽部2112D以在z方向视角中划分电子零件49和多个凹部2111D的方式形成。槽部2112D向z方向凹陷。槽部2112D的截面形状是与槽部1112A一样的形状。
第二部202D是引线2D中从密封树脂7突出的部分。第二部202D在y方向上相对于第一部201D向与引线1的相反一侧突出。第二部202D为了例如将半导体装置A1与外部的电路电连接而使用。第二部202D向z方向上侧折弯。第一部201D与第二部202D相互连接。
如图3所示,多个引线2E相对于引线2D配置于x方向左侧。
各引线2E具有第一部201E、第二部202E及第四部204E。
第一部201E是导线93接合的部位。第一部201E的形状没有特别限定。在图示的例子中,第一部201E为矩形状。第一部201E被密封树脂7覆盖。第一部201E的z方向的位置与第一部201A相同。
第二部202E是引线2E中从密封树脂7突出的部分。第二部202E在y方向上相对于第一部201E向与引线1的相反一侧突出。第二部202E为了例如将半导体装置A1与外部的电路电连接而使用。第二部202E向z方向上侧折弯。
第四部204E介于第一部201E与第二部202E之间。第四部204E利用密封树脂7覆盖。第四部204E的z方向的位置与第一部201E相同。第四部204E与第一部201E和第二部202E连接。另外,第四部204E为L字状。
多个引线2E的第二部202E在x方向上配置于引线2D的第二部202D与引线2A的第二部202A之间。
如图3所示,多个引线2F相对于多个引线2E配置于x方向左侧。
各引线2F具有第一部201F、第二部202F及第四部204F。
第一部201F是导线93接合的部位。第一部201F的形状没有特别限定。在图示的例子中,第一部201F为四边形状。多个引线2F的第一部201F在x方向上并排配置。第一部201F被密封树脂7覆盖。第一部201F的z方向的位置与第一部201A相同。
第二部202F是引线2F中从密封树脂7突出的部分。第二部202F在y方向上相对于第一部201F向与引线1的相反一侧突出。第二部202F为了例如将半导体装置A1与外部的电路电连接而使用。第二部202F向z方向上侧折弯。
第四部204F介于第一部201F与第二部202F之间。第四部204F利用密封树脂7覆盖。第四部204F的z方向的位置与第一部201F相同。第四部204F与第一部201F及第二部202F连接。另外,第四部204F为向相对于y方向倾斜的方向延伸的形状。
在图示的例子中,多个引线2F的第二部202F在x方向上配置于引线2A的两个第二部202A之间。
如图3所示,引线2Z相对于引线2A配置于x方向另一侧。引线2Z不与第一半导体元件3、第二半导体元件4及第三半导体元件5导通。引线2Z具有第一部201Z、第二部202Z及第四部204Z。
第一部201Z配置于引线2A的第一部201A的x方向左侧。第一部201Z的z方向的位置与第一部201A相同。第一部201Z利用密封树脂7覆盖。
第二部202Z是引线2Z中从密封树脂7突出的部分。第二部202Z在y方向上相对于第一部201Z向与引线1的相反一侧突出。第二部202Z向z方向上侧折弯。
第四部204Z被密封树脂7覆盖,并介于第一部201Z与第二部202Z之间。第四部204Z在z方向视角中为L字状。第四部204Z具有多个凹部2111Z。
多个凹部2111Z向z方向凹陷。凹部2111Z的z方向视角形状没有特别限定,在图示的例子中,是与凹部2111A一样的矩形状。另外,多个凹部2111Z配置成矩阵状。多个凹部2111Z例如与多个凹部2111A一样,在x方向上以间距Px2排列。多个凹部2111Z与多个凹部2111A一样,在y方向上以间距Py2配置。另外,凹部2111Z的截面形状没有特别限定。在图示的例子中,凹部2111Z是与凹部2111A一样的截面形状。
如图3所示,第二部202B、第二部202C及第二部202D以间距x1在x方向上并排配置。多个第二部202E、多个第二部202F、两个第二部202A及第二部202Z以间距x2在x方向上并排配置。间距x1比间距x2大。另外,第二部202D与相邻的第二部202E的距离为x1。
第一半导体元件3是用于使半导体装置A1作为IPM发挥作用的功能元件。第一半导体元件3是功率系半导体元件,例如输入输出作为IPM的控制对象的三相交流电流。典型而言,第一半导体元件3是IGBT(Insulated-Gate Bipolar Transistor:绝缘栅双极型晶体管)、双极晶体管及MOSFET(Metal-Oxide-Semiconductor Field-effect Transistor:金属-氧化物半导体场效应晶体管)等。第一半导体元件3分别搭载于引线1A的第一部101A的主面111A、引线1B的第一部101B的主面111B、引线1C的第一部101C的主面111C及引线1D的第一部101D的主面111D。
第一半导体元件3具有第一电极31、第二电极32及第三电极33。第一电极31设置于与主面111A、111B、111C、111D对面的位置(参照图6)。第二电极32及第三电极33在z方向上设置于与第一电极31的相反一侧(参照图3)。
在第一半导体元件3为IGBT的情况下,第一电极31为集电极,第二电极32为发射极电极,第三电极33为栅电极。在第一半导体元件3为双极晶体管的情况下,第一电极31为集电极,第二电极32为发射极电极,第三电极33为基极电极。在第一半导体元件3为MOSFET的情况下,第一电极31为漏电极,第二电极32为源电极,第三电极33为栅电极。
如图3及图6所示,三个第一半导体元件3搭载于引线1A的第一部101A的主面111A。三个第一半导体元件3的配置没有特别限定,在图示的例子中,三个第一半导体元件3在x方向上并排且以等间隔配置。第一半导体元件3通过利用接合层39接合第一电极31和主面111A,而搭载于第一部101A。接合层39是例如含有Ag的导电性接合材料。
另外,在各主面111B、111C、111D搭载有一个第一半导体元件3。这些第一半导体元件3的第一电极31利用例如接合层39与主面111B、111C、111D接合。搭载于第一部101A、101B、101C、101D的六个第一半导体元件3在x方向上并排配置,且y方向的位置相互相同。
第三半导体元件5是例如辅助第一半导体元件3的功能的元件,是用于对作为IPM的控制对象的三相交流电流进行整流的FRD(Fast Recovery Diode:快恢复二极管)。在图示的例子中,在第一部101A的主面111A搭载有三个第三半导体元件5。另外,在各主面111B、111C、111D搭载有一个第三半导体元件5。各第三半导体元件5相对于各第一半导体元件3配置于y方向另一侧,且在y方向上并排。
第三半导体元件5具有第一电极51及第二电极52。第一电极51设置于与主面111A、111B、111C、111D对面的一侧。如图7所示,第一电极51利用接合层59与主面111A、111B、111C、111D接合。接合层59是例如含有Ag的导电性接合材料。
第二半导体元件4是控制第一半导体元件3的动作的控制系半导体元件,例如是驱动器IC。如图3及图7所示,两个第二半导体元件4分别搭载于引线2A的两个第一部201A。第二半导体元件4利用接合层45与第一部201A的主面211A接合。接合层45是例如导电性接合材料或绝缘性接合材料。
第二半导体元件4具有多个第一电极41及多个第二电极42。多个第一电极41在y方向上配置于引线1侧(第一半导体元件3侧)。多个第二电极42相对于多个第一电极41设置于z方向的一侧或x方向另一侧。
电子零件49是辅助第二半导体元件4的功能的元件,例如是二极管。如图3及图7所示,在引线2B的第一部201B、引线2C的第一部201C及引线2D的第一部201D逐一搭载电子零件49。电子零件49利用接合层491与第一部201B、201C、201D接合。接合层491是例如含有Ag的导电性接合材料。
导线91、导线92及导线93用于使多个引线1、多个引线2、第一半导体元件3、第二半导体元件4及第三半导体元件5以预定的关系适当导通。导线91、导线92及导线93的材质及尺寸没有特别限定。本实施方式中,导线91例如由Al构成,导线92及导线93例如由Au构成。另外,导线91的线径比导线92及导线93大。此外,作为导线91的材质,可应用Au或Cu等的其它金属。同样,作为导线92及导线93的材质,也可以应用Au以外的金属。
如图3所示,半导体装置A1具备六个导线91。各导线91与第一半导体元件3的第二电极32和第三半导体元件5的第二电极52连接。另外,从x方向一侧(右侧)的导线91起依次分别连接于第三半导体元件5的第二电极52、第四部104B、第四部104C、第四部104D、第四部104E、第四部104F及第四部104G。
多个导线92与第一半导体元件3的第二电极32及第三电极33和第二半导体元件4的第一电极41连接。搭载于第一部101A的三个第一半导体元件3的第二电极32及第三电极33和x方向一侧(右侧)的第二半导体元件4的多个第一电极41利用多个导线92连接。分别搭载于第一部101B、101C、101D的三个第一半导体元件3的第三电极33、x方向另一侧(左侧)的第二半导体元件4的多个第一电极41利用多个导线92连接。
x方向一侧(右侧)的第二半导体元件4的第二电极42与多个电子零件49、第一部201B、201C、201D,201E及第五部205A利用多个导线93连接。也可以在第一部201B、201C、201D、201E及第五部205A中接合导线93的部位设置例如由Ag构成的镀层。
x方向另一侧(左侧)的第二半导体元件4的第二电极42与第一部201F及第四部204A利用多个导线93连接。也可以在第一部201F及第四部204A中接合导线93的部位设置例如由Ag构成的镀层。
如图8所示,在第一部101A的y方向一侧,多个槽部1112A设为包围三个区域1115A的结构。在图示的例子中,各区域1115A为矩形状,并配置有一个第一半导体元件3。包围三个区域1115A的多个槽部1112A被多个槽部1113A包围。另外,在第一部101A的y方向另一侧,多个槽部1112A设为包围三个区域1116A的结构。各区域1116A为矩形状,并配置有一个第三半导体元件5。包围区域1116A的多个槽部1112A被多个槽部1113A包围。
如图8所示,多个凹部1111A的y方向的排列数根据场所适当设定。例如,第四面124A与区域1116A(第三半导体元件5)之间的排列数M1为7。区域1116A(第三半导体元件5)与区域1115A(第一半导体元件3)之间的排列数M2为2。区域1116A(第三半导体元件5)与区域1115A(第一半导体元件3)之间的排列数M3为2。区域1115A(第一半导体元件3)与第三面123A之间的排列数M4为1。即,同图所示的例子中,为M1>M2=M3>M4。另外,多个凹部1111A的x方向的排列数也根据场所适当设定。例如,第一面121A与1116A(第三半导体元件5)之间的排列数N1、相邻的区域1116A(第三半导体元件5)之间的排列数N2、及第二面122A与区域1116A(第三半导体元件5)之间的排列数N3均相同,N1=N2=N3=3。另一方面,第一面121A与区域1115A(第一半导体元件3)之间的排列数N4、及第二面122A与区域1115A(第一半导体元件3)之间的排列数N5为1。即,同图所示的例子中,N1=N2=N3>N4=N5。
支撑部件6支撑引线1A、1B、1C、1D,例如经由它们将来自第一半导体元件3及第三半导体元件5的热传递至半导体装置A1外。支撑部件6由陶瓷构成,并设为矩形的板状。作为支撑部件6,从强度、热传递率及绝缘性的观点来看,优选为由陶瓷构成的结构,但不限定于此,可采用各种材料。在半导体装置A1的薄型化上优选支撑部件6为板状,但支撑部件6不限定于板状,可采用各种形状。
如图3、图6及图7所示,支撑部件6具有:支撑部件主面61、支撑部件背面62、支撑部件第一面63、支撑部件第二面64、支撑部件第三面65及支撑部件第四面66。
支撑部件主面61是朝向z方向一侧的面,并与引线1A、1B、1C、1D对面。支撑部件背面62是朝向与支撑部件主面61相反一侧的面。支撑部件背面62从密封树脂7露出。
支撑部件第一面63是在z方向上位于支撑部件主面61与支撑部件背面62之间,且朝向x方向一侧的面。支撑部件第一面63与支撑部件主面61及支撑部件背面62连接。
支撑部件第二面64是在z方向上位于支撑部件主面61与支撑部件背面62之间,且朝向x方向另一侧的面。支撑部件第二面64与支撑部件主面61及支撑部件背面62连接。
支撑部件第三面65是在z方向上位于支撑部件主面61与支撑部件背面62之间,且朝向y方向一侧的面。支撑部件第三面65与支撑部件主面61及支撑部件背面62连接。
支撑部件第四面66是在z方向上位于支撑部件主面61与支撑部件背面62之间,且在x方向上朝向与支撑部件第三面65相反一侧的面。支撑部件第四面66与支撑部件主面61及支撑部件背面62连接。
引线1A、1B、1C、1D的背面112A、112B、112C、112D经由接合层69与支撑部件6的支撑部件主面61接合。接合层69优选使例如由陶瓷构成的支撑部件6与例如由Cu构成的引线1A、1B、1C、1D适当接合,并且具有比较良好的热传导性,例如可使用热传导性优异的树脂制的粘接剂。
密封树脂7将多个引线1、多个引线2、多个第一半导体元件3、多个第二半导体元件4、多个第三半导体元件5、多个电子零件49、多个导线91、92、93及支撑部件6局部地覆盖或覆盖其整体。密封树脂7是例如黑色的环氧树脂。
如图3~图7所示,密封树脂7具有:树脂主面71、树脂背面72、树脂第一面73、树脂第二面74、树脂第三面75及树脂第四面76。
树脂主面71是朝向z方向一侧的面,并与引线1A、1B、1C、1D对面。树脂背面72是在z方向上朝向与树脂主面71相反一侧的面。
树脂第一面73是在z方向上位于树脂主面71与树脂背面72之间,且朝向x方向一侧的面。树脂第一面73与树脂主面71及树脂背面72连接。
树脂第二面74是在z方向上位于树脂主面71与树脂背面72之间,且朝向x方向另一侧的面。树脂第二面74与树脂主面71及树脂背面72连接。
树脂第三面75是在z方向上位于树脂主面71与树脂背面72之间,且朝向y方向一侧的面。树脂第三面75与树脂主面71及树脂背面72连接。
树脂第四面76是在z方向上位于树脂主面71与树脂背面72之间,且在x方向上朝向与树脂第三面75相反一侧的面。树脂第四面76与树脂主面71及树脂背面72连接。
密封树脂7具有凹部710、凹部720及多个凹部730。
如图3及图8所示,凹部710是从树脂第一面73向x方向凹陷的部位,例如用于安装半导体装置A1时的固定。凹部710的形状没有特别限定,在图示的例子中,具有第一面711及一对第二面712。第一面711构成凹部710的底面,例如是凹曲面。一对第二面712与第一面711的两端和树脂第一面73连接,例如是沿着x方向的面。凹部710的y方向位置与第一部101A的一部分一致。即,凹部710在y方向视角中与第一部101A重叠。
图8中表示有一对第一虚拟线L1。一对第一虚拟线L1从第一面121A的y方向两端沿着x方向延伸至树脂第一面73。在z方向视角中,将由第一面121A、树脂第一面73、凹部710及一对第一虚拟线L1包围的区域设为第一区域S1。
图8中表示有一对第二虚拟线L2。一对第二虚拟线L2从凹部710的y方向两端(在图示的例子中,一对第二面712)沿着x方向延伸至第一面121A。在z方向视角中,将由第一面121A、凹部710及一对第二虚拟线L2包围的区域设为第二区域S2。第二区域S2作为第一区域S1的一部分包含于第一区域S1。
多个引线1在z方向视角中配置于避开第一区域S1的区域。换言之,在z方向视角中,在第一区域S1中未配置多个引线1的任一个。引线1A的第一面121A与第一区域S1相邻。即,多个凸区域131A及多个凹区域132A与第一区域S1相邻。
多个引线1在z方向视角中配置于避开第二区域S2的区域。换言之,在z方向视角中,在第二区域S2中未配置多个引线1的任一个。引线1A的第一面121A与第二区域S2相邻。即,多个凸区域131A及多个凹区域132A与第一区域S1相邻。
支撑部件6的支撑部件第一面63在z方向视角中(x方向上)位于第一面121A与树脂第一面73之间。支撑部件第一面63在z方向视角中与第一区域S1交叉。支撑部件第一面63在z方向视角中(x方向上)位于第一面121A与凹部710(第一面711)之间。支撑部件第一面63在z方向视角中与第二区域S2交叉。
如图3及图18所示,凹部720是从树脂第二面74向x方向凹陷的部位,例如用于安装半导体装置A1时的固定。凹部720的形状没有特别限定,在图示的例子中,具有第一面721及一对第二面722。第一面721构成凹部720的底面,例如是凹曲面。一对第二面722与第一面721的两端及树脂第二面74连接,例如是沿着x方向的面。凹部720的y方向位置与第一部101D的一部分一致。即,凹部720在y方向视角中与第一部101D重叠。
图18中表示一对第三虚拟线L3。一对第三虚拟线L3从第二面122D的y方向两端沿着x方向延伸至树脂第二面74。在z方向视角中,将由第二面122D、树脂第二面74、凹部720及一对第三虚拟线L3包围的区域设为第三区域S3。
图18中表示有一对第四虚拟线L4。一对第四虚拟线L4从凹部720的y方向两端(在图示的例子中,一对第二面722)沿着x方向延伸至第二面122D。在z方向视角中,将由第二面122D、凹部720及一对第四虚拟线L4包围的区域设为第四区域S4。第四区域S4作为第三区域S3的一部分包含于第三区域S3。
多个引线1中,引线1G的第四部104G的一部分在z方向视角中配置于第三区域S3内。换言之,在z方向视角中,多个引线1中除引线1G之外的引线配置于避开第三区域S3的区域。引线1D的第二面122D与第三区域S3相邻。
多个引线1在z方向视角中配置于避开第四区域S4的区域。换言之,在z方向视角中,在第四区域S4中未配置多个引线1的任一个。引线1D的第二面122D与第四区域S4相邻。
支撑部件6的支撑部件第二面64在z方向视角中(x方向上)位于第二面122D与树脂第二面74之间。支撑部件第二面64在z方向视角中与第三区域S3交叉。另外,支撑部件第二面64在z方向视角中(x方向上)位于第二面122D与凹部720(第一面721)之间。支撑部件第二面64在z方向视角中与第四区域S4交叉。
〔第一实施方式安装结构B1〕
图20及图21表示本公开的第一实施方式的安装结构B1。安装结构B1是半导体装置A1的安装结构的一个形式,安装于安装对象部件81。安装结构B1具备半导体装置A1、安装对象部件81、介设部件82及固定部件83。
安装对象部件81是安装半导体装置A1的对象部件。安装对象部件81的材质、形状没有特别限定。在图示的例子中,安装对象部件81是具有朝向z方向一侧的平坦的主面811的形状。安装对象部件81的材质是例如Al等的热传导优异的金属。
介设部件82设置于半导体装置A1与安装对象部件81之间。在图示的例子中,介设部件82被安装对象部件81的主面安装对象部件811与半导体装置A1的支撑部件背面62及树脂背面72夹持。介设部件82填补主面811与支撑部件背面62的间隙。介设部件82优选由绝缘性材料构成,例如选择由热传导性优异的绝缘树脂构成的片状材料。介设部件82是在z方向视角中与半导体装置A1(密封树脂7)大致一致的大小及形状。
固定部件83夹持介设部件82并将半导体装置A1固定于安装对象部件81。固定部件83的具体的结构没有特别限定,在图示的例子中,采用螺栓。更具体而言,固定部件83与设置于安装对象部件81的内螺纹螺合,由此,夹持介设部件82并将半导体装置A1紧固于安装对象部件81。在z方向视角中,固定部件83的一部分收容于凹部710及凹部720。固定部件83的紧固力赋予至密封树脂7的树脂主面71。
接着,对半导体装置A1及安装结构B1的作用进行说明。
根据本实施方式,在第一面121A设置有多个凸区域131A和多个凹区域132A。第一面121A比例如第三面123A粗糙,因此,可提高第一面121A与密封树脂7的接合强度。因此,根据半导体装置A1,可抑制密封树脂7的龟裂,并能够提高密封树脂7的可靠性。
如图8所示,第一面121A是距密封树脂7的树脂第一面73最近的面。在树脂第一面73与第一面121A之间的第一区域S1未配置多个引线1的任一个。因此,当在第一面121A产生龟裂时,该龟裂可能到达树脂第一面73且露出于外部。根据本实施方式,通过设置多个凸区域131A及多个凹区域132A,能够抑制到达树脂第一面73那样的龟裂。
如图8所示,在密封树脂7设置有凹部710。与凹部710相邻的第二区域S2是从第一面121A朝向外部的x方向尺寸缩小的部位。在这种第二区域S2中,多个凸区域131A与多个凹区域132A相邻。由此,能够抑制在第二区域S2产生龟裂。
如图20及图21所示,安装结构B1中,固定部件83利用密封树脂7的凹部710紧固于安装对象部件81。该紧固力赋予至密封树脂7的第二区域S2。由此产生的应力能够以第一面121A中与第一区域S1及第二区域S2相邻的部分为起点,使密封树脂7产生龟裂。根据本实施方式,利用多个凸区域131A及多个凹区域132A,能够抑制伴随固定部件83的紧固力的密封树脂7的龟裂的产生。
安装结构B1中,介设部件82介于支撑部件6与安装对象部件81之间。介设部件82越是更硬质的片状部件,通过固定部件83的紧固,越容易在第一区域S1及第二区域S2的密封树脂7产生龟裂。根据本实施方式,能够抑制这种龟裂的产生。
如果图9所示的、凸区域131A的曲率半径R1与凹区域132A的曲率半径R2是相互不同的大小,则能够抑制龟裂在多个凸区域131A和多个凹区域132A连续地进展。曲率半径R1比曲率半径R2小在龟裂的进展抑制上是有利的。
如图11~图13所示,第一面121A具有第一区域1211A和第二区域1212A。第一区域1211A比第二区域1212A粗糙,因此,有助于龟裂产生的抑制。另外,再加上多个凸区域131A及多个凹区域132A所引起的表面粗糙度(比第一区域1211A的表面粗糙度大),能够更可靠地抑制龟裂产生。
通过最大尺寸Zm1比最小尺寸Zm2大的结构,第一区域1211A与第二区域1212A的边界成为与多个凸区域131A及多个凹区域132A的配置呼应的大致波状线状。该情况在抑制龟裂沿着第一面121A进展上优选。
背面112A的第二部1122A是向z方向一侧(主面111A侧)弯曲的曲面。通过这种多个第二部1122A在y方向上并排配置,而能够抑制龟裂的产生。
第一凸部141A相对于主面111A向z方向突出。由此,可进一步提高第一部101A与密封树脂7的接合强度,在密封树脂7的龟裂产生的抑制上优选。
在第三面123A未设置多个凸区域131A及多个凹区域132A,表面相对于第一面121A平滑。第三面123A是与引线2A对置的面。引线1A与引线1B的相互施加的电压的差较大,电位差容易变大。作为这种部位的第三面123A平滑在将引线1A与引线2A更可靠地绝缘上优选。
如图3、图8及图9所示,在第一部101A的主面111A形成有多个凹部1111A。由此,能够提高主面111A与密封树脂7的接合强度。
如图9及图19所示,多个凹部1111A的配置密度比多个凹部2111A的配置密度大。搭载于引线1A的第一半导体元件3的发热比搭载于引线2A的第二半导体元件4显著。通过提高推定为由于发热而容易产生密封树脂7的剥离的引线1A的多个凹部1111A的配置密度,能够抑制密封树脂7的剥离。
如图3及图8所示,第一半导体元件3及第三半导体元件5被槽部1112A及槽部1113A包围。由此,能够抑制接合第一半导体元件3及第三半导体元件5的接合层39及接合层59在制造工序中向周边部分扩展。
图3中,将固定部件83相对于半导体装置A1的配置例以假想线表示。图示的例子表示在固定部件83包含螺栓及垫片的情况下,垫片占据的范围。包含垫片的固定部件83的大小没有特别限定,同图表示密封树脂7的x方向尺寸为37mm,y方向尺寸为23mm,与之相对,垫片的直径为8mm的情况。本例中,固定部件83在z方向视角中与支撑部件6的支撑部件第一面63及支撑部件第二面64交叉。另外,在图示的例子中,固定部件83在z方向视角中与引线2A的第一面121A及引线1D的第二面122D交叉。这种例子中,固定部件83的紧固力容易作用于第一面121A,多个凸区域131A及凹区域132A产生的密封树脂7的剥离防止效果有效地发挥作用。另一方面,对于第二面122D,引线1G的第四部104G的一部分存在于第三区域S3。通过这种结构,能够期待抑制紧固力作用于第二面122D,或抑制以第二面122D为起点的密封树脂7的龟裂的产生的效果。
图22~图26表示本公开的变形例的其它实施方式。此外,这些图中,对与上述实施方式相同或类似的要素标注与上述实施方式相同的符号。
〔第一实施方式第一变形例半导体装置A11〕
图22表示半导体装置A1的第一变形例。图示的半导体装置A11在引线1D的第一部101D设置有多个凸区域131D及多个凹区域132D。多个凸区域131D及多个凹区域132D是与上述的多个凸区域131A及多个凹区域132A一样的结构。
本例中,在第一部101D的第二面122D、第四面124D及第八面128D形成有多个凸区域131D及多个凹区域132D。即,多个凸区域131D及多个凹区域132D与第三区域S3及第四区域S4相邻。
通过本例,也能够提高密封树脂7的可靠性。另外,能够抑制以第二面122D为起点在密封树脂7产生龟裂。
〔第一实施方式第二变形例半导体装置A12〕
图23及图24表示半导体装置A1的第二变形例。图示的半导体装置A12在第一部101A、101B、101C、101D的限定z方向视角形状的面中、除第三面123A、123B、123C、123D之外的部分设置有多个凸区域131A、131B、131C、131D及多个凹区域132A、132B、132C、132D。多个凸区域131B、131C及多个凸区域132B、132C是与上述的多个凸区域131A及多个凹区域132A一样的结构。
图24表示作为相邻的引线1的一例的引线1A及引线1B。设置于第二面122A的多个凸区域131A及多个凹区域132A与设置于第一面121B的多个凸区域131B及凹区域132B配置成相互平行的关系。即,在x方向视角中,凸区域131A与凹区域132B重叠,且凹区域132A与凸区域131B重叠。另外,作为凸区域131A与凹区域132B的距离的尺寸x3、与作为凹区域132A与凸区域131B的距离的尺寸x4相同。此外,尺寸x3与尺寸x4相同是指,例如凸区域131A与凸区域131B的x方向上的最短的尺寸x5、和凹区域132A与凹区域132B的x方向上的最大的尺寸x6的比较中,尺寸x3及尺寸x4均比尺寸x5大,且比尺寸x6小的程度的关系。
通过本例,也能够提高密封树脂7的可靠性。另外,能够在第一部101A、101B、101C、101D的更大的范围内,抑制在密封树脂7产生龟裂。如图24所示,通过作为相邻的面的第二面122A与第一面121B大致平行,能够抑制龟裂的产生,且避免相邻的第一部101A与第一部101B的局部彼此不适当地过近。
〔第一实施方式第三变形例半导体装置A13〕
图25表示半导体装置A1的第三变形例。图示的半导体装置A13在第一部101A、101B、第一部101C、第一部101D的限定z方向视角形状的面的全部设置有多个凸区域131A、131B、131C、131D及多个凹区域132A、132B、132C、132D。
通过本例,也能够提高密封树脂7的可靠性。另外,能够在第一部101A、101B、101C、101D的进一步大的范围内,抑制在密封树脂7产生龟裂。
〔第二实施方式半导体装置A2〕
图26表示本公开的第二实施方式的半导体装置。图示的半导体装置A2的第一半导体元件3的结构与上述的实施方式不同。
本实施方式的第一半导体元件3是例如由SiC构成的MOSFET。第一半导体元件3具有第一电极31、第二电极32及第三电极33,并且内置有具有与上述的实施方式的第三半导体元件5同等功能的部位。因此,半导体装置A2不具备第三半导体元件5。
半导体装置A2中,与不具备第三半导体元件5对应,第一部101A的结构与上述的实施方式不同。在第一部101A未设置上述的区域1116A。第一部101A的y方向尺寸比上述的实施方式的第一部101A的y方向尺寸小。此外,与第一半导体元件3的结构对应,第一部101B、101C、101D也只要设为与第一部101A一样的结构即可。
通过本实施方式,也能够期待与上述的实施方式一样的效果,并提高密封树脂7的可靠性。另外,可缩小半导体装置A2整体的y方向尺寸,有利于小型化。
本公开的半导体装置、及半导体装置的安装结构不限定于上述的实施方式。半导体装置、及半导体装置的安装结构的各部的具体的结构可自如地进行各种设计变更。
备注1.一种半导体装置,其具备:
第一引线;
第一半导体元件;以及
密封树脂,其覆盖上述第一引线及上述第一半导体元件各自的至少一部分,
上述第一引线包含第一引线第一部,该第一引线第一部具有:第一引线主面,其搭载上述第一半导体元件;第一引线背面,其朝向与上述第一引线主面相反的一侧;以及第一引线第一面,其在上述第一引线主面和上述第一引线背面远离的厚度方向上位于上述第一引线主面与上述第一引线背面之间,
上述第一引线第一面被上述密封树脂覆盖,且在上述厚度方向视角中,交替地配置多个凸区域和多个凹区域而构成。
备注2.根据备注1所记载的半导体装置,其中,还具备支撑部件,该支撑部件固定上述第一引线的上述第一引线背面。
备注3.根据备注2所记载的半导体装置,其中,上述密封树脂具有:树脂主面,其朝向与上述第一引线主面相同的一侧;树脂背面,其朝向与上述第一引线背面相同的一侧;以及树脂第一面,其在上述厚度方向上位于上述树脂主面与上述树脂背面之间,且在与上述厚度方向为直角的第一方向上从上述第一引线第一面远离。
备注4.根据备注3所记载的半导体装置,其中,上述第一引线第一面是上述第一引线中距上述树脂第一面最近的部位。
备注5.根据备注4所记载的半导体装置,其中,上述多个引线配置于避开第一区域的区域,该第一区域是在上述厚度方向视角中被上述第一引线第一面、上述树脂第一面、及从上述第一引线第一面的两端沿着第一方向延伸至上述树脂第一面的一对第一虚拟线包围的区域。
备注6.根据备注5所记载的半导体装置,其中,上述密封树脂具有树脂第一凹部,该树脂第一凹部在上述厚度方向视角中从上述树脂第一面向上述第一引线第一面侧凹陷。
备注7.根据备注6所记载的半导体装置,其中,上述树脂第一凹部在上述厚度方向视角中与上述第一引线第一面、上述树脂第一面及上述一对第一虚拟线一起包围上述第一区域。
备注8.根据备注3~7中任一项所记载的半导体装置,其中,上述支撑部件具有:支撑部件主面,其朝向与上述第一引线主面相同的一侧且固定上述第一引线背面;支撑部件背面,其朝向与上述支撑部件主面相反的一侧;以及支撑部件第一面,其在上述厚度方向上位于上述支撑部件主面与上述支撑部件背面之间,
上述支撑部件第一面在上述厚度方向上位于上述第一引线第一面与上述树脂第一面之间。
备注9.根据备注3~8中任一项所记载的半导体装置,其中,上述第一引线第一面具有在厚度方向上相互相邻的第一面第一区域和第一面第二区域,
上述第一面第一区域的表面粗糙度比上述第一面第二区域粗糙。
备注10.根据备注9所记载的半导体装置,其中,上述第一面第一区域位于比上述第一面第二区域靠上述第一引线主面侧。
备注11.根据备注10所记载的半导体装置,其中,上述第一引线具有第一凸部,该第一凸部位于上述第一引线主面与上述第一面第一区域之间且从上述第一引线主面向上述厚度方向突出。
备注12.根据备注10或11所记载的半导体装置,其中,上述第一引线背面包含:背面第一部,其包含在厚度方向视角中与上述第一半导体元件重叠的部位;以及背面第二部,其被在厚度方向视角中连结相邻的上述凹区域的底部彼此的线段和上述第一引线第一面包围,
上述背面第二部以在上述第一方向上越从上述背面第一部远离,则在上述厚度方向上越接近上述第一引线主面的方式倾斜。
备注13.根据备注2~12中任一项所记载的半导体装置,其中,在上述厚度方向视角中,上述凸区域的曲率半径比上述凹区域的曲率半径小。
备注14.根据备注2~13中任一项所记载的半导体装置,其中,上述多个凸区域及上述多个凹区域设置于上述第一引线第一面的厚度方向整个区域。
备注15.根据备注2~14中任一项所记载的半导体装置,其中,还具备:第二半导体元件,其用于控制上述第一半导体元件;以及第二引线,其搭载上述第二半导体元件,
施加于上述第一引线的电压比施加于上述第二引线的电压高。
备注16.根据备注15所记载的半导体装置,其中,上述第二引线具有搭载上述第二半导体元件的第二引线第一部,
上述第二引线第一部相对于上述第一引线第一部在上述厚度方向上位于上述第一引线主面所朝向的一侧。
备注17.根据备注15或16所记载的半导体装置,其中,上述第一引线及上述第二引线配置为在与上述厚度方向及上述第一方向均为直角的第二方向上相互远离,
上述第一引线具有第一引线第二部,该第一引线第二部在上述第二方向上从上述密封树脂向与上述第二引线相反的一侧突出,
上述第二引线具有第二引线第二部,该第二引线第二部在上述第二方向上从上述密封树脂向与上述第一引线相反的一侧突出。
备注18.一种半导体装置的安装结构,其具备:
权利要求1~17中任一项所述的半导体装置;
安装对象部件,其安装上述半导体装置;
介设部件,其介于上述半导体装置的上述支撑部件与上述安装对象部件之间;以及
固定部件,其夹持上述介设部件并固定上述半导体装置和上述安装对象部件。
Claims (18)
1.一种半导体装置,其特征在于,具备:
第一引线;
第一半导体元件;以及
密封树脂,其覆盖上述第一引线及上述第一半导体元件各自的至少一部分,
上述第一引线包含第一引线第一部,该第一引线第一部具有:第一引线主面,其搭载上述第一半导体元件;第一引线背面,其朝向与上述第一引线主面相反的一侧;以及第一引线第一面,其在上述第一引线主面和上述第一引线背面远离的厚度方向上位于上述第一引线主面与上述第一引线背面之间,
上述第一引线第一面被上述密封树脂覆盖,且在上述厚度方向视角中,交替地配置多个凸区域和多个凹区域而构成。
2.根据权利要求1所述的半导体装置,其特征在于,
还具备支撑部件,该支撑部件固定上述第一引线的上述第一引线背面。
3.根据权利要求2所述的半导体装置,其特征在于,
上述密封树脂具有:树脂主面,其朝向与上述第一引线主面相同的一侧;树脂背面,其朝向与上述第一引线背面相同的一侧;以及树脂第一面,其在上述厚度方向上位于上述树脂主面与上述树脂背面之间,且在与上述厚度方向为直角的第一方向上从上述第一引线第一面远离。
4.根据权利要求3所述的半导体装置,其特征在于,
上述第一引线第一面是上述第一引线中距上述树脂第一面最近的部位。
5.根据权利要求4所述的半导体装置,其特征在于,
上述多个引线配置于避开第一区域的区域,该第一区域是在上述厚度方向视角中被上述第一引线第一面、上述树脂第一面、及从上述第一引线第一面的两端沿着第一方向延伸至上述树脂第一面的一对第一虚拟线包围的区域。
6.根据权利要求5所述的半导体装置,其特征在于,
上述密封树脂具有树脂第一凹部,该树脂第一凹部在上述厚度方向视角中从上述树脂第一面向上述第一引线第一面侧凹陷。
7.根据权利要求6所述的半导体装置,其特征在于,
上述树脂第一凹部在上述厚度方向视角中与上述第一引线第一面、上述树脂第一面及上述一对第一虚拟线一起包围上述第一区域。
8.根据权利要求3~7中任一项所述的半导体装置,其特征在于,
上述支撑部件具有:支撑部件主面,其朝向与上述第一引线主面相同的一侧且固定上述第一引线背面;支撑部件背面,其朝向与上述支撑部件主面相反的一侧;以及支撑部件第一面,其在上述厚度方向上位于上述支撑部件主面与上述支撑部件背面之间,
上述支撑部件第一面在上述厚度方向上位于上述第一引线第一面与上述树脂第一面之间。
9.根据权利要求3~8中任一项所述的半导体装置,其特征在于,
上述第一引线第一面具有在厚度方向上相互相邻的第一面第一区域和第一面第二区域,
上述第一面第一区域的表面粗糙度比上述第一面第二区域粗糙。
10.根据权利要求9所述的半导体装置,其特征在于,
上述第一面第一区域位于比上述第一面第二区域靠上述第一引线主面侧。
11.根据权利要求10所述的半导体装置,其特征在于,
上述第一引线具有第一凸部,该第一凸部位于上述第一引线主面与上述第一面第一区域之间且从上述第一引线主面向上述厚度方向突出。
12.根据权利要求10或11所述的半导体装置,其特征在于,
上述第一引线背面包含:背面第一部,其包含在厚度方向视角中与上述第一半导体元件重叠的部位;以及背面第二部,其被在厚度方向视角中连结相邻的上述凹区域的底部彼此的线段和上述第一引线第一面包围,
上述背面第二部以在上述第一方向上越从上述背面第一部远离,则在上述厚度方向上越接近上述第一引线主面的方式倾斜。
13.根据权利要求2~12中任一项所述的半导体装置,其特征在于,
在上述厚度方向视角中,上述凸区域的曲率半径比上述凹区域的曲率半径小。
14.根据权利要求2~13中任一项所述的半导体装置,其特征在于,
上述多个凸区域及上述多个凹区域设置于上述第一引线第一面的厚度方向整个区域。
15.根据权利要求2~14中任一项所述的半导体装置,其特征在于,
还具备:第二半导体元件,其用于控制上述第一半导体元件;以及第二引线,其搭载上述第二半导体元件,
施加于上述第一引线的电压比施加于上述第二引线的电压高。
16.根据权利要求15所述的半导体装置,其特征在于,
上述第二引线具有搭载上述第二半导体元件的第二引线第一部,
上述第二引线第一部相对于上述第一引线第一部在上述厚度方向上位于上述第一引线主面所朝向的一侧。
17.根据权利要求15或16所述的半导体装置,其特征在于,
上述第一引线及上述第二引线配置为在与上述厚度方向及上述第一方向均为直角的第二方向上相互远离,
上述第一引线具有第一引线第二部,该第一引线第二部在上述第二方向上从上述密封树脂向与上述第二引线相反的一侧突出,
上述第二引线具有第二引线第二部,该第二引线第二部在上述第二方向上从上述密封树脂向与上述第一引线相反的一侧突出。
18.一种半导体装置的安装结构,其特征在于,具备:
权利要求1~17中任一项所述的半导体装置;
安装对象部件,其安装上述半导体装置;
介设部件,其介于上述半导体装置的上述支撑部件与上述安装对象部件之间;以及
固定部件,其夹持上述介设部件并固定上述半导体装置和上述安装对象部件。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018-044025 | 2018-03-12 | ||
JP2018044025 | 2018-03-12 | ||
PCT/JP2019/009388 WO2019176783A1 (ja) | 2018-03-12 | 2019-03-08 | 半導体装置、および半導体装置の実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111868919A true CN111868919A (zh) | 2020-10-30 |
CN111868919B CN111868919B (zh) | 2024-02-27 |
Family
ID=67908245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201980017071.3A Active CN111868919B (zh) | 2018-03-12 | 2019-03-08 | 半导体装置、及半导体装置的安装结构 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11322459B2 (zh) |
JP (1) | JP7257380B2 (zh) |
CN (1) | CN111868919B (zh) |
DE (1) | DE112019001311T5 (zh) |
WO (1) | WO2019176783A1 (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USD981356S1 (en) * | 2020-01-28 | 2023-03-21 | Rohm Co., Ltd. | Semiconductor module |
USD972516S1 (en) * | 2020-01-28 | 2022-12-13 | Rohm Co., Ltd. | Semiconductor module |
USD971863S1 (en) * | 2020-01-28 | 2022-12-06 | Rohm Co., Ltd. | Semiconductor module |
CN118103973A (zh) * | 2021-10-13 | 2024-05-28 | 罗姆股份有限公司 | 半导体装置 |
US20230363097A1 (en) * | 2022-05-04 | 2023-11-09 | Wolfspeed, Inc. | Dual inline power module |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003332512A (ja) * | 2002-05-14 | 2003-11-21 | Hitachi Ltd | 電子回路装置 |
CN104025287A (zh) * | 2011-10-31 | 2014-09-03 | 罗姆股份有限公司 | 半导体装置 |
US20170229382A1 (en) * | 2013-03-21 | 2017-08-10 | Rohm Co., Ltd. | Semiconductor device |
CN107623065A (zh) * | 2016-07-13 | 2018-01-23 | 罗姆股份有限公司 | 半导体发光器件及其制造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4460917A (en) * | 1982-06-03 | 1984-07-17 | Motorola, Inc. | Molded-in isolation bushing for semiconductor devices |
JPS5988857A (ja) * | 1982-11-12 | 1984-05-22 | Toshiba Corp | 半導体装置 |
JP5062189B2 (ja) * | 2009-01-21 | 2012-10-31 | 株式会社デンソー | 半導体装置の実装構造 |
JP2011243839A (ja) | 2010-05-20 | 2011-12-01 | Mitsubishi Electric Corp | 電力用半導体装置 |
JP2013070026A (ja) * | 2011-09-08 | 2013-04-18 | Rohm Co Ltd | 半導体装置、半導体装置の製造方法、半導体装置の実装構造、およびパワー用半導体装置 |
JP5948881B2 (ja) * | 2012-01-16 | 2016-07-06 | 大日本印刷株式会社 | 半導体装置用リードフレーム |
JP2014187209A (ja) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | 半導体装置 |
-
2019
- 2019-03-08 CN CN201980017071.3A patent/CN111868919B/zh active Active
- 2019-03-08 JP JP2020506470A patent/JP7257380B2/ja active Active
- 2019-03-08 DE DE112019001311.4T patent/DE112019001311T5/de active Pending
- 2019-03-08 US US16/971,584 patent/US11322459B2/en active Active
- 2019-03-08 WO PCT/JP2019/009388 patent/WO2019176783A1/ja active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003332512A (ja) * | 2002-05-14 | 2003-11-21 | Hitachi Ltd | 電子回路装置 |
CN104025287A (zh) * | 2011-10-31 | 2014-09-03 | 罗姆股份有限公司 | 半导体装置 |
US20170229382A1 (en) * | 2013-03-21 | 2017-08-10 | Rohm Co., Ltd. | Semiconductor device |
CN107623065A (zh) * | 2016-07-13 | 2018-01-23 | 罗姆股份有限公司 | 半导体发光器件及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2019176783A1 (ja) | 2019-09-19 |
CN111868919B (zh) | 2024-02-27 |
US11322459B2 (en) | 2022-05-03 |
DE112019001311T5 (de) | 2020-12-10 |
JP7257380B2 (ja) | 2023-04-13 |
JPWO2019176783A1 (ja) | 2021-02-25 |
US20200388580A1 (en) | 2020-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111868919B (zh) | 半导体装置、及半导体装置的安装结构 | |
JP6546260B2 (ja) | 半導体モジュール | |
US8018008B2 (en) | Semiconductor device including a plurality of chips and method of manufacturing semiconductor device | |
US9899345B2 (en) | Electrode terminal, semiconductor device for electrical power, and method for manufacturing semiconductor device for electrical power | |
JPWO2019098368A1 (ja) | 半導体装置 | |
TW200947651A (en) | Semiconductor device | |
JP7137558B2 (ja) | 半導体装置 | |
US10586755B2 (en) | Semiconductor device, and method for manufacturing semiconductor device | |
EP1121009A2 (en) | Power semiconductor module for use in power conversion units with downsizing requirements | |
CN113039636A (zh) | 功率半导体装置 | |
US11881444B2 (en) | Semiconductor device | |
CN116825745B (zh) | 一种双芯片结构的mtcmos封装结构 | |
JP4293272B2 (ja) | 半導体装置 | |
JP2019197777A (ja) | 端子構造、半導体モジュール | |
CN116134614A (zh) | 半导体装置 | |
WO2023063025A1 (ja) | 半導体装置 | |
WO2022196278A1 (ja) | 半導体装置 | |
WO2023106151A1 (ja) | 半導体装置 | |
US20220415764A1 (en) | Semiconductor device | |
WO2021153447A1 (ja) | 半導体装置 | |
WO2024004614A1 (ja) | 半導体装置 | |
US20230411260A1 (en) | Semiconductor module and method for manufacturing semiconductor module | |
EP4187595A1 (en) | Terminal element or bus bar, and power semiconductor module arrangement comprising a terminal element or bus bar | |
WO2024116743A1 (ja) | 半導体装置 | |
WO2023243464A1 (ja) | 半導体装置、半導体モジュール、および半導体モジュールの取付構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |