WO2023106151A1 - 半導体装置 - Google Patents

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WO2023106151A1
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semiconductor device
bonding
main surface
back surface
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夏弥 吉田
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ローム株式会社
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Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses a first lead including a first pad having a pad main surface and a pad back surface, a semiconductor element mounted on the pad main surface, and a sealing device in contact with the pad main surface and covering the semiconductor element.
  • An example of a semiconductor device comprising a resin is disclosed.
  • the semiconductor element is electrically connected to the first pad via the bonding layer.
  • a heat sink for example, an insulating sheet is provided between the rear surface of the pad and the heat sink.
  • the insulating sheet may reduce the efficiency of heat transfer from the first pad to the heat sink.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional semiconductor devices. Another object of the present disclosure is to provide such a mounting structure for a semiconductor device. In particular, in view of the circumstances described above, an object of the present disclosure is to provide a semiconductor device capable of increasing heat transfer efficiency, and furthermore, to provide a mounting structure for such a semiconductor device.
  • a semiconductor device provided by a first aspect of the present disclosure includes a lead including a die pad portion having a first main surface and a first back surface facing opposite sides in a thickness direction, and a lead fixed to the first main surface.
  • a semiconductor element and a sealing resin covering the die pad portion and the semiconductor element are provided.
  • the semiconductor device further includes an insulating substrate in which a first substrate metal layer, an insulating layer and a second substrate metal layer are laminated in this order.
  • the insulating substrate has a second main surface facing the same side as the first main surface and a second back surface facing the same side as the first back surface in the thickness direction.
  • the first rear surface and the second main surface are fixed to each other.
  • the sealing resin has a resin main surface facing the same side as the first main surface and a resin rear surface facing the same side as the first rear surface in the thickness direction. The second back surface is exposed from the resin back surface.
  • the semiconductor device mounting structure provided by the second aspect of the present disclosure is interposed between the semiconductor device provided by the first aspect of the present disclosure, the heat sink, and the second back surface and the heat sink. a sheet member;
  • the efficiency of heat transfer within the semiconductor device (and the efficiency of heat transfer from the semiconductor device to the outside) can be increased.
  • FIG. 1 is a perspective view showing a semiconductor device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a plan view showing the semiconductor device according to the first embodiment of the present disclosure
  • FIG. FIG. 3 is a main part plan view showing the semiconductor device according to the first embodiment of the present disclosure
  • FIG. 4 is a bottom view showing the semiconductor device according to the first embodiment of the present disclosure
  • FIG. FIG. 5 is a front view showing the semiconductor device according to the first embodiment of the present disclosure
  • FIG. FIG. 6 is a cross-sectional view of the essential part along line VI-VI of FIG.
  • FIG. 7 is a cross-sectional view of a main part along line VII--VII in FIG.
  • FIG. 8 is an enlarged plan view of main parts showing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 9 is an enlarged cross-sectional view of a main part showing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 10 is an enlarged cross-sectional view of the main part showing the semiconductor device according to the first embodiment of the present disclosure.
  • 11 is a cross-sectional view showing a mounting structure for a semiconductor device according to the first embodiment of the present disclosure;
  • FIG. 12A and 12B are cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • 13A and 13B are enlarged cross-sectional views of main parts showing the method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 14 is an enlarged cross-sectional view of a main part showing the method of manufacturing the semiconductor device according to the first embodiment of the present disclosure.
  • 15 is a perspective view showing a first modification of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 16 is a plan view showing a first modification of the semiconductor device according to the first embodiment of the present disclosure;
  • FIG. 17 is a main part plan view showing a first modification of the semiconductor device according to the first embodiment of the present disclosure;
  • 18 is a bottom view showing a first modification of the semiconductor device according to the first embodiment of the present disclosure;
  • FIG. FIG. 19 is a cross-sectional view of essential parts along line XIX-XIX in FIG. FIG.
  • FIG. 20 is a fragmentary cross-sectional view showing a semiconductor device according to a second embodiment of the present disclosure
  • FIG. 21 is an enlarged cross-sectional view of main parts showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 22 is an enlarged cross-sectional view of main parts showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 23 is a fragmentary cross-sectional view showing a semiconductor device according to a third embodiment of the present disclosure;
  • FIG. 24 is a fragmentary cross-sectional view showing a method of manufacturing a semiconductor device according to a third embodiment of the present disclosure;
  • the semiconductor device A10 is used in electronic equipment including a power conversion circuit, such as a DC-DC converter.
  • the semiconductor device A10 includes a first lead 11, a second lead 12, a third lead 13, a semiconductor element 30, a plurality of conductive members 40, an insulating substrate 20, a first joint member 60, a second joint member 70, and a sealing resin. 50.
  • FIGS. 3 and 8 are transparent through the sealing resin 50 for convenience of understanding.
  • the permeated sealing resin 50 is indicated by an imaginary line (chain double-dashed line).
  • the z direction is an example of the "thickness direction”.
  • One direction orthogonal to the z-direction is called, for example, the "x-direction”.
  • a direction orthogonal to both the z-direction and the x-direction is called, for example, the "y-direction”.
  • the first lead 11 has a die pad portion 111 and a terminal portion 112, as shown in FIGS.
  • the first lead 11 is a conductive member on which the semiconductor element 30 is mounted and forms a part of a conductive path between the semiconductor element 30 and a wiring board (not shown) or the like on which the semiconductor device A10 is mounted.
  • the first lead 11 is an example of a "lead".
  • the first lead 11 includes a base material 101, a first main surface metal layer 102A and a first back surface metal layer 102B.
  • Base material 101 constitutes the main part of first lead 11 and is, for example, copper (Cu) or a copper alloy. Accordingly, the composition of base material 101 includes copper.
  • the first main surface metal layer 102A is laminated on one side of the portion of the base material 101 that constitutes the die pad section 111 .
  • the first back metal layer 102B is laminated on one side of the portion of the base material 101 that constitutes the die pad section 111 .
  • the thickness of first main surface metal layer 102A and first back surface metal layer 102B is thinner than the thickness of base material 101 .
  • the composition of first main surface metal layer 102A and first back surface metal layer 102B contains silver (Ag).
  • the die pad section 111 includes a base material 101, a first main surface metal layer 102A and a first back surface metal layer 102B.
  • the die pad portion 111 has a first main surface 111A, a first back surface 111B and a through hole 111C.
  • 111 A of 1st main surfaces of this embodiment are comprised by a part of base material 101, and 102 A of 1st main surface metal layers.
  • the first back surface 111B faces the side opposite to the first major surface 111A in the z direction.
  • the first back surface 111B of the present embodiment is composed of part of the base material 101 and the first back surface metal layer 102B.
  • the through hole 111C penetrates the die pad section 111 in the z direction.
  • the through hole 111C has a circular shape when viewed in the z direction.
  • the terminal section 112 includes a portion extending along the x-direction and is connected to the base material 101 of the die pad section 111 . Therefore, the die pad portion 111 and the terminal portion 112 are electrically connected to each other.
  • a portion of the terminal portion 112 is covered with the sealing resin 50 .
  • the portion of the terminal portion 112 covered with the sealing resin 50 is bent when viewed in the y direction.
  • the surface of the portion of terminal portion 112 exposed from sealing resin 50 may be plated with tin (Sn), for example.
  • Second lead 12 As shown in FIG. 3, the second lead 12 is separated from the first lead 11 and electrically connected to the semiconductor element 30 via the conducting member 40. As shown in FIG. The second lead 12 has a wire pad portion 121 and a terminal portion 122 . Wire pad portion 121 is covered with sealing resin 50 and has second main surface 121A. The second main surface 121A faces the same side as the first main surface 111A in the z direction. Second main surface 121A may be plated with silver (Ag), tin (Sn), or the like, for example. Terminal portion 122 is connected to wire pad portion 121 . A part of the terminal part 122 is covered with the sealing resin 50 and the other part is exposed from the sealing resin 50 . Terminal portion 122 extends in the x-direction, for example, parallel to terminal portion 112 . The surface of terminal portion 122 may be plated with tin (Sn), for example.
  • Third Lead 13 As shown in FIG. 3, the third lead 13 is separated from the first lead 11 and positioned on the opposite side of the second lead 12 with the first lead 11 interposed therebetween in the y direction.
  • the third lead 13 is electrically connected to the semiconductor element 30 via the conducting member 40 .
  • Third lead 13 has wire pad portion 131 and terminal portion 132 .
  • Wire pad portion 131 is covered with sealing resin 50 and has second main surface 131A.
  • the second main surface 131A faces the same side as the first main surface 111A in the z direction.
  • Second main surface 131A may be plated with silver (Ag), tin (Sn), or the like, for example.
  • Terminal portion 132 is connected to wire pad portion 131 .
  • a portion of the terminal portion 132 is covered with the sealing resin 50 and the other portion is exposed from the sealing resin 50 .
  • the terminal portion 132 extends in the x direction parallel to the terminal portion 112, for example.
  • the surface of terminal portion 132 may be plated with tin (Sn), for example.
  • the semiconductor element 30 is fixed to the first main surface 111A of the die pad portion 111 and mounted on the first lead 11 on the first main surface 111A side of the die pad portion 111. It is In the semiconductor device A10, the semiconductor element 30 is an n-channel type vertical MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor). Semiconductor element 30 is not limited to a MOSFET. The semiconductor element 30 may be another transistor such as an IGBT (Insulated Gate Bipolar Transistor). Furthermore, the semiconductor element 30 may be an LSI or a diode. The semiconductor element 30 has a semiconductor layer 35 , a first electrode 31 , a second electrode 32 and a third electrode 33 .
  • IGBT Insulated Gate Bipolar Transistor
  • the semiconductor layer 35 includes a compound semiconductor substrate.
  • the main material of compound semiconductor substrates is silicon carbide (SiC).
  • silicon (Si) may be used as the main material of the compound semiconductor substrate.
  • the first electrode 31 is provided on the side facing the first main surface 111A of the die pad portion 111 of the first lead 11 in the z direction. A current corresponding to the power converted by the semiconductor element 30 flows through the first electrode 31 . That is, the first electrode 31 corresponds to the source electrode of the semiconductor element 30 .
  • the second electrode 32 is provided on the side opposite to the first electrode 31 in the z direction.
  • the second electrode 32 faces the first major surface 111A of the die pad portion 111 of the first lead 11 .
  • the second electrode 32 is an example of a "back metal layer”.
  • a current corresponding to the power before being converted by the semiconductor element 30 flows through the second electrode 32 . That is, the second electrode 32 corresponds to the drain electrode of the semiconductor element 30 .
  • at least the surface layer of the second electrode 32 contains silver (Ag).
  • the third electrode 33 is provided on the same side as the first electrode 31 in the z-direction and positioned away from the first electrode 31 .
  • a gate voltage for driving the semiconductor element 30 is applied to the third electrode 33 . That is, the third electrode 33 corresponds to the gate electrode of the semiconductor element 30 .
  • the area of the third electrode 33 is smaller than the area of the first electrode 31 when viewed in the z-direction.
  • the second lead 12 is electrically connected to the first electrode 31 of the semiconductor element 30 . Therefore, the terminal portion 122 corresponds to the source terminal of the semiconductor device A10.
  • the third lead 13 is electrically connected to the third electrode 33 of the semiconductor element 30 . Therefore, the terminal portion 132 corresponds to the gate terminal of the semiconductor device A10.
  • Insulating substrate 20 The insulating substrate 20 is fixed to the first rear surface 111B of the die pad section 111 .
  • the insulating substrate 20 has an insulating layer 200, a first substrate metal layer 201 and a second substrate metal layer 202, as shown in FIGS.
  • the first substrate metal layer 201, the insulating layer 200, and the second substrate metal layer 202 are stacked in this order in the z direction from the top to the bottom of the drawing.
  • Insulating substrate 20 also has a second main surface 20A and a second rear surface 20B.
  • the second main surface 20A is a surface facing the same side as the first main surface 111A in the z direction.
  • the second back surface 20B is a surface facing the same side as the first back surface 111B in the z direction.
  • the thickness of insulating substrate 20 is, for example, 500 ⁇ m to 1300 ⁇ m.
  • the insulating layer 200 is a plate material containing an insulating material. Insulating layer 200 includes ceramics such as Al 2 O 3 , SiN, and AlN. The thickness of the insulating layer 200 is, for example, 300 ⁇ m to 500 ⁇ m.
  • a first substrate metal layer 201 is laminated on one side of the insulating layer 200 .
  • the first substrate metal layer 201 is made of metal and includes copper (Cu), for example.
  • the thickness of the first substrate metal layer 201 is, for example, 100 ⁇ m to 500 ⁇ m.
  • a second substrate metal layer 202 is laminated on one side of the insulating layer 200 .
  • the second substrate metal layer 202 is made of metal and includes copper (Cu), for example.
  • the thickness of the second substrate metal layer 202 is, for example, 100 ⁇ m to 500 ⁇ m.
  • the insulating substrate 20 is arranged at a position that does not overlap the through hole 111C when viewed in the z direction, and is separated from the through hole 111C.
  • the insulating substrate 20 is smaller than the die pad section 111 when viewed in the z direction.
  • the insulating substrate 20 overlaps the semiconductor element 30 when viewed in the z-direction, and more specifically, the insulating substrate 20 overlaps the entire semiconductor element 30 .
  • the first bonding metal layer 601 is arranged on the die pad section 111 side with respect to the first base metal layer 600 .
  • the first bonding metal layer 601 is a layer bonded to the first back metal layer 102B of the die pad section 111 .
  • the first bonding metal layer 601 contains silver (Ag) and is bonded to the first back metal layer 102B by solid phase diffusion bonding. After the solid-phase diffusion bonding, the boundary between the first bonding metal layer 601 and the first back metal layer 102B is generally less clear than before the solid-phase diffusion bonding. is shown in phantom lines. The boundary between the first bonding metal layer 601 and the first back metal layer 102B may be unclear due to the formation of metal crystal grains.
  • the first rear surface 111B of the die pad portion 111 includes a portion that is difficult to recognize as a clear surface.
  • the second bonding metal layer 602 is arranged on the side opposite to the die pad section 111 with respect to the first base metal layer 600 .
  • the second bonding metal layer 602 is a layer bonded to the second main surface metal layer 211 of the insulating substrate 20 .
  • the second bonding metal layer 602 contains silver (Ag) and is bonded to the second main surface metal layer 211 by solid phase diffusion bonding. After the solid-phase diffusion bonding, the boundary between the second bonding metal layer 602 and the second main-surface metal layer 211 is generally less clear than before the solid-phase diffusion bonding. is shown by imaginary lines. The boundary between the second bonding metal layer 602 and the second main surface metal layer 211 may be unclear due to the formation of metal crystal grains.
  • the second main surface 20A of the insulating substrate 20 includes a portion that is difficult to recognize as a clear surface.
  • the first intermediate metal layer 611 is interposed between the first base metal layer 600 and the first bonding metal layer 601 .
  • the first intermediate metal layer 611 contains nickel (Ni), for example.
  • a second intermediate metal layer 612 is interposed between the first base metal layer 600 and the second bonding metal layer 602 .
  • the second intermediate metal layer 612 contains nickel (Ni), for example.
  • the second bonding member 70 is interposed between the semiconductor element 30 and the die pad portion 111 of the first lead 11, as shown in FIGS.
  • the second bonding member 70 of this embodiment has a second base metal layer 700 , a third bonding metal layer 701 , a fourth bonding metal layer 702 , a third intermediate metal layer 711 and a fourth intermediate metal layer 712 .
  • the thickness of the second joint member 70 is, for example, 50 ⁇ m to 400 ⁇ m.
  • the second base metal layer 700 is a layer that serves as the base of the second joint member 70 .
  • the material of the second base metal layer 700 is not particularly limited, and includes Al in this embodiment.
  • the third bonding metal layer 701 is arranged on the semiconductor element 30 side with respect to the second base metal layer 700 .
  • the third bonding metal layer 701 is a layer bonded to the second electrode 32 of the semiconductor element 30 .
  • the third bonding metal layer 701 contains silver (Ag) and is bonded to the second electrode 32 by solid phase diffusion bonding. After solid-phase diffusion bonding, the boundary between the third bonding metal layer 701 and the second electrode 32 is generally less clear than before solid-phase diffusion bonding. It is shown by imaginary lines. The boundary between the third bonding metal layer 701 and the second electrode 32 may be unclear due to the formation of metal crystal grains. On the other hand, if excessive gaps or impurities are present between the third bonding metal layer 701 and the second electrode 32, these remaining gaps may be recognized as boundaries.
  • the fourth bonding metal layer 702 is arranged on the die pad section 111 side with respect to the second base metal layer 700 .
  • the fourth bonding metal layer 702 is a layer bonded to the first main surface metal layer 102A of the die pad section 111 .
  • the fourth bonding metal layer 702 contains silver (Ag) and is bonded to the first main surface metal layer 102A by solid phase diffusion bonding. After the solid phase diffusion bonding, the boundary between the fourth bonding metal layer 702 and the first main surface metal layer 102A is generally less clear than before the solid phase diffusion bonding. is shown by imaginary lines. The boundary between the fourth bonding metal layer 702 and the first main surface metal layer 102A may be unclear due to the formation of metal crystal grains.
  • the third intermediate metal layer 711 is interposed between the second base metal layer 700 and the third bonding metal layer 701 .
  • Third intermediate metal layer 711 contains nickel (Ni), for example.
  • a fourth intermediate metal layer 712 is interposed between the second base metal layer 700 and the fourth bonding metal layer 702 .
  • the fourth intermediate metal layer 712 contains nickel (Ni), for example.
  • a plurality of conducting members 40 The plurality of conductive members 40 are conductively joined to the semiconductor element 30 and the second leads 12 and the third leads 13, as shown in FIG. Thereby, mutual conduction is established between the semiconductor element 30 and the second lead 12 and the third lead 13 .
  • the plurality of conducting members 40 includes first members 41 and second members 42 .
  • the first member 41 is conductively joined to the first electrode 31 of the semiconductor element 30 and the second main surface 121A of the wire pad portion 121 of the second lead 12, as shown in FIGS. there is Thereby, the second lead 12 is electrically connected to the first electrode 31 .
  • the composition of the first member 41 contains copper.
  • the first member 41 is a metal clip.
  • the first member 41 is electrically connected to the first electrode 31 and the wire pad portion 121 via the second bonding layer 49 .
  • the second bonding layer 49 contains a metal element.
  • the metal element is tin (Sn), for example.
  • the second bonding layer 49 is solder, for example.
  • the first member 41 may be a wire. In this case, since the first member 41 is formed by wire bonding, the second bonding layer 49 becomes unnecessary.
  • the second member 42 is electrically connected to the third electrode 33 of the semiconductor element 30 and the second main surface 131A of the wire pad portion 131 of the third lead 13, as shown in FIGS. Thereby, the third lead 13 is electrically connected to the third electrode 33 .
  • the second member 42 is a wire.
  • the second member 42 is formed by wire bonding.
  • the composition of the second member 42 contains Al.
  • the sealing resin 50 includes the semiconductor element 30, the plurality of conducting members 40, the first joining member 60, the second joining member 70, the first lead 11, the second lead 12, the second 3 leads 13 and a portion of the insulating substrate 20 are covered.
  • the sealing resin 50 has electrical insulation.
  • Sealing resin 50 is made of a material containing, for example, black epoxy resin.
  • the sealing resin 50 has a resin main surface 51 , a resin back surface 52 , a pair of first side surfaces 53 , a pair of second side surfaces 54 , a pair of openings 55 and mounting holes 56 .
  • the pair of first side surfaces 53 are positioned apart from each other in the x direction.
  • the pair of first side surfaces 53 are connected to the resin main surface 51 and the resin back surface 52 .
  • the terminal portion 112 of the first lead 11, the terminal portion 122 of the second lead 12, and the terminal portion of the third lead 13 are arranged from one first side surface 53 of the pair of first side surfaces 53. 132 are exposed.
  • the pair of second side surfaces 54 are positioned apart from each other in the y direction.
  • the pair of second side surfaces 54 are connected to the resin main surface 51 and the resin back surface 52 .
  • the pair of openings 55 are spaced apart from each other in the y-direction.
  • Each of the pair of openings 55 is recessed inwardly of the sealing resin 50 from one of the resin main surface 51 and the pair of second side surfaces 54 .
  • a portion of the first main surface 111A of the die pad portion 111 of the first lead 11 is exposed through the pair of openings 55 .
  • the mounting hole 56 penetrates the sealing resin 50 from the resin main surface 51 to the resin back surface 52 in the z direction.
  • the die pad portion 111 of the first lead 11, the first bonding member 60, the insulating substrate 20, the semiconductor element 30, and the semiconductor element 30 are bonded using solid phase diffusion bonding. These joinings may be performed collectively or may be performed every two elements.
  • solid phase diffusion bonding the metal layers to be bonded are brought into close contact with each other, and pressure is applied to the extent that plastic deformation is minimized at a temperature below the melting point of these metal layers, and diffusion of atoms occurring on the bonding surface is used. to join.
  • the second electrode 32 and the third bonding metal layer 701 are solid phase diffusion bonded. Further, in the bonding between the second bonding member 70 and the die pad portion 111, the fourth intermediate metal layer 712 and the first main surface metal layer 102A are solid-phase diffusion bonded.
  • the first back metal layer 102B and the first bonding metal layer 601 are solid-phase diffusion bonded. Further, in the bonding between the first bonding member 60 and the insulating substrate 20, the second bonding metal layer 602 and the second main surface metal layer 211 are solid phase diffusion bonded.
  • FIG. 11 shows a mounting structure B10 for a semiconductor device according to this embodiment.
  • the semiconductor device mounting structure B10 includes a semiconductor device A10, a heat sink 90, and a sheet member 901. As shown in FIG.
  • the heat sink 90 is a member to which heat generated from the semiconductor device A10 is transferred.
  • the heat sink 90 is generally made of metal, including Al, for example.
  • the sheet material 901 is interposed between the semiconductor device A10 and the heat sink 90.
  • the sheet material 901 preferably contains a material with high thermal conductivity, such as carbon.
  • the sheet material 901 is in contact with the second back surface 20B of the insulating substrate 20 of the semiconductor device A10.
  • Sheet material 901 is preferably softer than second substrate metal layer 202 of insulating substrate 20 .
  • the sheet material 901 is larger than the second back surface 20B of the insulating substrate 20 and larger than the semiconductor device A10 when viewed in the z direction.
  • the semiconductor device A10 is fixed to the heat sink 90 with bolts 902.
  • the bolt 902 is inserted through the mounting hole 56 of the semiconductor device A10 and screwed into a female screw hole provided in the heat sink 90 .
  • An insulating substrate 20 is fixed to the first rear surface 111B of the die pad portion 111 of the first lead 11 .
  • the insulating substrate 20 has an insulating layer 200 , a first substrate metal layer 201 and a second substrate metal layer 202 . Also, the second back surface 20B of the insulating substrate 20 is exposed from the resin back surface 52 of the sealing resin 50 .
  • the insulating layer 200 is covered with a sealing resin 50 and protected by the sealing resin 50 . Therefore, external force is less likely to act on the insulating layer 200, and damage to the insulating layer 200 can be suppressed.
  • the thickness of the insulating layer 200 is sufficient to ensure the dielectric strength required for the operation of the semiconductor element 30, etc., and does not need to be a thickness intended to prevent damage due to external force. Therefore, the heat generated from the semiconductor element 30 can be quickly dissipated to the outside of the semiconductor device A10 through the die pad portion 111 and the insulating substrate 20. FIG. That is, the efficiency of heat transfer from the semiconductor device A10 to the outside can be enhanced.
  • the second back surface 20B is flush with the resin back surface 52.
  • the insulating layer 200 is completely covered with the sealing resin 50 and is more reliably prevented from being exposed from the resin rear surface 52 . Therefore, it is preferable for suppressing damage to the insulating layer 200 or the like. Further, since the second back surface 20B is flush with the resin back surface 52, it is possible to press and fix the sheet material 901 to the heat sink 90 more reliably.
  • the first rear surface 111B of the die pad portion 111 and the second main surface 20A of the insulating substrate 20 are fixed by solid-phase diffusion bonding with the first bonding member 60 interposed therebetween. Fixing by solid-phase diffusion bonding is suitable for suppressing the occurrence of delamination and cracking due to stress or the like.
  • the second electrode 32 of the semiconductor element 30 and the first main surface 111A of the die pad portion 111 are fixed by solid phase diffusion bonding via the second bonding member 70 . Fixing by solid-phase diffusion bonding is suitable for suppressing the occurrence of delamination and cracking due to stress or the like.
  • the die pad portion 111 and the second substrate metal layer 202 are insulated by the insulating layer 200. Therefore, in the semiconductor device mounting structure B10, the sheet material 901 is not required to insulate the second substrate metal layer 202 and the heat sink 90 from each other. Accordingly, it is possible to use a conductive material such as carbon as the material of the sheet material 901 . Therefore, the heat transfer efficiency from the semiconductor device A10 to the heat sink 90 can be improved.
  • the sheet material 901 is softer than the second substrate metal layer 202, the sheet material 901 can be deformed along the shape of the second substrate metal layer 202 (second back surface 20B). Therefore, it is possible to suppress the formation of a gap between the second substrate metal layer 202 (second back surface 20B) and the sheet material 901, which is preferable for enhancing the heat transfer efficiency.
  • First embodiment First modification 15 to 19 show a first modification of the semiconductor device A10.
  • the die pad portion 111 of the first lead 11 does not have the above-described through hole 111C.
  • the sealing resin 50 does not have the mounting holes 56 described above.
  • a sheet material 901 is interposed between the heat sink 90 and A11, and the resin main surface 51 of the semiconductor device A11 is z-shaped by a predetermined member (not shown). It is pushed to the heat sink 90 side in the direction.
  • the semiconductor device A11 is fixed to the heat sink 90 via the sheet material 901, and the mounting structure of the semiconductor device of this modified example is configured.
  • the size of the insulating substrate 20 is clearly larger than that of the insulating substrate 20 of the semiconductor device A10 and substantially the same size as that of the die pad portion 111 when viewed in the z direction. is. This is related to the fact that the insulating substrate 20 needs to avoid the bolt 902 in the semiconductor device A10, whereas the bolt 902 does not need to be avoided in the semiconductor device A11.
  • the heat transfer efficiency from the semiconductor device A11 to the heat sink 90 can be improved also by this modification.
  • Second embodiment 20 to 22 show a semiconductor device A20 according to the second embodiment of the present disclosure.
  • the semiconductor device A20 of this embodiment differs from the above embodiments in the manner in which the first rear surface 111B of the die pad portion 111 of the first lead 11 and the second main surface 20A of the insulating substrate 20 are fixed. Also, the manner in which the semiconductor element 30 is fixed to the first main surface 111A of the die pad portion 111 of the first lead 11 is different from the above-described embodiment.
  • the first bonding member 60 of the present embodiment has a single-layer configuration, in which a first rear surface metal layer 102B (first rear surface 111B) and a second main surface metal layer 211 (second main surface) are formed. 20A). Thereby, the first back surface metal layer 102B (first back surface 111B) and the second main surface metal layer 211 (second main surface 20A) are fixed to each other.
  • the first joint member 60 is, for example, a baked silver (Ag) layer, a solder layer, or the like.
  • the material of the first back surface metal layer 102B and the material of the second main surface metal layer 211 are appropriately selected according to the first bonding member 60 .
  • the insulating substrate 20 may be configured without the second main surface metal layer 211 . In this case, the first substrate metal layer 201 constitutes the second main surface 20A.
  • the second bonding member 70 of the present embodiment has a single-layer configuration, and is bonded to each of the second electrode 32 and the first main surface metal layer 102A (first main surface 111A). ing. Thereby, the second electrode 32 and the first main surface metal layer 102A (the first main surface 111A) are fixed to each other.
  • the second joint member 70 is, for example, a baked silver (Ag) layer, a solder layer, or the like.
  • the material of the second electrode 32 and the material of the first main-surface metal layer 102A are appropriately selected according to the second joining member 70 .
  • the heat transfer efficiency from the semiconductor device A20 to the heat sink 90 can be improved.
  • the specific configurations of the first joint member 60 and the second joint member 70 are not limited at all.
  • the first bonding member 60 and the second bonding member 70 of the semiconductor device A10 and the first bonding member 60 and the second bonding member 70 of the semiconductor device A20 are appropriately employed in various combinations.
  • Third embodiment: 23 and 24 show a semiconductor device A30 according to the third embodiment of the present disclosure.
  • the first bonding member 60 and the insulating substrate 20 are exposed from the resin rear surface 52 of the sealing resin 50 .
  • the first bonding member 60 and the insulating substrate 20 protrude in the z direction from the resin back surface 52 .
  • the fixing form between the first rear surface 111B of the die pad portion 111 of the first lead 11 and the insulating substrate 20 via the first bonding member 60 is the same as that of the semiconductor device A10 described above, for example.
  • FIG. 24 shows one step of the manufacturing method of the semiconductor device A30.
  • the semiconductor element 30 is mounted on the first main surface 111A of the die pad portion 111 and the sealing resin 50 is formed
  • the insulating substrate 20 is fixed to the first back surface 111B via the first bonding member 60 do.
  • this fixing step is performed by solid-phase diffusion bonding the first rear surface 111B and the first bonding member 60 to the first bonding member 60 and the insulating substrate 20, respectively.
  • the heat transfer efficiency from the semiconductor device A30 to the heat sink 90 can be improved.
  • the specific relationship between the first bonding member 60, the insulating substrate 20, and the sealing resin 50 is not limited at all.
  • the semiconductor device and the mounting structure for the semiconductor device according to the present disclosure are not limited to the above-described embodiments.
  • the specific configuration of each part of the semiconductor device and the mounting structure for the semiconductor device according to the present disclosure can be modified in various ways.
  • the present disclosure includes embodiments set forth in the following appendices.
  • Appendix 1 a lead including a die pad portion having a first main surface and a first back surface facing opposite to each other in the thickness direction; a semiconductor element fixed to the first main surface; a sealing resin covering the die pad portion and the semiconductor element; an insulating substrate in which a first substrate metal layer, an insulating layer and a second substrate metal layer are laminated in this order;
  • the insulating substrate has a second main surface facing the same side as the first main surface and a second back surface facing the same side as the first back surface in the thickness direction, The first back surface and the second main surface are fixed to each other,
  • the sealing resin has a resin main surface facing the same side as the first main surface in the thickness direction and a resin back surface facing the same side as the first back surface, The semiconductor device, wherein the second back surface is exposed from the resin back surface.
  • Appendix 2 The semiconductor device according to appendix 1, wherein the second back surface and the resin back surface are flush with each other. Appendix 3. 3. The semiconductor device according to appendix 1 or 2, wherein the second back surface is configured by the second substrate metal layer. Appendix 4. 4. The semiconductor device according to any one of appendices 1 to 3, wherein the insulating layer contains ceramics. Appendix 5. 5. The semiconductor device according to appendix 4, wherein the first substrate metal layer includes copper (Cu). Appendix 6. 6. The semiconductor device according to appendix 5, wherein the second substrate metal layer contains copper (Cu). Appendix 7.
  • the semiconductor device according to any one of appendices 1 to 6, wherein the second bonding metal layer and the second principal surface metal layer are bonded by solid phase diffusion bonding. Appendix 8. 8.
  • Appendix 14 further comprising a second bonding member interposed between the lead and the semiconductor element;
  • the semiconductor element includes a semiconductor layer and an element back surface metal layer disposed on the lead side of the semiconductor layer, the lead has a first main surface metal layer forming the first main surface,
  • the second bonding member has a second base metal layer, and a third bonding metal layer and a fourth bonding metal layer disposed on both sides of the second base metal layer in the thickness direction, the element back surface metal layer and the third bonding metal layer are bonded by solid phase diffusion bonding, 14.

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Abstract

半導体装置は、リードと、半導体素子と、封止樹脂と、絶縁基板とを備える。前記リードは、厚さ方向において互いに反対側を向く第１主面および第１裏面を有するダイパッド部を含む。前記半導体素子は、前記第１主面に固定されている。前記封止樹脂は、前記ダイパッド部および前記半導体素子を覆う。前記絶縁基板は、第１基板金属層、絶縁層および第２基板金属層がこの順で積層されている。前記絶縁基板は、前記厚さ方向において前記第１主面と同じ側を向く第２主面および前記第１裏面と同じ側を向く第２裏面を有する。前記第１裏面と前記第２主面とが互いに固定されている。前記封止樹脂は、前記厚さ方向において前記第１主面と同じ側を向く樹脂主面および前記第１裏面と同じ側を向く樹脂裏面を有する。前記第２裏面は、前記樹脂裏面から露出している。

Description

半導体装置
　本開示は、半導体装置に関する。
　特許文献１には、パッド主面およびパッド裏面を有する第１パッドを含む第１リードと、パッド主面の上に搭載された半導体素子と、パッド主面に接し、かつ半導体素子を覆う封止樹脂とを備える半導体装置の一例が開示されている。半導体素子は、接合層を介して第１パッドに導通接合されている。この半導体装置が、ヒートシンクに取り付けられる場合、パッド裏面とヒートシンクとの間に、たとえば絶縁シートが設けられる。
特開２０１７－１７４９５１号公報
　上記従来の構成によれば、絶縁シートによって、第１パッドからヒートシンクへの伝熱効率が低下する場合がある。
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。併せて本開示は、そのような半導体装置の取付構造体を提供することを別の課題とする。特に本開示は、上記した事情に鑑み、伝熱効率を高めることが可能な半導体装置、延いてはそのような半導体装置の取付構造体を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、厚さ方向において互いに反対側を向く第１主面および第１裏面を有するダイパッド部を含むリードと、前記第１主面に固定された半導体素子と、前記ダイパッド部および前記半導体素子を覆う封止樹脂と、を備える。当該半導体装置は、さらに、第１基板金属層、絶縁層および第２基板金属層がこの順で積層された絶縁基板を備える。前記絶縁基板は、前記厚さ方向において前記第１主面と同じ側を向く第２主面および前記第１裏面と同じ側を向く第２裏面を有する。前記第１裏面と前記第２主面とが互いに固定されている。前記封止樹脂は、前記厚さ方向において前記第１主面と同じ側を向く樹脂主面および前記第１裏面と同じ側を向く樹脂裏面を有する。前記第２裏面は、前記樹脂裏面から露出している。
　本開示の第２の側面によって提供される半導体装置の取付構造体は、本開示の第１の側面によって提供される半導体装置と、ヒートシンクと、前記第２裏面と前記ヒートシンクとの間に介在するシート部材と、を備える。
　上記構成によれば、たとえば、半導体装置内における伝熱効率（延いては半導体装置から外部への伝熱効率）を高めることができる。
　本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態に係る半導体装置を示す斜視図である。 図２は、本開示の第１実施形態に係る半導体装置を示す平面図である。 図３は、本開示の第１実施形態に係る半導体装置を示す要部平面図である。 図４は、本開示の第１実施形態に係る半導体装置を示す底面図である。 図５は、本開示の第１実施形態に係る半導体装置を示す正面図である。 図６は、図３のＶＩ－ＶＩ線に沿う要部断面図である。 図７は、図３のＶＩＩ－ＶＩＩ線に沿う要部断面図である。 図８は、本開示の第１実施形態に係る半導体装置を示す要部拡大平面図である。 図９は、本開示の第１実施形態に係る半導体装置を示す要部拡大断面図である。 図１０は、本開示の第１実施形態に係る半導体装置を示す要部拡大断面図である。 図１１は、本開示の第１実施形態に係る半導体装置の取付構造体を示す断面図である。 図１２は、本開示の第１実施形態に係る半導体装置の製造方法を示す断面図である。 図１３は、本開示の第１実施形態に係る半導体装置の製造方法を示す要部拡大断面図である。 図１４は、本開示の第１実施形態に係る半導体装置の製造方法を示す要部拡大断面図である。 図１５は、本開示の第１実施形態に係る半導体装置の第１変形例を示す斜視図である。 図１６は、本開示の第１実施形態に係る半導体装置の第１変形例を示す平面図である。 図１７は、本開示の第１実施形態に係る半導体装置の第１変形例を示す要部平面図である。 図１８は、本開示の第１実施形態に係る半導体装置の第１変形例を示す底面図である。 図１９は、図１７のＸＩＸ－ＸＩＸ線に沿う要部断面図である。 図２０は、本開示の第２実施形態に係る半導体装置を示す要部断面図である。 図２１は、本開示の第２実施形態に係る半導体装置を示す要部拡大断面図である。 図２２は、本開示の第２実施形態に係る半導体装置を示す要部拡大断面図である。 図２３は、本開示の第３実施形態に係る半導体装置を示す要部断面図である。 図２４は、本開示の第３実施形態に係る半導体装置の製造方法を示す要部断面図である。
　以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
　本開示における「第１」、「第２」、「第３」等の用語は、単に識別のために用いたものであり、それらの対象物に順列を付することを意図していない。
　第１実施形態：
　図１～図１４に基づき、本開示の第１実施形態に係る半導体装置Ａ１０および半導体装置の取付構造体Ｂ１０について説明する。半導体装置Ａ１０は、たとえばＤＣ－ＤＣコンバータといった、電力変換回路を備える電子機器などに使用される。半導体装置Ａ１０は、第１リード１１、第２リード１２、第３リード１３、半導体素子３０、複数の導通部材４０、絶縁基板２０、第１接合部材６０、第２接合部材７０、および封止樹脂５０を備える。ここで、図３および図８は、理解の便宜上、封止樹脂５０を透過している。図３では、透過した封止樹脂５０を想像線（二点鎖線）で示している。
　半導体装置Ａ１０の説明において、ｚ方向は、「厚さ方向」の一例である。ｚ方向に対して直交する１つの方向をたとえば「ｘ方向」と呼ぶ。また、ｚ方向およびｘ方向の双方に対して直交する方向をたとえば「ｙ方向」と呼ぶ。
　第１リード１１：
　第１リード１１は、図３、図４、図６および図７に示すように、ダイパッド部１１１および端子部１１２を有する。第１リード１１は、半導体素子３０が搭載されるとともに、半導体素子３０と半導体装置Ａ１０が実装される配線基板（図示略）等との導電経路の一部をなす導電部材である。第１リード１１は、「リード」の一例である。
　図６および図７に示すように、第１リード１１は、基材１０１、第１主面金属層１０２Ａおよび第１裏面金属層１０２Ｂを含む。基材１０１は、第１リード１１の主要部をなすものであり、たとえば銅（Ｃｕ）、または銅合金である。したがって、基材１０１の組成は、銅を含む。第１主面金属層１０２Ａは、基材１０１のうちダイパッド部１１１を構成する部分の片側に積層されている。第１裏面金属層１０２Ｂは、基材１０１のうちダイパッド部１１１を構成する部分の片側に積層されている。第１主面金属層１０２Ａおよび第１裏面金属層１０２Ｂの厚さは、基材１０１の厚さよりも薄い。第１主面金属層１０２Ａおよび第１裏面金属層１０２Ｂの組成は、銀（Ａｇ）を含む。
　ダイパッド部１１１は、基材１０１、第１主面金属層１０２Ａおよび第１裏面金属層１０２Ｂを含む。ダイパッド部１１１は、第１主面１１１Ａ、第１裏面１１１Ｂおよび貫通孔１１１Ｃを有する。本実施形態の第１主面１１１Ａは、基材１０１の一部および第１主面金属層１０２Ａによって構成されている。第１裏面１１１Ｂは、ｚ方向において第１主面１１１Ａとは反対側を向く。本実施形態の第１裏面１１１Ｂは、基材１０１の一部および第１裏面金属層１０２Ｂによって構成されている。貫通孔１１１Ｃは、ｚ方向においてダイパッド部１１１を貫通している。貫通孔１１１Ｃは、ｚ方向に視て円形状である。
　図３および図７に示すように、端子部１１２は、ｘ方向に沿って延びる部分を含むとともに、ダイパッド部１１１の基材１０１につながっている。したがって、ダイパッド部１１１および端子部１１２は、互いに導通している。端子部１１２の一部は、封止樹脂５０に覆われている。封止樹脂５０に覆われた端子部１１２の部分は、ｙ方向に視て屈曲している。封止樹脂５０から露出した端子部１１２の部分の表面には、たとえば錫（Ｓｎ）めっきが施されていてもよい。
　第２リード１２：
　第２リード１２は、図３に示すように、第１リード１１から離れており、導通部材４０を介して半導体素子３０に導通している。第２リード１２は、ワイヤパッド部１２１および端子部１２２を有する。ワイヤパッド部１２１は、封止樹脂５０に覆われており、第２主面１２１Ａを有する。第２主面１２１Ａは、ｚ方向において第１主面１１１Ａと同じ側を向く。第２主面１２１Ａには、たとえば銀（Ａｇ）めっき、錫（Ｓｎ）めっき等が施されていてもよい。端子部１２２は、ワイヤパッド部１２１に繋がっている。端子部１２２は、一部が封止樹脂５０に覆われており、他の部分が封止樹脂５０から露出している。端子部１２２は、たとえば端子部１１２と平行にｘ方向に延びている。端子部１２２の表面には、たとえば錫（Ｓｎ）めっきが施されていてもよい。
　第３リード１３：
　第３リード１３は、図３に示すように、第１リード１１から離れており、第１リード１１を挟んで第２リード１２とはｙ方向において反対側に位置している。第３リード１３は、導通部材４０を介して半導体素子３０に導通している。第３リード１３は、ワイヤパッド部１３１および端子部１３２を有する。ワイヤパッド部１３１は、封止樹脂５０に覆われており、第２主面１３１Ａを有する。第２主面１３１Ａは、ｚ方向において第１主面１１１Ａと同じ側を向く。第２主面１３１Ａには、たとえば銀（Ａｇ）めっき、錫（Ｓｎ）めっき等が施されていてもよい。端子部１３２は、ワイヤパッド部１３１に繋がっている。端子部１３２は、一部が封止樹脂５０に覆われており、他の部分が封止樹脂５０から露出している。端子部１３２は、たとえば端子部１１２と平行にｘ方向に延びている。端子部１３２の表面には、たとえば錫（Ｓｎ）めっきが施されていてもよい。
　半導体素子３０：
　半導体素子３０は、図３、図６および図７に示すように、ダイパッド部１１１の第１主面１１１Ａに固定されており、第１リード１１のダイパッド部１１１の第１主面１１１Ａ側に搭載されている。半導体装置Ａ１０においては、半導体素子３０は、ｎチャネル型であり、かつ縦型構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体素子３０は、ＭＯＳＦＥＴに限定されない。半導体素子３０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他のトランジスタでもよい。さらに半導体素子３０は、ＬＳＩまたはダイオードでもよい。半導体素子３０は、半導体層３５、第１電極３１、第２電極３２および第３電極３３を有する。
　半導体層３５は、化合物半導体基板を含む。化合物半導体基板の主材料は、炭化ケイ素（ＳｉＣ）である。この他、化合物半導体基板の主材料として、ケイ素（Ｓｉ）を用いてもよい。
　図８および図９に示すように、第１電極３１は、ｚ方向において第１リード１１のダイパッド部１１１の第１主面１１１Ａが向く側に設けられている。第１電極３１には、半導体素子３０により変換された後の電力に対応する電流が流れる。すなわち、第１電極３１は、半導体素子３０のソース電極に相当する。
　図９に示すように、第２電極３２は、ｚ方向において第１電極３１とは反対側に設けられている。第２電極３２は、第１リード１１のダイパッド部１１１の第１主面１１１Ａに対向している。第２電極３２は、「裏面金属層」の一例である。第２電極３２には、半導体素子３０により変換される前の電力に対応する電流が流れる。すなわち、第２電極３２は、半導体素子３０のドレイン電極に相当する。本実施形態においては、第２電極３２の少なくとも表層は、銀（Ａｇ）を含む。
　図８に示すように、第３電極３３は、ｚ方向において第１電極３１と同じ側に設けられ、かつ第１電極３１から離れて位置する。第３電極３３には、半導体素子３０が駆動するためのゲート電圧が印加される。すなわち、第３電極３３は、半導体素子３０のゲート電極に相当する。ｚ方向に視て、第３電極３３の面積は、第１電極３１の面積よりも小である。
　第２リード１２は、半導体素子３０の第１電極３１に導通している。したがって、端子部１２２は、半導体装置Ａ１０のソース端子に相当する。第３リード１３は、半導体素子３０の第３電極３３に導通している。したがって、端子部１３２は、半導体装置Ａ１０のゲート端子に相当する。
　絶縁基板２０：
　絶縁基板２０は、ダイパッド部１１１の第１裏面１１１Ｂに固定されている。絶縁基板２０は、図４、図６、図７および図１０に示すように、絶縁層２００、第１基板金属層２０１および第２基板金属層２０２を有する。第１基板金属層２０１、絶縁層２００および第２基板金属層２０２は、ｚ方向においてこの順で、図中上方から図中下方に並んで積層されている。また、絶縁基板２０は、第２主面２０Ａおよび第２裏面２０Ｂを有する。第２主面２０Ａは、ｚ方向において第１主面１１１Ａと同じ側を向く面である。第２裏面２０Ｂは、ｚ方向において第１裏面１１１Ｂと同じ側を向く面である。絶縁基板２０の厚さは、たとえば５００μｍ～１３００μｍである。
　絶縁層２００は、絶縁材料を含む板材である。絶縁層２００は、たとえばＡｌ2Ｏ3、ＳｉＮ、ＡｌＮ等のセラミックスを含む。絶縁層２００の厚さは、たとえば３００μｍ～５００μｍである。第１基板金属層２０１は、絶縁層２００の片側に積層されている。第１基板金属層２０１は、金属からなり、たとえば銅（Ｃｕ）を含む。第１基板金属層２０１の厚さは、たとえば１００μｍ～５００μｍである。第２基板金属層２０２は、絶縁層２００の片側に積層されている。第２基板金属層２０２は、金属からなり、たとえば銅（Ｃｕ）を含む。第２基板金属層２０２の厚さは、たとえば１００μｍ～５００μｍである。
　本実施形態においては、絶縁基板２０は、第２主面金属層２１１をさらに有する。第２主面金属層２１１は、第１基板金属層２０１に積層されている。第２主面金属層２１１は、たとえば銀（Ａｇ）めっき層である。本実施形態においては、第２主面２０Ａは、第２主面金属層２１１によって構成されている。また、第２裏面２０Ｂは、第２基板金属層２０２によって構成されている。
　図４および図７に示すように、本実施形態においては、絶縁基板２０は、ｚ方向に視て貫通孔１１１Ｃとは重ならない位置に配置されており、貫通孔１１１Ｃから離れている。絶縁基板２０は、ｚ方向に視て、ダイパッド部１１１よりも小さい。また、ｚ方向に視て、絶縁基板２０は、半導体素子３０と重なっており、より具体的には、絶縁基板２０は、半導体素子３０のすべてと重なっている。
　第１接合部材６０：
　第１接合部材６０は、図６、図７および図１０に示すように、第１リード１１のダイパッド部１１１と絶縁基板２０との間に介在している。本実施形態の第１接合部材６０は、第１ベース金属層６００、第１接合金属層６０１、第２接合金属層６０２、第１中間金属層６１１および第２中間金属層６１２を有する。第１接合部材６０の厚さは、たとえば５０μｍ～４００μｍである。
　第１ベース金属層６００は、第１接合部材６０のベースとなる層である。第１ベース金属層６００の材質は特に限定されず、本実施形態においてはＡｌを含む。
　第１接合金属層６０１は、第１ベース金属層６００に対してダイパッド部１１１側に配置されている。第１接合金属層６０１は、ダイパッド部１１１の第１裏面金属層１０２Ｂと接合された層である。本実施形態においては、第１接合金属層６０１は、銀（Ａｇ）を含んでおり、第１裏面金属層１０２Ｂと固相拡散接合によって接合されている。固相拡散接合された後は、第１接合金属層６０１と第１裏面金属層１０２Ｂとの境界は、固相拡散接合される前よりも不明瞭になる場合が一般的であり、同図においては、想像線で示している。第１接合金属層６０１と第１裏面金属層１０２Ｂとの境界は、金属結晶粒が形成されて不明瞭な場合がある。一方、第１接合金属層６０１と第１裏面金属層１０２Ｂとの間に、過大な隙間や不純物が存在した場合、これらが残存することにより、境界として認識できる場合がある。このため、ダイパッド部１１１の第１裏面１１１Ｂは、明瞭な面として認識しにくい部分を含む。
　第２接合金属層６０２は、第１ベース金属層６００に対してダイパッド部１１１とは反対側に配置されている。第２接合金属層６０２は、絶縁基板２０の第２主面金属層２１１と接合された層である。本実施形態においては、第２接合金属層６０２は、銀（Ａｇ）を含んでおり、第２主面金属層２１１と固相拡散接合によって接合されている。固相拡散接合された後は、第２接合金属層６０２と第２主面金属層２１１との境界は、固相拡散接合される前よりも不明瞭になる場合が一般的であり、同図においては、想像線で示している。第２接合金属層６０２と第２主面金属層２１１との境界は、金属結晶粒が形成されて不明瞭な場合がある。一方、第２接合金属層６０２と第２主面金属層２１１との間に、過大な隙間や不純物が存在した場合、これらが残存することにより、境界として認識できる場合がある。このため、絶縁基板２０の第２主面２０Ａは、明瞭な面として認識しにくい部分を含む。
　第１中間金属層６１１は、第１ベース金属層６００と第１接合金属層６０１との間に介在している。第１中間金属層６１１は、たとえばニッケル（Ｎｉ）を含む。第２中間金属層６１２は、第１ベース金属層６００と第２接合金属層６０２との間に介在している。第２中間金属層６１２は、たとえばニッケル（Ｎｉ）を含む。
　第２接合部材７０：
　第２接合部材７０は、図６、図７および図９に示すように、半導体素子３０と第１リード１１のダイパッド部１１１との間に介在している。本実施形態の第２接合部材７０は、第２ベース金属層７００、第３接合金属層７０１、第４接合金属層７０２、第３中間金属層７１１および第４中間金属層７１２を有する。第２接合部材７０の厚さは、たとえば５０μｍ～４００μｍである。
　第２ベース金属層７００は、第２接合部材７０のベースとなる層である。第２ベース金属層７００の材質は特に限定されず、本実施形態においてはＡｌを含む。
　第３接合金属層７０１は、第２ベース金属層７００に対して半導体素子３０側に配置されている。第３接合金属層７０１は、半導体素子３０の第２電極３２と接合された層である。本実施形態においては、第３接合金属層７０１は、銀（Ａｇ）を含んでおり、第２電極３２と固相拡散接合によって接合されている。固相拡散接合された後は、第３接合金属層７０１と第２電極３２との境界は、固相拡散接合される前よりも不明瞭になる場合が一般的であり、同図においては、想像線で示している。第３接合金属層７０１と第２電極３２との境界は、金属結晶粒が形成されて不明瞭な場合がある。一方、第３接合金属層７０１と第２電極３２との間に、過大な隙間や不純物が存在した場合、これらが残存することにより、境界として認識できる場合がある。
　第４接合金属層７０２は、第２ベース金属層７００に対してダイパッド部１１１側に配置されている。第４接合金属層７０２は、ダイパッド部１１１の第１主面金属層１０２Ａと接合された層である。本実施形態においては、第４接合金属層７０２は、銀（Ａｇ）を含んでおり、第１主面金属層１０２Ａと固相拡散接合によって接合されている。固相拡散接合された後は、第４接合金属層７０２と第１主面金属層１０２Ａとの境界は、固相拡散接合される前よりも不明瞭になる場合が一般的であり、同図においては、想像線で示している。第４接合金属層７０２と第１主面金属層１０２Ａとの境界は、金属結晶粒が形成されて不明瞭な場合がある。一方、第４接合金属層７０２と第１主面金属層１０２Ａとの間に、過大な隙間や不純物が存在した場合、これらが残存することにより、境界として認識できる場合がある。このため、ダイパッド部１１１の第１主面１１１Ａは、明瞭な面として認識しにくい部分を含む。
　第３中間金属層７１１は、第２ベース金属層７００と第３接合金属層７０１との間に介在している。第３中間金属層７１１は、たとえばニッケル（Ｎｉ）を含む。第４中間金属層７１２は、第２ベース金属層７００と第４接合金属層７０２との間に介在している。第４中間金属層７１２は、たとえばニッケル（Ｎｉ）を含む。
　複数の導通部材４０：
　複数の導通部材４０は、図３に示すように、半導体素子３０と第２リード１２および第３リード１３とに導通接合されている。これにより、半導体素子３０と第２リード１２および第３リード１３との相互導通がなされる。複数の導通部材４０は、第１部材４１および第２部材４２を含む。
　第１部材４１は、図３、図８および図９に示すように、半導体素子３０の第１電極３１と、第２リード１２のワイヤパッド部１２１の第２主面１２１Ａとに導通接合されている。これにより、第２リード１２は、第１電極３１に導通している。第１部材４１の組成は、銅を含む。半導体装置Ａ１０においては、第１部材４１は、金属クリップである。第１部材４１は、第２接合層４９を介して第１電極３１およびワイヤパッド部１２１に導通接合されている。第２接合層４９は、金属元素を含む。金属元素は、たとえば錫（Ｓｎ）である。第２接合層４９は、たとえばハンダである。この他、第１部材４１はワイヤでもよい。この場合においては、ワイヤボンディングにより第１部材４１が形成されるため、第２接合層４９が不要となる。
　第２部材４２は、図３および図８に示すように、半導体素子３０の第３電極３３と、第３リード１３のワイヤパッド部１３１の第２主面１３１Ａとに導通接合されている。これにより、第３リード１３は、第３電極３３に導通している。第２部材４２は、ワイヤである。第２部材４２は、ワイヤボンディングにより形成される。第２部材４２の組成は、Ａｌを含む。
　封止樹脂５０：
　封止樹脂５０は、図１～図７に示すように、半導体素子３０、複数の導通部材４０、第１接合部材６０および第２接合部材７０と、第１リード１１、第２リード１２、第３リード１３および絶縁基板２０の一部ずつとを覆っている。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂５０は、樹脂主面５１、樹脂裏面５２、一対の第１側面５３、一対の第２側面５４、一対の開口５５、および取付け孔５６を有する。
　図６および図７に示すように、樹脂主面５１は、ｚ方向において第１リード１１のダイパッド部１１１の第１主面１１１Ａと同じ側を向く。図５～図７に示すように、樹脂裏面５２は、ｚ方向において樹脂主面５１とは反対側を向く。図４、図６および図７に示すように、樹脂裏面５２から、絶縁基板２０の第２裏面２０Ｂが露出している。第２裏面２０Ｂと樹脂裏面５２とは、互いに面一である。
　図２および図４に示すように、一対の第１側面５３は、ｘ方向において互いに離れて位置する。一対の第１側面５３は、樹脂主面５１および樹脂裏面５２につながっている。図５に示すように、一対の第１側面５３のうち一方の第１側面５３から、第１リード１１の端子部１１２と、第２リード１２の端子部１２２と、第３リード１３の端子部１３２とが露出している。
　図２、図４および図５に示すように、一対の第２側面５４は、ｙ方向において互いに離れて位置する。一対の第２側面５４は、樹脂主面５１および樹脂裏面５２につながっている。図２に示すように、一対の開口５５は、ｙ方向において互いに離れて位置する。一対の開口５５の各々は、樹脂主面５１と、一対の第２側面５４のいずれかとから封止樹脂５０の内方に向けて凹んでいる。一対の開口５５から、第１リード１１のダイパッド部１１１の第１主面１１１Ａの一部が露出している。図２、図４および図７に示すように、取付け孔５６は、ｚ方向において樹脂主面５１から樹脂裏面５２に至って封止樹脂５０を貫通している。ｚ方向に視て、取付け孔５６は、第１リード１１のダイパッド部１１１の貫通孔１１１Ｃに内包されている。貫通孔１１１Ｃを規定するダイパッド部１１１の内周面は、封止樹脂５０に覆われている。これにより、ｚ方向に視て、取付け孔５６の最大寸法は、貫通孔１１１Ｃの寸法よりも小となっている。
　図１２～図１４は、半導体装置Ａ１０の製造方法の一例を示している。本製造方法では、第１リード１１のダイパッド部１１１、第１接合部材６０、絶縁基板２０、半導体素子３０および半導体素子３０を、固相拡散接合を用いて接合する。これらの接合は、一括して行ってもよいし、２つの要素毎に行ってもよい。固相拡散接合では、接合される金属層同士を密着させ、これらの金属層の融点以下の温度条件で、塑性変形をできるだけ生じない程度に加圧して、接合面に生じる原子の拡散を利用して接合する。
　図１３に示すように半導体素子３０と第２接合部材７０との接合では、第２電極３２と第３接合金属層７０１とが固相拡散接合される。また、第２接合部材７０とダイパッド部１１１との接合では、第４中間金属層７１２と第１主面金属層１０２Ａとが固相拡散接合される。
　図１４に示すように、ダイパッド部１１１と第１接合部材６０との接合では、第１裏面金属層１０２Ｂと第１接合金属層６０１とが固相拡散接合される。また、第１接合部材６０と絶縁基板２０との接合では、第２接合金属層６０２と第２主面金属層２１１とが固相拡散接合される。
　半導体装置の取付構造体Ｂ１０：
　図１１は、本実施形態の半導体装置の取付構造体Ｂ１０を示している。半導体装置の取付構造体Ｂ１０は、半導体装置Ａ１０とヒートシンク９０およびシート材９０１を備えている。
　ヒートシンク９０は、半導体装置Ａ１０から発生した熱が伝えられる部材である。ヒートシンク９０は、一般的に金属からなり、たとえばＡｌを含む。
　シート材９０１は、半導体装置Ａ１０とヒートシンク９０との間に介在している。シート材９０１は、熱伝導率が高い材質を含むことが好ましく、たとえばカーボン等を含む。シート材９０１は、半導体装置Ａ１０の絶縁基板２０の第２裏面２０Ｂと接している。シート材９０１は、絶縁基板２０の第２基板金属層２０２よりも柔らかいことが好ましい。図示された例においては、シート材９０１は、ｚ方向に視て絶縁基板２０の第２裏面２０Ｂよりも大きく、さらに半導体装置Ａ１０よりも大きい。
　本実施形態においては、半導体装置Ａ１０は、ボルト９０２によってヒートシンク９０に固定されている。ボルト９０２は、半導体装置Ａ１０の取付け孔５６に挿通されており、ヒートシンク９０に設けられた雌ねじ孔に螺合している。
　次に、半導体装置Ａ１０および半導体装置の取付構造体Ｂ１０の作用について説明する。
　第１リード１１のダイパッド部１１１の第１裏面１１１Ｂには、絶縁基板２０が固定されている。絶縁基板２０は、絶縁層２００と第１基板金属層２０１および第２基板金属層２０２とを有する。また、絶縁基板２０の第２裏面２０Ｂは、封止樹脂５０の樹脂裏面５２から露出している。絶縁層２００は、封止樹脂５０によって覆われており、封止樹脂５０によって保護されている。このため、絶縁層２００に外部からの力が作用しにくく、絶縁層２００の損傷を抑制することが可能である。これにより、絶縁層２００の厚さとしては、半導体素子３０の動作等において求められる絶縁耐圧を確保可能な厚さを満たせばよく、外力による損傷防止を意図した厚さとする必要がない。したがって、半導体素子３０から発生した熱を、ダイパッド部１１１および絶縁基板２０を介して半導体装置Ａ１０外により速やかに放熱することが可能である。すなわち、半導体装置Ａ１０から外部への伝熱効率を高めることができる。
　第２裏面２０Ｂは、樹脂裏面５２と面一である。これにより、絶縁層２００は、封止樹脂５０によって完全に覆われており、樹脂裏面５２から露出することがより確実に回避されている。したがって、絶縁層２００の損傷等を抑制するのに好ましい。また、第２裏面２０Ｂが樹脂裏面５２と面一であることにより、シート材９０１を介したヒートシンク９０への押し付け固定をより確実に行うことができる。
　ダイパッド部１１１の第１裏面１１１Ｂと絶縁基板２０の第２主面２０Ａとは、第１接合部材６０を介した固相拡散接合によって固定されている。固相拡散接合による固定は、応力等による剥離や亀裂の発生を抑制するのに適している。
　半導体素子３０の第２電極３２とダイパッド部１１１の第１主面１１１Ａとは、第２接合部材７０を介した固相拡散接合によって固定されている。固相拡散接合による固定は、応力等による剥離や亀裂の発生を抑制するのに適している。
　半導体装置Ａ１０においては、絶縁層２００によってダイパッド部１１１と第２基板金属層２０２とが絶縁されている。このため、半導体装置の取付構造体Ｂ１０において、シート材９０１は、第２基板金属層２０２とヒートシンク９０とを絶縁することが求められない。これにより、シート材９０１の材質として、カーボン等の導電性材質を用いることが可能である。したがって、半導体装置Ａ１０からヒートシンク９０への伝熱効率を高めることが可能である。
　シート材９０１が第２基板金属層２０２よりも柔らかいことにより、シート材９０１が第２基板金属層２０２（第２裏面２０Ｂ）の形状に沿うように変形可能である。したがって、第２基板金属層２０２（第２裏面２０Ｂ）とシート材９０１との間に空隙が生じることを抑制可能であり、伝熱効率を高めるのに好ましい。
　図１５～図２４は、本開示の変形例および他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
　第１実施形態　第１変形例：
　図１５～図１９は、半導体装置Ａ１０の第１変形例を示している。本変形例の半導体装置Ａ１１においては、第１リード１１のダイパッド部１１１が、上述の貫通孔１１１Ｃを有していない。また、封止樹脂５０は、上述の取付け孔５６を有していない。半導体装置Ａ１１が、図１１に示すヒートシンク９０に取り付けられる場合、ヒートシンク９０とＡ１１との間にシート材９０１を介在させ、半導体装置Ａ１１の樹脂主面５１が、所定の部材（図示略）によってｚ方向におけるヒートシンク９０側に押される。これにより、半導体装置Ａ１１は、シート材９０１を介してヒートシンク９０に固定され、本変形例の半導体装置の取付構造体が構成される。
　本変形例においては、図１８および図１９に示すように、ｚ方向に視て、絶縁基板２０の大きさが半導体装置Ａ１０の絶縁基板２０よりも明らかに大きく、ダイパッド部１１１とほぼ同じ大きさである。これは、半導体装置Ａ１０において絶縁基板２０がボルト９０２を避ける必要があったことに対し、半導体装置Ａ１１では、ボルト９０２を避ける必要が無いことに関連している。
　本変形例によっても、半導体装置Ａ１１からヒートシンク９０への伝熱効率を高めることができる。
　第２実施形態：
　図２０～図２２は、本開示の第２実施形態に係る半導体装置Ａ２０を示している。本実施形態の半導体装置Ａ２０は、第１リード１１のダイパッド部１１１の第１裏面１１１Ｂと絶縁基板２０の第２主面２０Ａとの固定形態が、上述した実施形態と異なっている。また、半導体素子３０と第１リード１１のダイパッド部１１１の第１主面１１１Ａとの固定形態が、上述した実施形態と異なっている。
　図２２に示すように、本実施形態の第１接合部材６０は、単層の構成であり、第１裏面金属層１０２Ｂ（第１裏面１１１Ｂ）と第２主面金属層２１１（第２主面２０Ａ）とのそれぞれに接合されている。これにより、第１裏面金属層１０２Ｂ（第１裏面１１１Ｂ）と第２主面金属層２１１（第２主面２０Ａ）とは、互いに固定されている。第１接合部材６０は、たとえば、銀（Ａｇ）焼成層またははんだ層等である。第１裏面金属層１０２Ｂの材質および第２主面金属層２１１の材質は、第１接合部材６０に応じて適宜選択される。また、絶縁基板２０は、第２主面金属層２１１を備えない構成であってもよい。この場合、第１基板金属層２０１によって第２主面２０Ａが構成される。
　図２１に示すように、本実施形態の第２接合部材７０は、単層の構成であり、第２電極３２と第１主面金属層１０２Ａ（第１主面１１１Ａ）とのそれぞれに接合されている。これにより、第２電極３２と第１主面金属層１０２Ａ（第１主面１１１Ａ）とは、互いに固定されている。第２接合部材７０は、たとえば、銀（Ａｇ）焼成層またははんだ層等である。第２電極３２の材質および第１主面金属層１０２Ａの材質は、第２接合部材７０に応じて適宜選択される。
　本実施形態によっても、半導体装置Ａ２０からヒートシンク９０への伝熱効率を高めることができる。また、本実施形態から理解されるように、第１接合部材６０および第２接合部材７０の具体的な構成は何ら限定されない。半導体装置Ａ１０の第１接合部材６０および第２接合部材７０と、半導体装置Ａ２０の第１接合部材６０および第２接合部材７０とは、様々な組み合わせで適宜採用される。
　第３実施形態：
　図２３および図２４は、本開示の第３実施形態に係る半導体装置Ａ３０を示している。本実施形態の半導体装置Ａ３０は、第１接合部材６０および絶縁基板２０が、封止樹脂５０の樹脂裏面５２から露出している。第１接合部材６０および絶縁基板２０は、樹脂裏面５２よりもｚ方向に突出している。半導体装置Ａ３０における、第１接合部材６０を介した第１リード１１のダイパッド部１１１の第１裏面１１１Ｂと絶縁基板２０との固定形態は、たとえば上述した半導体装置Ａ１０の固定形態と同様である。
　図２４は、半導体装置Ａ３０の製造方法の一工程を示している。本実施形態においては、ダイパッド部１１１の第１主面１１１Ａに半導体素子３０を搭載し、封止樹脂５０を形成した後に、第１接合部材６０を介して絶縁基板２０を第１裏面１１１Ｂに固定する。この固定工程は、半導体装置Ａ１０において述べたように、第１裏面１１１Ｂおよび第１接合部材６０と、第１接合部材６０および絶縁基板２０を、それぞれ固相拡散接合することによって行う。
　本実施形態によっても、半導体装置Ａ３０からヒートシンク９０への伝熱効率を高めることができる。また、本実施形態から理解されるように、第１接合部材６０および絶縁基板２０と封止樹脂５０との具体的な関係は何ら限定されない。
　本開示に係る半導体装置および半導体装置の取付構造体は、上述した実施形態に限定されるものではない。本開示に係る半導体装置および半導体装置の取付構造体の各部の具体的な構成は、種々に設計変更自在である。本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　厚さ方向において互いに反対側を向く第１主面および第１裏面を有するダイパッド部を含むリードと、
　前記第１主面に固定された半導体素子と、
　前記ダイパッド部および前記半導体素子を覆う封止樹脂と、
　第１基板金属層、絶縁層および第２基板金属層がこの順で積層された絶縁基板と、を備え、
　前記絶縁基板は、前記厚さ方向において前記第１主面と同じ側を向く第２主面および前記第１裏面と同じ側を向く第２裏面を有し、
　前記第１裏面と前記第２主面とが互いに固定されており、
　前記封止樹脂は、前記厚さ方向において前記第１主面と同じ側を向く樹脂主面および前記第１裏面と同じ側を向く樹脂裏面を有し、
　前記第２裏面は、前記樹脂裏面から露出している、半導体装置。
　付記２．
　前記第２裏面と前記樹脂裏面とは、互いに面一である、付記１に記載の半導体装置。
　付記３．
　前記第２裏面は、前記第２基板金属層によって構成されている、付記１または２に記載の半導体装置。
　付記４．
　前記絶縁層は、セラミックスを含む、付記１ないし３のいずれかに記載の半導体装置。
　付記５．
　前記第１基板金属層は、銅（Ｃｕ）を含む、付記４に記載の半導体装置。
　付記６．
　前記第２基板金属層は、銅（Ｃｕ）を含む、付記５に記載の半導体装置。
　付記７．
　前記リードと前記絶縁基板との間に介在する第１接合部材をさらに備え、
　前記絶縁基板は、前記第２主面を構成する第２主面金属層を有し、
　前記リードは、基材と、前記第１裏面を構成する第１裏面金属層と、を有し、
　前記第１接合部材は、第１ベース金属層と、当該第１ベース金属層の前記厚さ方向の両側に配置された第１接合金属層および第２接合金属層を有し、
　前記第１裏面金属層と前記第１接合金属層とが、固相拡散接合によって接合されており、
　前記第２接合金属層と前記第２主面金属層とが、固相拡散接合によって接合されている、付記１ないし６のいずれかに記載の半導体装置。
　付記８．
　前記前記第１裏面金属層と前記第１接合金属層とは、銀（Ａｇ）を含む、付記７に記載の半導体装置。
　付記９．
　前記第１接合部材は、前記第１接合金属層と前記第１ベース金属層との間に介在する第１中間金属層を有する、付記８に記載の半導体装置。
　付記１０．
　前記第１中間金属層は、ニッケル（Ｎｉ）を含む、付記９に記載の半導体装置。
　付記１１．
　前記第２接合金属層と前記第２主面金属層とは、銀（Ａｇ）を含む、付記８ないし１０のいずれかに記載の半導体装置。
　付記１２．
　前記第１接合部材は、前記第２接合金属層と前記第１ベース金属層との間に介在する第２中間金属層を有する、付記１１に記載の半導体装置。
　付記１３．
　前記第２中間金属層は、ニッケル（Ｎｉ）を含む、付記１２に記載の半導体装置。
　付記１４．
　前記リードと前記半導体素子との間に介在する第２接合部材をさらに備え、
　前記半導体素子は、半導体層と、当該半導体層に対して前記リード側に配置された素子裏面金属層と、を含み、
　前記リードは、前記第１主面を構成する第１主面金属層を有し、
　前記第２接合部材は、第２ベース金属層と、当該第２ベース金属層の前記厚さ方向の両側に配置された第３接合金属層および第４接合金属層を有し、
　前記素子裏面金属層と前記第３接合金属層とが、固相拡散接合によって接合されており、
　前記第４接合金属層と前記第１主面金属層とが、固相拡散接合によって接合されている、付記７ないし１３のいずれかに記載の半導体装置。
　付記１５．
　前記第１主面と前記半導体素子との間に介在する接合層をさらに備える、付記１ないし１３のいずれかに記載の半導体装置。
　付記１６．
　前記接合層は、銀（Ａｇ）焼成材を含む、付記１５に記載の半導体装置。
　付記１７．
　付記１ないし１６のいずれかに記載の半導体装置と、
　ヒートシンクと、
　前記第２裏面と前記ヒートシンクとの間に介在するシート部材と、
を備える、半導体装置の取付構造体。
Ａ１０，Ａ１１，Ａ２０：半導体装置
Ｂ１０：半導体装置の取付構造体
１１：第１リード　　　１２：第２リード
１３：第３リード　　　２０：絶縁基板
２０Ａ：第２主面　　　２０Ｂ：第２裏面
３０：半導体素子　　　３１：第１電極
３２：第２電極　　　３３：第３電極
３５：半導体層　　　４０：導通部材
４１：第１部材　　　４２：第２部材
４９：第２接合層　　　５０：封止樹脂
５１：樹脂主面　　　５２：樹脂裏面
５３：第１側面　　　５４：第２側面
５５：開口　　　５６：取付け孔
６０：第１接合部材　　　７０：第２接合部材
９０：ヒートシンク　　　１０１：基材
１０２Ａ:第１主面金属層　　　１０２Ｂ:第１裏面金属層
１１１：ダイパッド部　　　１１１Ａ:第１主面
１１１Ｂ:第１裏面　　　１１１Ｃ:貫通孔
１１２：端子部　　　１２１：ワイヤパッド部
１２１Ａ:第２主面　　　１２２：端子部
１３１：ワイヤパッド部　　　１３１Ａ:第２主面
１３２：端子部　　　２００：絶縁層
２０１：第１基板金属層　　　２０２：第２基板金属層
２１１：第２主面金属層　　　６００：第１ベース金属層
６０１：第１接合金属層　　　６０２：第２接合金属層
６１１：第１中間金属層　　　６１２：第２中間金属層
７００：第２ベース金属層　　　７０１：第３接合金属層
７０２：第４接合金属層　　　７１１：第３中間金属層
７１２：第４中間金属層　　　９０１：シート材
９０２：ボルト

Claims (17)

  1. 　厚さ方向において互いに反対側を向く第１主面および第１裏面を有するダイパッド部を含むリードと、
    　前記第１主面に固定された半導体素子と、
    　前記ダイパッド部および前記半導体素子を覆う封止樹脂と、
    　第１基板金属層、絶縁層および第２基板金属層がこの順で積層された絶縁基板と、を備え、
    　前記絶縁基板は、前記厚さ方向において前記第１主面と同じ側を向く第２主面および前記第１裏面と同じ側を向く第２裏面を有し、
    　前記第１裏面と前記第２主面とが互いに固定されており、
    　前記封止樹脂は、前記厚さ方向において前記第１主面と同じ側を向く樹脂主面および前記第１裏面と同じ側を向く樹脂裏面を有し、
    　前記第２裏面は、前記樹脂裏面から露出している、半導体装置。
  2. 　前記第２裏面と前記樹脂裏面とは、互いに面一である、請求項１に記載の半導体装置。
  3. 　前記第２裏面は、前記第２基板金属層によって構成されている、請求項１または２に記載の半導体装置。
  4. 　前記絶縁層は、セラミックスを含む、請求項１ないし３のいずれかに記載の半導体装置。
  5. 　前記第１基板金属層は、銅（Ｃｕ）を含む、請求項４に記載の半導体装置。
  6. 　前記第２基板金属層は、銅（Ｃｕ）を含む、請求項５に記載の半導体装置。
  7. 　前記リードと前記絶縁基板との間に介在する第１接合部材をさらに備え、
    　前記絶縁基板は、前記第２主面を構成する第２主面金属層を有し、
    　前記リードは、基材と、前記第１裏面を構成する第１裏面金属層と、を有し、
    　前記第１接合部材は、第１ベース金属層と、当該第１ベース金属層の前記厚さ方向の両側に配置された第１接合金属層および第２接合金属層を有し、
    　前記第１裏面金属層と前記第１接合金属層とが、固相拡散接合によって接合されており、
    　前記第２接合金属層と前記第２主面金属層とが、固相拡散接合によって接合されている、請求項１ないし６のいずれかに記載の半導体装置。
  8. 　前記前記第１裏面金属層と前記第１接合金属層とは、銀（Ａｇ）を含む、請求項７に記載の半導体装置。
  9. 　前記第１接合部材は、前記第１接合金属層と前記第１ベース金属層との間に介在する第１中間金属層を有する、請求項８に記載の半導体装置。
  10. 　前記第１中間金属層は、ニッケル（Ｎｉ）を含む、請求項９に記載の半導体装置。
  11. 　前記第２接合金属層と前記第２主面金属層とは、銀（Ａｇ）を含む、請求項８ないし１０のいずれかに記載の半導体装置。
  12. 　前記第１接合部材は、前記第２接合金属層と前記第１ベース金属層との間に介在する第２中間金属層を有する、請求項１１に記載の半導体装置。
  13. 　前記第２中間金属層は、ニッケル（Ｎｉ）を含む、請求項１２に記載の半導体装置。
  14. 　前記リードと前記半導体素子との間に介在する第２接合部材をさらに備え、
    　前記半導体素子は、半導体層と、当該半導体層に対して前記リード側に配置された素子裏面金属層と、を含み、
    　前記リードは、前記第１主面を構成する第１主面金属層を有し、
    　前記第２接合部材は、第２ベース金属層と、当該第２ベース金属層の前記厚さ方向の両側に配置された第３接合金属層および第４接合金属層を有し、
    　前記素子裏面金属層と前記第３接合金属層とが、固相拡散接合によって接合されており、
    　前記第４接合金属層と前記第１主面金属層とが、固相拡散接合によって接合されている、請求項７ないし１３のいずれかに記載の半導体装置。
  15. 　前記第１主面と前記半導体素子との間に介在する接合層をさらに備える、請求項１ないし１３のいずれかに記載の半導体装置。
  16. 　前記接合層は、銀（Ａｇ）焼成材を含む、請求項１５に記載の半導体装置。
  17. 　請求項１ないし１６のいずれかに記載の半導体装置と、
    　ヒートシンクと、
    　前記第２裏面と前記ヒートシンクとの間に介在するシート部材と、
    を備える、半導体装置の取付構造体。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018111111A (ja) * 2017-01-12 2018-07-19 三菱電機株式会社 金属接合体及び半導体装置の製造方法
WO2020071185A1 (ja) * 2018-10-02 2020-04-09 ローム株式会社 半導体装置および半導体装置の製造方法
WO2020241346A1 (ja) * 2019-05-24 2020-12-03 ローム株式会社 半導体装置
WO2021210402A1 (ja) * 2020-04-17 2021-10-21 ローム株式会社 半導体装置
WO2021241304A1 (ja) * 2020-05-26 2021-12-02 ローム株式会社 半導体モジュールの実装構造

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018111111A (ja) * 2017-01-12 2018-07-19 三菱電機株式会社 金属接合体及び半導体装置の製造方法
WO2020071185A1 (ja) * 2018-10-02 2020-04-09 ローム株式会社 半導体装置および半導体装置の製造方法
WO2020241346A1 (ja) * 2019-05-24 2020-12-03 ローム株式会社 半導体装置
WO2021210402A1 (ja) * 2020-04-17 2021-10-21 ローム株式会社 半導体装置
WO2021241304A1 (ja) * 2020-05-26 2021-12-02 ローム株式会社 半導体モジュールの実装構造

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