CN111192829A - 沟槽型vdmos器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 60
- 210000000746 body region Anatomy 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 44
- 238000000151 deposition Methods 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 238000001039 wet etching Methods 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 230000000903 blocking effect Effects 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 description 38
- 238000002513 implantation Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 18
- 239000007943 implant Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000011056 performance test Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
本发明供一种沟槽型VDMOS器件的制造方法及其制造方法，该制造方法包括在对具有掩膜的N型外延层形成的第一沟槽进行栅极氧化层、N型多晶硅的沉积处理；采用湿法工艺去除掩膜；形成体区，在N型多晶硅侧面形成掩膜侧墙，并对N型外延层进行第二沟槽刻蚀；在第二沟槽底部沉积形成隔离层，去除掩膜侧墙，在N型外延层上形成源区，去除隔离层；依次形成介质层、接触孔、金属层和电极引线。由此制造方法获得的沟槽型VDMOS器件，体区和金属层之间短接性能良好，不寄生NPN二极管，因而具有良好的EAS性能和Vfsd性能。
Description
技术领域
本发明属于VDMOS器件技术领域，尤其涉及一种沟槽型VDMOS器件及其制造方法。
背景技术
半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，其可控特性决定了电力电子系统的效率、体积和重量。自从垂直导电双扩散新结构的半导体功率器件诞生以来，以期独特的高输入阻抗、低驱动功率、高开关速度、由于的频率特性和良好的热稳定性等，使得电力电子技术得到了迅速发展。垂直导电双扩散半导体功率器件的代表主要是沟槽型垂直双扩散金属-氧化物半导体场效应晶体管(简称VDMOS)，其集合了双极晶体管和普通MOS器件的优点。
常规的沟槽型VDMOS器件的制造方法如下(具体参阅图1～11)：
(1).在N型外延层2(N型外延层2与N型衬底1一体化)上方通过光刻刻蚀的方式形成带有开口的掩膜3，掩膜3的材料可以是氧化硅、氮化硅、氧化铝等，其厚度通常视沟槽的深度而定，通常情况下，沟槽深度越深，掩膜的厚度越厚，具体如图1、2所示；
(2).在掩膜3的阻挡下，对N型外延层2进行第一沟槽21的刻蚀，具体如图3所示；
(3).采用刻蚀工艺去除掩膜3，并在第一沟槽21内通过热氧化方法形成栅极氧化层4，之后填充原位掺杂的饱和N型多晶硅5，具体详见图4；
(4).对N型多晶硅5进行回刻处理，使得N型外延层2上表面的N型多晶硅5被去除，获得平坦的表面，N型多晶硅5的上表面与N型外延层2的上表面平齐，具体如图5所示；
(5).在N型外延层2表面做体区6的注入和热驱入，形成体区6，具体如图6所示；
(6).在体区6上做源区的自对准注入和驱入，形成源区7，具体如图7所示；
(7).在N型外延层2表面沉积介质层8，并完成接触孔81的刻蚀，具体如图8所示；
(8).自接触孔81底部对源区7进行刻蚀，使得源区7被刻穿，形成第二沟槽22，第二沟槽22主要是为了使得后续沉积的金属层与体区6有良好的短接效果，具体如图9所示；
(9).在外露的体区6、源区7、介质层8、栅极氧化层4及N型多晶硅5表面沉积金属层9，并在金属层9上形成源极引线，在N型多晶硅5表面形成栅极引线，在N型衬底1表面形成漏极引线，具体如图10所示。
上述制备方法在步骤(8)源区7的刻穿工艺中，由于源区7的结深通常为2000～3000埃，以及接触孔81过小、刻蚀的第二沟槽22间距过小，对于形成的第二沟槽22的深度很难进行测量和检查，无法保对证源区7刻穿时完全实现刻穿，于是在第二沟槽81的底部出现如图11所示的源区残留，源区残留会形成NP结，那么对具有源区残留的沟槽型VDMOS器件进行源漏间的二极管正向导通压降(Vfsd)测试时，Vfsd会全部失效，并且会寄生NPN三极管，在封装测试EAS时，会出现电流放大失控从而烧毁器件。
发明内容
本发明的目的在于提供一种沟槽型VDMOS器件的制造方法，旨在解决常规沟槽型VDMOS器件制造方法由于源区残留而使得Vfsd测量全部失效且EAS测试会出现电流放大失控从而烧毁器件等问题。
进一步地，本发明还提供一种由上述方法获得的沟槽型VDMOS器件。
本发明是这样实现的：
一种沟槽型VDMOS器件的制造方法，包括以下步骤：
步骤S01.提供包括N型外延层的N型衬底；
步骤S02.在N型外延层表面进行掩膜处理，获得带有开口的掩膜；
步骤S03.在所述掩膜的阻挡下，对N型外延层进行刻蚀处理，形成第一沟槽；
步骤S04.在所述第一沟槽里生长栅极氧化层，并沉积N型多晶硅；
步骤S05.对步骤S04获得的N型多晶硅进行回刻处理，使得N型多晶硅和所述掩膜齐平；
步骤S06.采用湿法工艺去除所述掩膜；
步骤S07.在所述N型外延层表面进行体区的自对准注入和驱入，形成器件体区，并在所述N型多晶硅侧壁形成掩膜侧墙；
步骤S08.在所述掩膜侧墙的阻挡下，对所述N型外延层进行第二沟槽的刻蚀处理，形成第二沟槽；
步骤S09.在所述第二沟槽底部沉积形成一层隔离层；
步骤S10.采用湿法腐蚀工艺去除所述掩膜侧墙，使得所述体区露出；
步骤S11.对露出的所述体区进行源区的注入和驱入，形成源区；
步骤S12.采用湿法腐蚀工艺去除所述隔离层；
步骤S13.沉积形成介质层，并在介质层中刻蚀形成接触孔；
步骤S14.沉积形成金属层并形成电极引线。
以及，一种沟槽型VDMOS器件，该沟槽型VDMOS器件由如上的制造方法获得。
本发明的有益效果如下：
相对于现有技术，本发明提供的沟槽型VDMOS器件的制造方法，采用了新的制造工艺，不需要对源区进行刻穿，在金属层和体区接触部位不会存在源区残留，金属层和体区之间具有良好的短接效果，因此不会寄生出NPN三极管，同时还扩大了EAS和IMP的面积，使得获得的沟槽型VDMOS器件不仅具有极高的良品率，而且EAS也有大幅度提高、无Vfsd失效现象。
本发明提供的沟槽型VDMOS器件，由于是采用上述的制造方法制造得到，其具有良好的EAS性能和Vfsd性能。
附图说明
为了更清楚地说明本发明施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是常规沟槽型VDMOS器件的制造方法使用的N型外延层的示意图；
图2是常规沟槽型VDMOS器件的制造方法在N型外延层表面形成带有开口的掩膜的示意图；
图3是常规沟槽型VDMOS器件的制造方法在N型外延层刻蚀形成沟槽的示意图；
图4是常规沟槽型VDMOS器件的制造方法去除N型外延层掩膜后在沟槽上形成栅极氧化层、N型多晶硅的示意图；
图5是常规沟槽型VDMOS器件的制造方法对N型多晶硅进行回刻形成平坦表面的示意图；
图6是常规沟槽型VDMOS器件的制造方法在N型外延层上进行注入和热驱入形成体区的示意图；
图7是常规沟槽型VDMOS器件的制造方法在体区上进行自对准注入和驱入形成源区的示意图；
图8是常规沟槽型VDMOS器件的制造方法在N型外延层表面形成介质层并完成接触孔刻蚀的示意图；
图9是常规沟槽型VDMOS器件的制造方法自接触孔向下对源区进行刻穿的示意图；
图10是常规沟槽型VDMOS器件的制造方法沉积形成金属层并形成电极引线的示意图；
图11是常规沟槽型VDMOS器件的制造方法自接触孔向下对源区进行刻蚀无法实现彻底刻穿的示意图；
图12是本发明提供的沟槽型VDMOS器件的制造方法步骤S04中在第一沟槽上形成栅极氧化层、N型多晶硅的示意图；
图13是本发明提供的沟槽型VDMOS器件的制造方法步骤S05中对N型多晶硅进行回刻形成平坦表面的示意图；
图14是本发明提供的沟槽型VDMOS器件的制造方法步骤S06中去除掩膜的示意图；
图15是本发明提供的沟槽型VDMOS器件的制造方法步骤S07中自对准注入和驱入形成体区且在N型多晶硅侧壁形成掩膜侧墙的示意图；
图16是本发明提供的沟槽型VDMOS器件的制造方法步骤S08中对N型外延层进行第二沟槽刻蚀的示意图；
图17是本发明提供的沟槽型VDMOS器件的制造方法步骤S09中在第二沟槽上沉积形隔离层的示意图；
图18是本发明提供的沟槽型VDMOS器件的制造方法步骤S10中去除掩膜侧墙的示意图；
图19是本发明提供的沟槽型VDMOS器件的制造方法步骤S11中在外露的体区上进行倾斜旋转注入和驱入形成源区的示意图；
图20是本发明提供的沟槽型VDMOS器件的制造方法步骤S12中刻蚀去除隔离层的示意图；
图21是本发明提供的沟槽型VDMOS器件的制造方法步骤S13中沉积介质层并形成接触孔的示意图；
图22是本发明提供的沟槽型VDMOS器件的制造方法步骤S14中金属层并形成电极引线的示意图；
其中，1-N型衬底；2-N型外延层，21-第一沟槽，22-第二沟槽；3-掩膜(掩膜层)；4-栅极氧化层；5-N型多晶硅；6-体区；7-源区；8-介质层，81-接触孔；9-金属层；10-掩膜侧墙；11-隔离层。
具体实施方式
为了使本发明要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明一方面提供一种沟槽型VDMOS器件的制造方法。
请参阅图1～3、12～22，该沟槽型VDMOS器件的制造方法包括以下步骤：
步骤S01.提供包括N型外延层2的N型衬底1，参见图1；
步骤S02.在N型外延层2表面进行掩膜处理，获得带有开口的掩膜3，参见图2；
步骤S03.在掩膜3的阻挡下，对N型外延层2进行刻蚀处理，形成第一沟槽21，参见图3；
步骤S04.在第一沟槽21里生长栅极氧化层4，并沉积N型多晶硅5，参见图12；
步骤S05.对步骤S04获得的N型多晶硅5进行回刻处理，使得N型多晶硅5和掩膜3齐平，参见图13；
步骤S06.采用湿法工艺去除掩膜3，使得N型多晶硅5相对于N型外延层2具有凸起，具体参见图14；
步骤S07.在N型外延层2表面进行体区的自对准注入和驱入，形成器件体区6，并在N型多晶硅5的侧壁形成掩膜侧墙10，获得如图15所示的结构；
步骤S08.在掩膜侧墙10的阻挡下，对N型外延层6进行第二沟槽22的刻蚀处理，形成第二沟槽22，获得如图16所示的结构；
步骤S09.在第二沟槽22底部沉积形成一层隔离层11，获得如图17所示的结构；
步骤S10.采用湿法腐蚀工艺去除掩膜侧墙10，使得体区6露出，获得如图18所示的结构；
步骤S11.在露出的体区6表面进行源区的注入和驱入，形成源区7，获得如图19所示的结构；
步骤S12.采用湿法腐蚀工艺去除隔离层11，获得如图20所示的结构；
步骤S13.沉积形成介质层8，并在介质层8中刻蚀形成接触孔81，获得如图21所示的结构；
步骤S14.沉积形成金属层9并形成电极引线，获得如图22所示的器件结构。
下面对上述制造方法做详细的解释说明：
本发明涉及的N型衬底1应当清洁干燥，并且其上的N型外延层2也应当清洁干燥，避免后续加工过程中因为残留杂质或者污渍而导致加工效果差、接触不良。N型衬底1的厚度可以在500μm左右，避免在加工过程中发生翘曲。N型外延层2为在N型衬底1形成的一层材料层，其厚度为7μm～10μm，如可以是7.5μm、8.0μm、8.5μm、9.0μm、9.5μm、10μm，还可以是7μm～10μm之内的任一厚度。
步骤S02中，在N型外延层2表面进行掩膜处理，其主要目的是为了获得具有形状的掩膜3，掩膜3的作用是便于后续刻蚀处理获得第一沟槽21。
为了使得后续可以有效地去除掩膜3，其材料不能与栅极氧化层4相同。优选地，掩膜3的材料选自氮化硅、氧化铝中的任一种。
步骤S03中，第一沟槽21的刻蚀处理采用干法刻蚀Si机台进行刻蚀。
步骤S04中，在第一沟槽21里生长栅极氧化层4，目的是在第一沟槽21的内壁、底部形成一层将栅极和体区、源区分隔开的膜层，形成栅极氧化层4的材料为干氧氧化形成的SiO2。优选地，栅极氧化层4的厚度可以是500A～1500A，如可以是550A、600A、650A、700A、750A、800A、850A、900A、950A、1000A、1050A、1100A、1200A、1250A、1300A、1350A、1400A、1450A、1500A中的任一种。
沉积N型多晶硅5的目的是为了获得栅极，因此N型多晶硅5填充于第一沟槽21中，并且与栅极氧化层4有良好的接触，沉积得到的N型多晶硅5应该将掩膜3完全覆盖，以确保经过后续处理可以形成完整的栅极。
填充的N型多晶硅5是原位掺杂的饱和N型多晶硅。
步骤S05中，对N型多晶硅5进行回刻处理，主要是使得N型多晶硅5的上表面和掩膜3的上表面齐平，以便于对掩膜3进行去除处理，回刻处理工艺为常规工艺。
步骤S06中，湿法刻蚀掩膜3其目的是去除掩膜3，使得N型多晶硅5相对于N型外延层2具有凸起，方便后续工艺的进行，采用湿法刻蚀不损伤栅极氧化层4以及N型多晶硅5。使用的湿法刻蚀为常规的工艺，在此不再展开赘述。
步骤S07中，体区6的注入和驱入。在N型多晶硅5的侧壁形成掩膜侧墙10的过程是对步骤S06得到的产品表面进行掩膜的沉积，并回刻，仅保留N型多晶硅5侧壁附近的掩膜，由此形成围绕在N型多晶硅5侧壁的掩膜侧墙10。
优选地，掩膜侧墙10的材料为氮化硅，以氮化硅作为掩膜侧墙10的材料，有利于后续湿法去除氮化硅，杜绝对栅极氧化及N型外延层的损伤。
步骤S08中，对N型外延层6进行第二沟槽22的刻蚀处理，其刻蚀得到的第二沟槽22的深度应大于后续形成的源区7的深度，该刻蚀处理的工艺为常规工艺，在此不再赘述。
优选地，第二沟槽22的深度在4000～6000埃之间，如可以是4050A、4500A、5000A、5500A、5550A、5600A、5650A、6000A等。
步骤S09中，在第二沟槽22的底部沉积一层隔离层11，主要目的是确保后续形成源区时，源区没有注入和驱入第二沟槽22底部，从而避免源区7和体区6不发生交叉残留，彻底杜绝了NPN二极管的寄生。
沉积隔离层11的过程是先沉积一层隔离层，在进行回刻，使得仅在第二沟槽22底部保留有隔离层11，而掩膜侧墙10及其他部位不存在隔离层11。
优选地，隔离层11的材料为氧化硅或氮化硅。
步骤S10中，湿法腐蚀工艺去除掩膜侧墙10的目的是去除掩膜侧墙10，使得N型多晶硅5再次露出，方便后续源区的注入和驱入处理，采用湿法刻蚀不损伤N型多晶硅5且不损伤隔离层11、体区6。使用的湿法腐蚀工艺为常规的工艺，在此不再展开赘述。
步骤S11中，源区7的注入和驱入为常规工艺，在此不再展开赘述。
优选地，源区7的深度在2000～3000埃之间，如可以是2050A、2100A、2150A、2200A、2250A、2300A、2350A、2400A、2450A、2500A、2550A、2600A、2650A、2700A、2750A、2800A、2850A、2900A、2950A、3000A等。
步骤S12中，湿法腐蚀工艺去除隔离层11的目的是去除隔离层11，使得体区6再次露出，方便后续沉积金属层9时能够与体区6形成完好的短接效果。采用湿法腐蚀工艺，不损伤体区6及源区7。使用的湿法腐蚀工艺为常规的工艺，在此不再展开赘述。
步骤S13中，形成介质层8是在步骤S12得到的产品表面沉积一层介质层8，并采用刻蚀方式进行刻蚀，形成接触孔81，通过接触孔81使体区6和源区7露出，便于进行金属层9的沉积处理。
步骤S14中，直接在接触孔81中及介质层8表面沉积形成金属层9，并形成栅极引线、源极引线、漏极引线，其中栅极引线自N型多晶硅5中引出，源极引线自源区7引出，漏极引线自N型衬底1引出。
本发明的沟槽型VDMOS器件的制造方法，采用了新的制造工艺，不需要对源区进行刻穿，而且极大地扩展了工艺窗口，便于离子植入(IMP)，保证金属层和体区的短接效果，因此不会寄生出NPN三极管，获得的沟槽型VDMOS器件的EAS(单脉冲雪崩击穿能量)有大幅度提高、无Vfsd(源漏间的二极管导通压降)失效现象，沟槽型VDMOS器件良品率极高。
基于上述的制造方法，另一方面，本发明还提供一种沟槽型VDMOS器件。该沟槽型VDMOS器件采用上述的方法制造，其具有良好的EAS性能和Vfsd性能。
为了更好的说明本发明的技术方案，下面结合具体实施例进行说明。
实施例1
请参阅图1～3、12～22，本实施例1提供一种沟槽型VDMOS器件的制造方法，具体包括以下步骤：
(1).提供包括N型外延层2的N型衬底1，其中N型衬底1的厚度为500nm，电阻率为0.002Ω/cm，N型外延层2的厚度为8μm，电阻率为1.25Ω/cm，具体详见图1。
(2).在N型外延层2的表面用低压炉管沉积0.7μm的掩膜层3，经过光刻刻蚀处理，获得带开口的掩膜3，具体详见图2。
(3).在掩膜3的阻挡下，对N型外延层2进行刻蚀处理，形成第一沟槽21，第一沟槽21的深度为1.6μm，具体详见图3。
(4).在第一沟槽21里通过干氧氧化生长栅极氧化层4，栅极氧化层的材料为二氧化硅，其厚度为800A，并沉积18000A的N型多晶硅5，具体详见图12。
(5).对获得的N型多晶硅5进行回刻处理，使得N型多晶硅5和掩膜3齐平，具体详见图13。
(6).采用湿法工艺去除掩膜3，使得N型多晶硅5相对于N型外延层2具有凸起，具体详见图14。
(7).在所述N型外延层2表面进行体区的自对准硼注入，注入能量为65Kev，注入剂量为1.5E13；接着1100℃下驱入55min，形成器件体区6，之后在N型外延层2表面淀积4000A氮化硅，再回刻淀积氮化硅，使得氮化硅在所述N型多晶硅5的侧壁形成掩膜侧墙10，具体详见图15。
(8).在掩膜侧墙10的阻挡下，对N型外延层2进行第二沟槽22的刻蚀处理，形成第二沟槽22，第二沟槽22的深度为5000A，具体详见图16。
(9).在第二沟槽22的表面淀积一层氧化硅，厚度为3000A，之后通过光刻刻蚀的方式，使得氧化硅仅在第二沟槽22的底部保留，残留的二氧化硅作为隔离层11，具体详见图17。
(10).采用湿法腐蚀工艺去除掩膜侧墙10，使得体区6露出，具体详见图18。
(11).在露出的体区6表面进行源区的注入，注入能量为70Kev，注入剂量为5.5E15，注入后在950℃下驱入30min，得到源区7，源区7的深度为2500A，具体详见图19。
(12).采用湿法腐蚀工艺去除隔离层11，使得第二沟槽22底部的体区6露出，具体详见图20。
(13).在源区7的表面及N型多晶硅5的表面沉积形成介质层8，并对介质层8中进行刻蚀形成接触孔81，具体详见图21。
(14).在体区6的表面、源区7的表面、介质层8的表面沉积形成金属层9，并进行光刻刻蚀形成电极引线，具体详见图22。
对上述得到的沟槽型VDMOS器件进行相应性能测试，具体测试结果如表1所示。
表1实施例1得到的沟槽型VDMOS器件的性能数据
| 组别 | IDSS1/μA | BVDSS/V | VTH1/V | RDSON1/mR | VFSD1/V | IGSS2/nA | IGSSR2/nA |
| 1 | 0.00 | 83.7 | 2.852 | 9.830 | 0.719 | 3.9 | -1.7 |
| 2 | 0.00 | 83.1 | 2.822 | 9.690 | 0.722 | 2.9 | -0.7 |
| 3 | 0.01 | 83.7 | 2.784 | 9.790 | 0.719 | 1.9 | -3.2 |
| 4 | 0.00 | 83.3 | 2.870 | 9.980 | 0.717 | 4.0 | -3.1 |
| 5 | 0.00 | 82.6 | 2.727 | 9.100 | 0.715 | 5.1 | -1.2 |
| 6 | 0.00 | 82.8 | 2.799 | 9.610 | 0.719 | 2.9 | -3.4 |
| 7 | 0.00 | 83.8 | 2.819 | 9.880 | 0.725 | 3.3 | -2.1 |
| 8 | 0.03 | 83.5 | 2.797 | 9.440 | 0.721 | 4.5 | -2.4 |
| 9 | 0.00 | 82.8 | 2.776 | 9.210 | 0.718 | 4.0 | -0.1 |
实施例2
请参阅图1～3、12～22，本实施例2提供一种沟槽型VDMOS器件的制造方法，具体包括以下步骤：
(1).提供包括N型外延层2的N型衬底1，其中N型衬底1的厚度为500nm，电阻率为0.003Ω/cm，N型外延层2的厚度为8.5μm，电阻率为2.0Ω/cm，具体详见图1。
(2).在N型外延层2的表面用低压炉管沉积0.7μm的掩膜层3，经过光刻刻蚀处理，获得带开口的掩膜3，具体详见图2。
(3).在掩膜3的阻挡下，对N型外延层2进行刻蚀处理，形成第一沟槽21，第一沟槽21的深度为1.6μm，具体详见图3。
(4).在第一沟槽21里通过干氧氧化生长栅极氧化层4，栅极氧化层的材料为二氧化硅，其厚度为1000A，并沉积18000A的N型多晶硅5，具体详见图12。
(5).对获得的N型多晶硅5进行回刻处理，使得N型多晶硅5和掩膜3齐平，具体详见图13。
(6).采用湿法工艺去除掩膜3，使得N型多晶硅5相对于N型外延层2具有凸起，具体详见图14。
(7).在所述N型外延层2表面进行体区的自对准硼注入，注入能量为65Kev，注入剂量为1.5E13；接着1100℃下驱入55min，形成器件体区6，之后在N型外延层2表面淀积4000A氮化硅，再回刻淀积氮化硅，使得氮化硅在所述N型多晶硅5的侧壁形成掩膜侧墙10，具体详见图15。
(8).在掩膜侧墙10的阻挡下，对N型外延层2进行第二沟槽22的刻蚀处理，形成第二沟槽22，第二沟槽22的深度为5000A，具体详见图16。
(9).在第二沟槽22的表面淀积一层氧化硅，厚度为3000A，之后通过光刻刻蚀的方式，使得氧化硅仅在第二沟槽22的底部保留，残留的二氧化硅作为隔离层11，具体详见图17。
(10).采用湿法腐蚀工艺去除掩膜侧墙10，使得体区6露出，具体详见图18。
(11).在露出的体区6表面进行源区的注入，注入能量为70Kev，注入剂量为5.5E15，注入后在950℃下驱入30min，得到源区7，厚度为3000A，具体详见图19。
(12).采用湿法腐蚀工艺去除隔离层11，使得第二沟槽22底部的体区6露出，具体详见图20。
(13).在源区7的表面及N型多晶硅5的表面沉积形成介质层8，并对介质层8中进行刻蚀形成接触孔81，具体详见图21。
(14).在体区6的表面、源区7的表面、介质层8的表面沉积形成金属层9，并进行光刻刻蚀形成电极引线，具体详见图22。
对上述得到的沟槽型VDMOS器件进行相应性能测试，具体测试结果如表2所示。
表2实施例2得到的沟槽型VDMOS器件的性能数据
| 组别 | IDSS1/μA | BVDSS/V | VTH1/V | RDSON1/mR | VFSD1/V | IGSS2/nA | IGSSR2/nA |
| 1 | 0.2 | 123.4 | 3.220 | 224.5 | 0.790 | 1.3 | 0.2 |
| 2 | 0.1 | 123.0 | 3.006 | 212.8 | 0.789 | 1.2 | 0.1 |
| 3 | 0.1 | 122.7 | 3.075 | 215.3 | 0.789 | 2.3 | 0.1 |
| 4 | 0.1 | 122.2 | 3.146 | 210.7 | 0.794 | 3.0 | 0.1 |
| 5 | 0.2 | 121.8 | 3.235 | 206.9 | 0.797 | 1.7 | 0.2 |
| 6 | 0.1 | 121.4 | 3.355 | 204.8 | 0.797 | 2.8 | 0.1 |
| 7 | 0.1 | 121.2 | 3.283 | 204.0 | 0.794 | 0.3 | 0.1 |
| 8 | 0.1 | 120.8 | 3.202 | 202.5 | 0.792 | 2.4 | 0.1 |
| 9 | 0.2 | 120.6 | 3.163 | 199.8 | 0.789 | 2.0 | 0.2 |
实施例3
请参阅图1～3、12～22，本实施例3提供一种沟槽型VDMOS器件的制造方法，具体包括以下步骤：
(1).提供包括N型外延层2的N型衬底1，其中N型衬底1的厚度为500nm，电阻率为0.005Ω/cm，N型外延层2的厚度为10μm，电阻率为1.20Ω/cm，具体详见图1。
(2).在N型外延层2的表面用低压炉管沉积0.7μm的掩膜层3，经过光刻刻蚀处理，获得带开口的掩膜3，具体详见图2。
(3).在掩膜3的阻挡下，对N型外延层2进行刻蚀处理，形成第一沟槽21，第一沟槽21的深度为1.6μm，具体详见图3。
(4).在第一沟槽21里通过干氧氧化生长栅极氧化层4，栅极氧化层的材料为二氧化硅，其厚度为1200A，并沉积18000A的N型多晶硅5，具体详见图12。
(5).对获得的N型多晶硅5进行回刻处理，使得N型多晶硅5和掩膜3齐平，具体详见图13。
(6).采用湿法工艺去除掩膜3，使得N型多晶硅5相对于N型外延层2具有凸起，具体详见图14。
(7).在所述N型外延层2表面进行体区的自对准硼注入，注入能量为65Kev，注入剂量为1.5E13；接着1100℃下驱入55min，形成器件体区6，之后在N型外延层2表面淀积4000A氮化硅，再回刻淀积氮化硅，使得氮化硅在所述N型多晶硅5的侧壁形成掩膜侧墙10，具体详见图15。
(8).在掩膜侧墙10的阻挡下，对N型外延层2进行第二沟槽22的刻蚀处理，形成第二沟槽22，第二沟槽22的深度为4000A，具体详见图16。
(9).在第二沟槽22的表面淀积一层氧化硅，厚度为3000A，之后通过光刻刻蚀的方式，使得氧化硅仅在第二沟槽22的底部保留，残留的二氧化硅作为隔离层11，具体详见图17。
(10).采用湿法腐蚀工艺去除掩膜侧墙10，使得体区6露出，具体详见图18。
(11).在露出的体区6表面进行源区的注入，注入能量为70Kev，注入剂量为5.5E15，注入后在950℃下驱入30min，得到源区7，厚度为2000A，具体详见图19。
(12).采用湿法腐蚀工艺去除隔离层11，使得第二沟槽22底部的体区6露出，具体详见图20。
(13).在源区7的表面及N型多晶硅5的表面沉积形成介质层8，并对介质层8中进行刻蚀形成接触孔81，具体详见图21。
(14).在体区6的表面、源区7的表面、介质层8的表面沉积形成金属层9，并进行光刻刻蚀形成电极引线，具体详见图22。
对上述得到的沟槽型VDMOS器件进行相应性能测试，具体测试结果如表3所示。
表3实施例3得到的沟槽型VDMOS器件的性能数据
| 组别 | IDSS1/μA | BVDSS/V | VTH1/V | RDSON1/mR | VFSD1/V | IGSS2/nA | IGSSR2/nA |
| 1 | 0.2 | 116.3 | 3.995 | 548.5 | 0.851 | 6.5 | -3.8 |
| 2 | 0.1 | 116.2 | 3.994 | 545.5 | 0.848 | 6.7 | -4.7 |
| 3 | 0.1 | 116.1 | 3.985 | 545.7 | 0.848 | 5.6 | -4.5 |
| 4 | 0.1 | 116.2 | 3.980 | 546.2 | 0.847 | 6.1 | -3.9 |
| 5 | 0.1 | 116.1 | 3.983 | 546.2 | 0.847 | 6.7 | -3.4 |
| 6 | 0.1 | 116.2 | 3.983 | 546.8 | 0.848 | 6.4 | -3.5 |
| 7 | 0.1 | 116.2 | 3.986 | 547.6 | 0.848 | 6.0 | -4.1 |
| 8 | 0.1 | 116.1 | 3.977 | 547.8 | 0.847 | 6.1 | -4.1 |
| 9 | 0.1 | 116.2 | 3.978 | 548.6 | 0.847 | 6.6 | -3.5 |
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种沟槽型VDMOS器件的制造方法，其特征在于，包括以下步骤：
步骤S01.提供包括N型外延层的N型衬底；
步骤S02.在N型外延层表面进行掩膜处理，获得带有开口的掩膜；
步骤S03.在所述掩膜的阻挡下，对N型外延层进行刻蚀处理，形成第一沟槽；
步骤S04.在所述第一沟槽里生长栅极氧化层，并沉积N型多晶硅；
步骤S05.对步骤S04获得的N型多晶硅进行回刻处理，使得N型多晶硅和所述掩膜齐平；
步骤S06.采用湿法工艺去除所述掩膜；
步骤S07.在所述N型外延层表面进行体区的自对准注入和驱入，形成器件体区，并在所述N型多晶硅侧壁形成掩膜侧墙；
步骤S08.在所述掩膜侧墙的阻挡下，对所述N型外延层进行第二沟槽的刻蚀处理，形成第二沟槽；
步骤S09.在所述第二沟槽底部沉积形成一层隔离层；
步骤S10.采用湿法腐蚀工艺去除所述掩膜侧墙，使得所述体区露出；
步骤S11.对露出的所述体区进行源区的注入和驱入，形成源区；
步骤S12.采用湿法腐蚀工艺去除所述隔离层；
步骤S13.沉积形成介质层，并在介质层中刻蚀形成接触孔；
步骤S14.沉积形成金属层并形成电极引线。
2.如权利要求1所述的沟槽型VDMOS器件的制造方法，其特征在于，所述掩膜的材料为氮化硅、氧化铝中的任一种。
3.如权利要求1所述的沟槽型VDMOS器件的制造方法，其特征在于，所述掩膜侧墙的材料为氮化硅。
4.如权利要求1所述的沟槽型VDMOS器件的制造方法，其特征在于，所述第二沟槽的深度在4000～6000埃之间。
5.如权利要求1所述的沟槽型VDMOS器件的制造方法，其特征在于，所述隔离层的材料为氧化硅，厚度在2000～3000埃之间。
6.如权利要求1所述的沟槽型VDMOS器件的制造方法，其特征在于，所述栅极氧化层的材料为干氧氧化形成的二氧化硅。
7.一种利用权利要求1～6任一项所述的沟槽型VDMOS器件的制造方法获得的沟槽型VDMOS器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910468719.0A CN111192829B (zh) | 2019-05-31 | 2019-05-31 | 沟槽型vdmos器件及其制造方法 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111192829A true CN111192829A (zh) | 2020-05-22 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN201910468719.0A Active CN111192829B (zh) | 2019-05-31 | 2019-05-31 | 沟槽型vdmos器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |