CN114678418A - 一种功率半导体、制备方法及其应用 - Google Patents
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Abstract
涉及半导体器件结构技术领域，本申请公开一种功率半导体、制备方法及其应用。依次包括衬底、掺杂层及隔离层，掺杂层向衬底方向开设有多个第一沟槽，相邻两个第一沟槽之间开设有第二沟槽，所述第二沟槽由所述掺杂层顶部向所述掺杂层底部延伸，第二沟槽底部与掺杂层底部平齐，第一沟槽内包含有填充物，填充物与第一沟槽顶部平齐，第二沟槽内填充成型有第一类型杂质离子。相比现有技术，能够通过在第二沟槽中填充第一类型杂质离子有效改善沟槽结构，减小工艺制作难度，操作简单、开启电压低、能够有效提高对P‑well能力的性能的改善。
Description
技术领域
本申请涉及半导体器件结构技术领域，具体而言，涉及一种功率半导体、制备方法及其应用。
背景技术
对于IGBT产品绝缘栅双极型晶体管，由于常用于工作在高频高功率电路里，因此对于IGBT的短路耐量有比较大的需求。为了改善沟槽IGBT的短路能力，目前常用的方法是在contact工艺完成后，增加contact注入，从而降低P-well的电阻，降低EPI-P well-N+的寄生三极管导通，改善闩锁，增强器件的短路能力。但这样的做法，一方面由于注入精度的控制以及注入P+的扩散，高浓度P+注入很容易影响沟道浓度，从而升高开启电压Vth；另一方面，由于注入能力的限制，很难进行高深度注入，形成注入P+的沟道参差不齐，注入不均匀，从而使P+改善P-well能力有限。
发明内容
为了解决现有技术中高浓度P+注入难度大、开启电压高、改善P-well能力有限的技术问题，本申请主要提供一种操作简单、开启电压低、能够有效提高对P-well能力的性能的改善的一种功率半导体、制备方法及其应用。
为实现上述发明目的，本申请采用如下技术方案：
根据本申请的一个方面，提供了一种功率半导体，依次包括衬底、掺杂层及隔离层，所述掺杂层向所述衬底方向开设有多个第一沟槽，相邻两个所述第一沟槽之间开设有第二沟槽，所述第二沟槽由所述掺杂层顶部向所述掺杂层底部延伸，所述第二沟槽底部与所述掺杂层底部平齐，所述第一沟槽内包含有填充物，所述填充物与所述第一沟槽顶部平齐，所述第二沟槽内填充成型有第一类型杂质离子。
根据本申请的一实施方式，其中还包括接触孔，所述接触孔与所述第二沟槽位置对齐，且所述接触孔由所述隔离层顶部延伸至所述掺杂层顶部。
根据本申请的一实施方式，其中还包括金属层，所述金属层覆设于所述隔离层顶部及所述接触孔内。根据本申请的一实施方式，其中所述接触孔及所述第二沟槽均为刻蚀成型。
根据本申请的一实施方式，其中所述第一沟槽面向填充物覆设有栅氧层。
根据本申请的一实施方式，其中所述第二沟槽垂直于所述掺杂层。
根据本申请的一实施方式，其中所述第一沟槽两侧设置有发射极区，所述发射极区内包含有第二类型杂质离子，所述隔离层覆设与所述第一沟槽顶部。
根据本申请的一实施方式，其中所述第一类型杂质离子与所述第二类型杂质离子种类不同。
根据本申请的一实施方式，其中所述第一类型杂质离子的填充浓度大于所述掺杂层粒子的掺杂浓度。
一种功率半导体制备方法，包括所述的功率半导体。
根据本申请的一实施方式，其中包括如下步骤：
通过刻蚀工艺形成第一沟槽；
在高温炉管内形成长栅氧；
在第一沟槽内掺杂填充物，对所述填充物进行回刻，使所述填充物与所述第一沟槽顶部平齐；
通过第二类型杂质离子对掺杂层进行光刻，并注入第二类型杂质离子，在第一沟槽两侧形成发射极区；
生长隔离层，并通过刻蚀形成接触孔；
在于所述接触孔对齐位置继续刻蚀形成第二沟槽，使所述第二沟槽由所述掺杂层顶部向所述掺杂层底部延伸，
在第二沟槽内填充第一类型杂质离子，形成杂质层；
对杂质层成进行回刻，使所述杂质层的表面与所述接触孔平齐；
形成金属层。
根据本申请的一实施方式，其中所述在第二沟槽内填充第一类型杂质离子，形成杂质层，所述第一类型杂质离子的掺杂中浓度大于所述掺杂层内离子的掺杂浓度。
根据本申请的一实施方式，其中所述在第二沟槽内填充第一类型杂质离子，形成杂质层，采用填充工艺。
根据本申请的一实施方式，其中所述第二沟槽的槽深小于或等于所述掺杂层的厚度。
根据本申请的一实施方式，其中所述生长隔离层，并通过刻蚀形成接触孔：
所述隔离层的厚度为不小于5000A。
根据本申请的一实施方式，其中所述第二沟槽垂直于所述掺杂层。
一种晶体管，包括所述的功率半导体或功率半导体制备方法。
一种电子器件，包括所述的晶体管。
由上述技术方案可知，本申请的一种功率半导体、制备方法及其应用的优点和积极效果在于：
能够通过在相邻第一沟槽之间形成第二沟槽，且第二沟槽的底部与所述掺杂层的底部平齐，进而能够有效改善沟槽结构，使所述第二沟槽中填充第一类型杂质离子能够与掺杂层底部平齐，降低开启电压，有效改善对P-well的性能，提高整体短路能力。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是根据一示例性实施方式示出的一种功率半导体的整体结构示意图。
图2是根据一示例性实施方式示出的一种功率半导体制备方法中形成发射极区的结构示意图。
图3是根据一示例性实施方式示出的一种功率半导体制备方法中填充第一类型杂质离子的结构示意图。
图4是根据一示例性实施方式示出的一种功率半导体制备方法中接触孔的结构示意图。
其中，附图标记说明如下：
1、衬底；2、掺杂层；3、隔离层；4、第一沟槽；5、第二沟槽；6、填充物；7、第一类型杂质离子；8、接触孔；9、金属层；10、栅氧层；11、发射极区；12、第二类型杂质离子；100、光刻胶。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
现有技术中为改善沟槽的短路能力，常用的做法是直接在刻蚀的沟槽内，通过高能量、高温条件下的杂质离子注入的方式形成P+区，这种方式的缺点是，首先注入的杂质粒子由于具有较高的能量很容易影响沟道的结构，使沟道层次不齐，也就导致开启电压高，注入不均匀的问题，且有注入能力的限制，很难进行高深层的杂质离子注入，也就使P+改善P-well能力有限。为解决现有技术中高浓度P+注入难度大、开启电压高、改善P-well能力有限的问题，根据本申请的一方面提供一种功率半导体，依次包括衬底1、掺杂层2及隔离层3，所述掺杂层2向所述衬底1方向开设有多个第一沟槽4，相邻两个所述第一沟槽4之间开设有第二沟槽5，所述第二沟槽5由所述隔离层3向所述掺杂层2底部延伸，所述第二沟槽5底部与所述掺杂层2底部平齐，所述第一沟槽4内包含有填充物6，所述填充物6与所述第一沟槽4顶部平齐，所述第二沟槽5内填充成型有第一类型杂质离子7。
参考图1所示，需要说明的是，可在所述第一沟槽4内填充多晶硅，在相邻连个第一沟槽4之间通过刻蚀形成第二沟槽5，在第二沟槽5内填充第一类型杂质离子7，作为示例，可将所述第一类型杂质离子7设置为高浓度掺杂的硅，如P型掺杂的硅，所述掺杂层2为P-well层，作为示例，所述第二沟槽5刻蚀成型使所述第二沟槽5与所述掺杂层2底部平齐，进而能够精确控制所述第二沟槽5的结构，之后通过填充工艺如利用CVD工艺垫积膜层，在所述第二沟槽5内填充高浓度掺杂的P型掺杂的硅，进而控制所述P+区的结构，降低开启电压，提高P+区对P-well改善能力。
所述第二沟槽5的掺杂浓度不小于所述掺杂层2内的掺杂浓度。
也就无需通过附带高能量的粒子注入方式，在掺杂层2相对形成参差不齐的沟槽，可先使所述第二沟槽5于所述掺杂层2底部平齐，有效控制深度，减少高温情况的扩散，进而提高整体电性能。
作为示例，所述掺杂层2的掺杂浓度可设置为E13，所述第一沟槽4内第一类型杂质离子7的掺杂浓度可设置为E14-E15，进而提高整体结构的电阻效果，减小扩散。
根据本申请的一实施方式，其中还包括接触孔8，所述接触孔8与所述第二沟槽5位置对齐，所述接触孔8由所述隔离层3顶部延伸至所述掺杂层2顶部。需要说明的是，所述接触孔8可通过刻蚀的方式，由所述隔离层3向所述掺杂层2延伸，使所述接触孔8的底部与所述掺杂层2的顶部平齐。由于所述接触孔8在所述第二沟槽5的位置设置，优选的，可使所述第二沟槽5与所述接触孔8截面上的沟槽的宽度相同，在减小工艺过程的同时，可进一步的精确地控制所述接触孔8的结构，优选的，所述接触孔8与所述第二沟槽5的位置在位于同一垂线方向上。
进而还包括金属层9，所述金属层9覆设于所述隔离层3顶部及所述接触孔8内。所述使所述金属层9能够完全覆盖所述第二沟槽5，避免出现金属层9未覆盖P+区的情况，进一步改善整体结构的电性能。
优选的，可使所述第二沟槽5及所述接触孔8均垂直于所述掺杂层2。进一步改善所述第二沟槽5相对所述掺杂层2的位置，使有效保证所述第二沟槽5内高浓度填充硅，相对所述掺杂层2形成的填充范围。
而本领域技术人员可根据本申请的设计原理，调整所述接触孔8及所述第二沟槽5的刻蚀相对所述掺杂层2的刻蚀深度，进而适应实际使用的需求。
根据本申请的一实施方式，其中所述第一沟槽4面向填充物6覆设有栅氧层10。进一步的，还可通过背面减薄及背金工艺形成的正背面金属层9。
根据本申请的一实施方式，其中所述第一沟槽4两侧设置有发射极区11，所述发射极区11内包含有第二类型杂质离子12，需要说明的是，其中所述第一类型杂质离子7与所述第二类型杂质离子12种类不同，所述隔离层3覆设与所述第一沟槽4顶部，作为示例，可使所述第二类型杂质离子12设置As注入，进行N+注入形成发射极区11。
一种功率半导体制备方法，包括所述的功率半导体。
根据本申请的一实施方式，其中包括如下步骤：
通过刻蚀工艺形成第一沟槽4；
在高温炉管内形成长栅氧；
在第一沟槽4内掺杂填充物6，对所述填充物6进行回刻，使所述填充物6与所述第一沟槽4顶部平齐；
通过第一类型杂质离子7对掺杂层2进行光刻，并注入第一类型杂质离子7，在第一沟槽4两侧形成发射极区11；
生长隔离层3，并通过刻蚀形成接触孔8；
在于所述接触孔8对齐位置继续刻蚀形成第二沟槽5，使所述第二沟槽5由所述掺杂层2顶部向所述掺杂层2底部延伸，
在第二沟槽5内填充第一类型杂质离子7，形成杂质层；
对杂质层成进行回刻，使所述杂质层的表面与所述接触孔8平齐；
形成金属层9。
参考图2-图4所示，相比传统的高浓度P+注入工艺，通过刻蚀形成第二沟槽5，在第二沟槽5内通过填充成型工艺，如CVD工艺垫积膜层工艺在所述沟槽内直接填充混和均匀的第一类型杂质离子7，可更好地控制沟槽的结构及填充所述第一类型杂质离子7的填充均匀性，减小工艺的复杂程度，进而改善P-well的电性能，降低开启电压。在改善短路能力的同时，可以有效控制P+结的深度，改善短路能力更为突出，对P+结范围以及浓度的有效控制，可以降低对器件沟道的影响，有效控制器件Vth变化。
作为示例，通过刻蚀在所述衬底1形成第一沟槽4，在第一沟槽4表面生长栅氧层10，在对第一沟槽4内通过垫积掺杂多晶硅，并对以及多晶硅回刻，使所述多晶硅顶部与所述第一沟槽4平齐。
进一步的，参考图2所示，还可在通过第一类型杂质离子7对掺杂层2进行光刻，在第一沟槽4两侧形成发射极区11前，在所述P-well预设第二沟槽5的位置处覆设所述光刻胶100，遮盖部分P-well区，在通过第二类型杂质离子12N+注入时挡住一部分P-well区，仅漏出第一沟槽4两侧P-well形成所述发射极区11，方便可以通过接触孔8内的金属层9将发射极区11与P+区两个区域短接在一起，达到等电位效果，在传统工艺中相当于短接寄生三极管的两个极，进而降低三极管开启概率，提高短路能力。
调整所述在第二沟槽5内填充第一类型杂质离子7，形成杂质层，所述第一类型杂质离子7的掺杂中浓度大于所述掺杂层2内粒子的掺杂浓度。
根据本申请的一实施方式，其中所述在第二沟槽5内填充第一类型杂质离子7，形成杂质层，采用填充工艺。进一步的，在形成杂质层之前，可使用氢氟酸对衬底1进行清洗，防止自然氧化。
参考图4所示，根据本申请的一实施方式，其中所述第二沟槽5的槽深小于或等于所述掺杂层2的厚度。优选的，所述第二沟槽5垂直于所述掺杂层2。
根据本申请的一实施方式，其中所述生长隔离层3，并通过刻蚀形成接触孔8：所述隔离层3的厚度不小于5000A。
因为后续的刻蚀工艺会损伤隔离层3的厚度，作为示例，所述隔离层3的厚度为可设置为8000A，这一层主要做隔离底层结构和上层金属，如果太薄，在通电时会被击穿，本领域技术人员内根据实际情况做进一步限定。
一种晶体管，包括所述的功率半导体或功率半导体制备方法。
一种电子器件，包括所述的晶体管。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明总的发明构思的情况下，在其它实施例中也可实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。
Claims (18)
1.一种功率半导体，其特征在于，依次包括衬底(1)、掺杂层(2)(2)及隔离层(3)，所述掺杂层(2)向所述衬底(1)方向开设有多个第一沟槽(4)，相邻两个所述第一沟槽(4)之间开设有第二沟槽(5)，所述第二沟槽(5)由所述掺杂层(2)顶部向所述掺杂层(2)底部延伸，所述第二沟槽(5)底部与所述掺杂层(2)底部平齐，所述第一沟槽(4)内包含有填充物(6)，所述填充物(6)与所述第一沟槽(4)顶部平齐，所述第二沟槽(5)内填充成型有第一类型杂质离子(7)。
2.如权利要求1所述的功率半导体，其特征在于，还包括接触孔(8)，所述接触孔(8)与所述第二沟槽(5)位置对齐，且所述接触孔(8)由所述隔离层(3)顶部延伸至所述掺杂层(2)顶部。
3.如权利要求2所述的功率半导体，其特征在于，还包括金属层(9)，所述金属层(9)覆设于所述隔离层(3)顶部及所述接触孔(8)内。
4.如权利要求2所述的功率半导体，其特征在于，所述接触孔(8)及所述第二沟槽(5)均为刻蚀成型。
5.如权利要求1所述的功率半导体，其特征在于，所述第一沟槽(4)槽面向填充物(6)覆设有栅氧层(10)。
6.如权利要求1所述的功率半导体，其特征在于，所述第二沟槽(5)垂直于所述掺杂层(2)。
7.如权利要求1所述的功率半导体，其特征在于，所述第一沟槽(4)两侧设置有发射极区(11)，所述发射极区(11)内包含有第二类型杂质离子(12)，所述隔离层(3)覆设于所述第一沟槽(4)顶部。
8.如权利要求7所述的功率半导体，其特征在于，所述第一类型杂质离子(7)与所述第二类型杂质离子(12)种类不同。
9.如权利要求1所述的功率半导体，其特征在于，所述第一类型杂质离子(7)的填充浓度大于所述掺杂层(2)内粒子的掺杂浓度。
10.一种功率半导体制备方法，其特征在于，包括权利要求1-9任一项所述的功率半导体。
11.如权利要求10所述的功率半导体制备方法，其特征在于，包括如下步骤：
通过刻蚀工艺形成第一沟槽(4)；
在高温炉管内形成长栅氧；
在第一沟槽(4)内掺杂填充物(6)，对所述填充物(6)进行回刻，使所述填充物(6)与所述第一沟槽(4)顶部平齐；
通过第二类型杂质离子(12)对掺杂层(2)进行光刻，并注入第二类型杂质离子，在第一沟槽(4)两侧形成发射极区(11)；
生长隔离层(3)，并通过刻蚀形成接触孔(8)；
在于所述接触孔(8)对齐位置继续刻蚀形成第二沟槽(5)，使所述第二沟槽(5)由所述掺杂层(2)顶部向所述掺杂层(2)底部延伸，
在第二沟槽(5)内填充第一类型杂质离子(7)，形成杂质层；
对杂质层成进行回刻，使所述杂质层的表面与所述接触孔(8)平齐；
形成金属层(9)。
12.如权利要求11所述的功率半导体制备方法，其特征在于，所述在第二沟槽(5)内填充第一类型杂质离子(7)，形成杂质层，所述第一类型杂质离子的掺杂中浓度大于所述掺杂层(2)内离子的掺杂浓度。
13.如权利要求11所述的功率半导体制备方法，其特征在于，所述在第二沟槽(5)内填充第一类型杂质离子(7)，形成杂质层，采用填充成型工艺。
14.如权利要求11所述的功率半导体制备方法，其特征在于，所述第二沟槽(5)的槽深小于或等于所述掺杂层(2)的厚度。
15.如权利要求11所述的功率半导体制备方法，其特征在于，生长隔离层(3)，并通过刻蚀形成接触孔(8)：
所述隔离层(3)的厚度不小于5000A。
16.如权利要求11-15任一项所述的功率半导体制备方法，其特征在于，所述第二沟槽(5)垂直于所述掺杂层(2)。
17.一种晶体管，其特征在于，包括权利要求1-9任一项所述的功率半导体或权利要求10-16任一项所述的功率半导体制备方法。
18.一种电子器件，其特征在于，包括权利要求17所述的晶体管。
Priority Applications (1)
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| CN202011553547.6A CN114678418A (zh) | 2020-12-24 | 2020-12-24 | 一种功率半导体、制备方法及其应用 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202011553547.6A CN114678418A (zh) | 2020-12-24 | 2020-12-24 | 一种功率半导体、制备方法及其应用 |
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| CN114678418A true CN114678418A (zh) | 2022-06-28 |
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