CN117577674A - 一种减少emi噪声的功率器件及制备方法 - Google Patents

Abstract

本发明公开了一种减少EMI噪声的功率器件及制备方法，涉及半导体器件领域，包括第一导电类型衬底以及制备于衬底有源区内的若干元胞，元胞为沟槽型元胞；在所述有源区截面上，对任一沟槽型元胞，包括有源栅单元、第一副栅单元组以及第二副栅单元组，有源栅单元位于第一副栅单元组以及第二副栅单元组之间；第一副栅单元组至少包括一个副栅单元；第二副栅单元组至少包括一个副栅单元；副栅单元与衬底上方用于形成第一电极的第一电极金属电连接；在有源区截面上，相邻的元胞之间至少包括一个伪栅单元；伪栅单元、有源栅单元均与衬底上方用于形成第二电极的第二电极金属电连接。该功率器件在降低开关损耗的同时减少了器件的EMI噪声。

Description

一种减少EMI噪声的功率器件及制备方法

技术领域

本发明涉及半导体器件领域，尤其是一种减少EMI噪声的功率器件及制备方法。

背景技术

IGBT器件是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。

IGBT器件导通前期，集电极会向漂移区注入大量空穴，空穴会聚集在有源栅极下侧，当IGBT器件开通瞬间，聚集在有源栅极附近的空穴会产生位移电流，从而引起栅极电压的振荡，使器件产生EMI(Electromagnetic Interference)噪声。IGBT器件关断时，大量注入漂移区的空穴无法快速去除而造成电流拖尾现象，增大了器件的关断损耗。因此，如何降低IGBT器件的开关损耗并抑制EMI噪声是亟需待解决的问题。

发明内容

本发明人针对上述问题及技术需求，提出了一种减少EMI噪声的功率器件及制备方法，本发明的技术方案如下：

一种减少EMI噪声的功率器件，包括具有第一导电类型的衬底以及制备于衬底有源区内的若干元胞，有源区内的元胞并联成一体，且所述元胞为沟槽型元胞；

在所述有源区截面上，对任一沟槽型元胞，包括有源栅单元、第一副栅单元组以及第二副栅单元组，其中，

所述有源栅单元位于第一副栅单元组以及第二副栅单元组之间；

所述第一副栅单元组至少包括一个副栅单元；

所述第二副栅单元组至少包括一个副栅单元；

所述副栅单元与衬底上方用于形成第一电极的第一电极金属电连接；

在有源区截面上，相邻的元胞之间至少包括一个伪栅单元；

所述伪栅单元、所述有源栅单元均与衬底上方用于形成第二电极的第二电极金属电连接。

其进一步的技术方案为，所述副栅单元包括副栅沟槽、制备于副栅沟槽内壁的副栅氧化层以及填充于副栅沟槽内的副栅多晶硅；

所述副栅多晶硅通过副栅氧化层与副栅沟槽内壁绝缘隔离，所述副栅多晶硅与第一电极金属欧姆接触；

所述有源栅单元包括有源栅沟槽、制备于有源栅沟槽内壁的有源栅氧化层以及填充于有源栅沟槽内的有源栅多晶硅；

所述有源栅多晶硅通过有源栅氧化层与有源栅沟槽内壁绝缘隔离，所述有源栅多晶硅与第二电极金属欧姆接触。

其进一步的技术方案为，还包括有源栅第二导电类型体区，其中，

在有源区截面上，所述有源栅第二导电类型体区设置于有源栅单元与相邻的副栅单元之间，且有源栅第二导电类型体区与有源栅单元以及对应的副栅单元接触；

有源栅第二导电类型体区中设置有第一导电类型源区以及第二导电类型源区，其中，

第一导电类型源区与有源栅单元以及对应的副栅单元接触；

第一导电类型源区位于第二导电类型源区上方，且第一导电类型源区与第二导电类型源区接触；

第一导电类型源区、第二导电类型源区均与第一电极金属欧姆接触。

其进一步的技术方案为，所述伪栅单元包括伪栅沟槽、制备于伪栅沟槽内壁的伪栅氧化层以及填充于伪栅沟槽内的伪栅多晶硅；

所述伪栅沟槽、有源栅沟槽与副栅沟槽的槽深相同；

所述伪栅多晶硅通过伪栅氧化层与伪栅沟槽内壁绝缘隔离，所述伪栅多晶硅与第二电极金属欧姆接触。

其进一步的技术方案为，所述第一副栅单元组、第二副栅单元组中副栅单元的数量相同或不同；

所述第一副栅单元组包括一个以上的副栅单元时，第一副栅单元组中的副栅单元沿有源栅单元指向第一副栅单元组的方向依次排列；

所述第二副栅单元组包括一个以上的副栅单元时，第二副栅单元组中的副栅单元沿有源栅单元指向第二副栅单元组的方向依次排列；

所述第一副栅单元组或第二副栅单元组仅包括一个副栅单元时，副栅单元与对应的伪栅单元之间包括伪栅第二导电类型体区；

伪栅第二导电类型体区与副栅沟槽侧壁以及对应的伪栅沟槽侧壁接触；

所述第一副栅单元组或第二副栅单元组包括一个以上的副栅单元时，伪栅单元与相邻的副栅单元之间包括伪栅第二导电类型体区；

伪栅第二导电类型体区与伪栅沟槽侧壁以及相邻的副栅沟槽侧壁接触。

其进一步的技术方案为，当第一副栅单元组和/或第二副栅单元组中包括一个以上的副栅单元时，相邻的副栅单元之间包括副栅体区单元；

所述副栅体区单元为副栅第二导电类型第一体区或副栅第二导电类型第二体区，其中，

在有源区截面上，所述副栅第二导电类型第一体区的结深小于副栅沟槽的深度，所述副栅第二导电类型第一体区与对应的副栅沟槽侧壁接触；

在有源区截面上，所述副栅第二导电类型第二体区的结深大于副栅沟槽的深度，所述副栅第二导电类型第二体区与对应的副栅沟槽侧壁接触，且包覆对应副栅沟槽的槽底。

其进一步的技术方案为，所述副栅体区单元为副栅第二导电类型第一体区时，还包括第一导电类型第一掩埋层以及第二导电类型掩埋层；

所述第一导电类型第一掩埋层至少设置于相邻的副栅沟槽之间，且位于副栅第二导电类型第一体区下方；

所述第一导电类型第一掩埋层与对应的副栅沟槽侧壁以及副栅第二导电类型第一体区接触，且副栅沟槽的槽底位于第一导电类型第一掩埋层的下方；

所述第二导电类型掩埋层至少位于第一导电类型第一掩埋层下方，第二导电类型掩埋层与第一导电类型第一掩埋层以及对应的副栅沟槽侧壁接触；

所述副栅第二导电类型第一体区与第一电极金属欧姆接触。

其进一步的技术方案为，所述副栅体区单元为副栅第二导电类型第二体区时，所述副栅第二导电类型第二体区中设置有第一导电类型第二掩埋层，其中，

所述第一导电类型第二掩埋层的结深小于副栅沟槽的深度，且第一导电类型第二掩埋层与对应的副栅沟槽侧壁接触；

所述第一导电类型第二掩埋层以及副栅第二导电类型第二体区均与第一电极金属欧姆接触。

其进一步的技术方案为，用于制备权利要求1所述的减少EMI噪声的功率器件，其中，所述减少EMI噪声的功率器件的制备方法包括：

提供第一导电类型衬底，并在与有源区对应的衬底正面进行正面元胞工艺，所述正面元胞工艺包括在与有源区对应的衬底正面制备有源栅单元、第一副栅单元组、第二副栅单元组以及若干个伪栅单元，其中，

所述有源栅单元位于第一副栅单元组以及第二副栅单元组之间，相邻的元胞之间至少包括一个伪栅单元；；

所述第一副栅单元组至少包括一个副栅单元；

所述第二副栅单元组至少包括一个副栅单元；

在衬底正面制备金属层时，所述副栅单元与衬底上方用于形成第一电极的第一电极金属电连接，所述伪栅单元、有源栅单元与衬底上方用于形成第二电极的第二电极金属电连接。

其进一步的技术方案为，所述正面元胞工艺包括：

在衬底内制备得到有源栅沟槽、若干个副栅沟槽以及若干个伪栅沟槽；

在上述衬底正面进行氧化层生长并淀积多晶硅，在有源栅沟槽内制备得到有源栅氧化层以及有源栅多晶硅，在副栅沟槽内制备得到副栅氧化层以及副栅多晶硅，在伪栅沟槽内制备得到伪栅氧化层以及伪栅多晶硅；

在有源区内进行体区制备工艺，以制备得到第二导电类型体区单元；

所述第二导电类型体区单元包括在有源栅沟槽与相邻的副栅沟槽之间制备有源栅第二导电类型体区，以及在伪栅沟槽与对应的副栅沟槽之间制备伪栅第二导电类型体区；

在上述有源栅第二导电类型体区中制备得到第一导电类型源区；

在上述衬底正面淀积绝缘介质层，并对绝缘介质层进行第一接触孔刻蚀；

通过第一接触孔在所述有源栅第二导电类型体区中制备得到第二导电类型源区；

在形成接触孔的绝缘介质层上制备金属层，以形成用于形成第一电极的第一电极金属，以及用于形成第二电极的第二电极金属；

所述副栅多晶硅、第一导电类型源区以及第二导电类型源区与第一电极金属欧姆接触，所述伪栅多晶硅、有源栅多晶硅与第二电极金属欧姆接触。

所述“第一导电类型”和“第二导电类型”两者中，对于N型功率器件，第一导电类型指N型，第二导电类型为P型；对于P型功率器件，第一导电类型与第二导电类型所指的类型与N型器件相反。

本发明的有益技术效果是：

本发明提供的减少EMI噪声的功率器件在有源栅单元两侧设置了副栅单元，且所述副栅单元与第一电极金属欧姆连接。所述功率器件的元胞之间设置有伪栅单元，且伪栅单元与第二电极金属欧姆连接。副栅单元与有源栅单元产生电容耦合，伪栅单元与相邻的副栅单元产生电容耦合，减小了器件的输入电容及输出电容，在降低开关损耗的同时抑制第二电极的电压振荡，从而减少了器件的EMI噪声。

附图说明

图1是本发明提供的减少EMI噪声的功率器件一种实施例的剖视图。

图2是本发明提供的减少EMI噪声的功率器件另一种实施例的剖视图。

图3是本发明提供的减少EMI噪声的功率器件另一种实施例的剖视图。

图4-9是本发明提供的减少EMI噪声的功率器件一种实施例的工艺步骤剖视图，其中，

图4是本发明制备得到N型载流子存储层后的一种实施例剖视图。

图5是本发明制备得到SiO₂层后的一种实施例剖视图。

图6是本发明制备得到有源栅单元、副栅单元以及伪栅单元后的一种实施例剖视图。

图7是本发明制备得到P型体区单元后的一种实施例剖视图。

图8是本发明制备得到金属层后的一种实施例剖视图。

图9是本发明制备得到P型集电区后的一种实施例剖视图。

图10-17是本发明提供的减少EMI噪声的功率器件另一种实施例的工艺步骤剖视图，其中，

图10是本发明制备SiO₂层后的另一种实施例剖视图。

图11是本发明制备得到有源栅单元、副栅单元以及伪栅单元后的另一种实施例剖视图。

图12是本发明制备得到P型掩埋层后的另一种实施例剖视图。

图13是本发明制备得到N型第一掩埋层后的另一种实施例剖视图。

图14是本发明制备得到有源栅P型体区后的另一种实施例剖视图。

图15是本发明制备得到N型源区后的另一种实施例剖视图。

图16是本发明制备得到P型源区后的另一种实施例剖视图。

图17是本发明制备得到P型集电区后的另一种实施例剖视图。

附图标记：1-衬底、2-有源栅P型体区、3-副栅P型第一体区、4-N型载流子存储层、5-伪栅P型体区、6-伪栅多晶硅、7-伪栅沟槽、8-副栅多晶硅、9-副栅沟槽、10-有源栅多晶硅、11-有源栅沟槽、12-N型源区、13-P型源区、14-绝缘介质层、15-金属层、16-N型第一掩埋层、17-N型场截止层、18-P型集电区、19-第一接触孔、20-第二接触孔、21-副栅P型第二体区、22-N型第二掩埋层、23-P型掩埋层、24-光刻胶。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

为了降低开关损耗并减少EMI噪声，以第一导电类型为N型为例，本发明的一种实施例中，包括N型衬底1以及制备于衬底1有源区内的若干元胞，有源区内的元胞并联成一体，且所述元胞为沟槽型元胞；

在所述有源区截面上，对任一沟槽型元胞，包括有源栅单元、第一副栅单元组以及第二副栅单元组，其中，

所述有源栅单元位于第一副栅单元组以及第二副栅单元组之间；

所述第一副栅单元组至少包括一个副栅单元；

所述第二副栅单元组至少包括一个副栅单元；

所述副栅单元与衬底1上方用于形成第一电极的第一电极金属电连接；

在有源区截面上，相邻的元胞之间至少包括一个伪栅单元；

所述伪栅单元、所述有源栅单元均与衬底1上方用于形成第二电极的第二电极金属电连接。

具体地，对于一个功率器件，一般包括位于衬底1中心区的有源区以及环绕包围有源区的终端保护区，有源区、终端保护区的具体功能作用以及分布状态可与现有技术相一致。所述衬底1可采用现有的常用材料，如可选择为硅衬底、SiC衬底等，以满足应用需求。衬底1一般具有正面以及与正面相对应的背面。

所述有源栅单元、第一副栅单元组、第二副栅单元组以及伪栅单元制备于衬底1的正面，所述有源栅单元位于第一副栅单元组以及第二副栅单元组之间，其中，第一副栅单元组至少包括一个副栅单元，第二副栅单元组至少包括一个副栅单元。在有源区截面上，相邻的元胞至少通过一个伪栅单元间隔。优选的，所述第一副栅单元与第二副栅单元在有源栅单元两侧呈对称设置。

一般情况下，对于一个功率器件，位于衬底1正面的正面金属层15包括用于形成第一电极的第一电极金属，以及用于形成第二电极的第二电极金属。衬底1背面还设置有用于形成第三电极的第三电极金属。具体地，根据元胞背面结构的不同设置，所述功率器件可形成MOSFET型器件或IGBT型器件，对于MOSFET型器件，功率器件的第一电极为源极，第二电极为栅极，第三电极为漏极；对于IGBT型器件，功率器件的第一电极为发射极，第二电极为门极，第三电极为基极。

所述功率器件工作时，副栅单元与有源栅单元发生电容耦合，伪栅单元与相邻的副栅单元发生电容耦合，功率器件的米勒电容降低，输入电容与输出电容降低，器件开通和关断过程缩短，导通损耗降低，所述电容耦合的具体方式可参考下述说明。并且，第二电极与第三电极之间的电容CGC与第二电极与第一电极之间的电容CGE的比值增大，抑制了第二电极处的电压震荡，减少了器件的EMI噪声。其中，所述第二电极与第三电极之间的电容CGC即为米勒电容，所述第二电极与第一电极之间的电容CGE的具体形成方式可参考下述说明。

随着第一副栅单元组、第二副栅单元组中副栅单元数量的增多，器件的导通损耗降低，减少EMI噪声的效果提升，但器件的耐压也会随之降低，伪栅单元平衡了器件耐压和导通损耗，并进一步改善了第二电极的电压振荡。为了平衡耐压以及减少EMI噪声的效果，具体实施时，第一副栅单元组、第二副栅单元组中副栅单元的数量以及伪栅单元的数量可根据实际需求进行选择，以平衡耐压、满足降低器件开关损耗并减少EMI噪声的需求为准。

进一步地，所述副栅单元包括副栅沟槽9、制备于副栅沟槽9内壁的副栅氧化层以及填充于副栅沟槽内的副栅多晶硅8；

所述副栅多晶硅8通过副栅氧化层与副栅沟槽9内壁绝缘隔离，所述副栅多晶硅8与第一电极金属欧姆接触；

所述有源栅单元包括有源栅沟槽11、制备于有源栅沟槽11内壁的有源栅氧化层以及填充于有源栅沟槽11内的有源栅多晶硅10；

所述有源栅多晶硅10通过有源栅氧化层与有源栅沟槽11内壁绝缘隔离，所述有源栅多晶硅10与第二电极金属欧姆接触。

如图1所示，所述副栅沟槽9由衬底1正面向衬底1背面垂直延伸，且延伸深度小于衬底1的厚度。图1中未示出副栅氧化层，所述副栅氧化层覆盖副栅沟槽9内壁，所述副栅多晶硅8与第一电极金属欧姆接触。所述有源栅沟槽11由衬底1正面向衬底1背面垂直延伸，且延伸深度小于衬底1的厚度。一般情况下，所述副栅沟槽9与有源栅沟槽11的沟槽深度相同，且通过同一工艺步骤形成。图1中同样未示出有源栅氧化层，所述有源栅氧化层覆盖有源栅沟槽11的内壁，所述有源栅多晶硅10与第二电极金属欧姆接触，以形成第二电极。可选的，所述副栅氧化层与有源栅副栅氧化层的材料可为SiO₂。

进一步地，所述沟槽型元胞还包括有源栅P型体区2，其中，

在有源区截面上，所述有源栅P型体区2设置于有源栅单元与相邻的副栅单元之间，且有源栅P型体区2与有源栅沟槽侧壁11以及对应的副栅沟槽9侧壁接触；

有源栅P型体区2中设置有N型源区12以及P型源区19，其中，

N型源区12与有源栅沟槽侧壁11以及对应的副栅沟槽9侧壁接触；

N型源区12位于P型源区19上方，且N型源区12与P型源区19接触；

N型源区12、P型源区19均与第一电极金属欧姆接触。

如图1所示，所述有源栅P型体区2由衬底1正面向衬底1背面垂直延伸，且延伸的深度小于有源栅沟槽11与对应副栅沟槽9的沟槽深度。所述有源栅P型体区设置在有源栅单元与设置在有源栅单元两侧的副栅单元之间。所述有源栅P型体区2与有源栅沟槽侧壁11以及对应的副栅沟槽9侧壁接触，即位于有源栅一侧的有源栅P型体区2与有源栅沟槽11一侧的侧壁，以及第一副栅单元中与有源栅沟槽11邻近的副栅沟槽9侧壁接触；位于有源栅另一侧的有源栅P型体区2与有源栅沟槽11另一侧的侧壁，以及第二副栅单元中与有源栅沟槽11邻近的副栅沟槽9侧壁接触。

本发明的一种实施例中，所述N型源区由衬底1正面向衬底1背面在有源栅P型体区2中垂直延伸，且延伸深度小于有源栅P型体区2的深度。所述P型源区13位于N型源区12下方且与P型源区13接触，N型源区12、P型源区19均与第一电极金属欧姆接触，以形成第一电极。P型源区13在垂直于衬底1厚度方向上的长度小于N型源区的长度。第二电极与第一电极之间的电容CGE由第二电极金属和第三电极金属之间的电容Co、第二电极和N型源区12的电容Cn，以及第二电极和P型源区19的电容Cp组成。

进一步地，所述伪栅单元包括伪栅沟槽7、制备于伪栅沟槽7内壁的伪栅氧化层以及填充于伪栅沟槽7内的伪栅多晶硅6；

所述伪栅沟槽7、有源栅沟槽11与副栅沟槽9的槽深相同；

所述伪栅多晶硅6通过伪栅氧化层与伪栅沟槽7内壁绝缘隔离，所述伪栅多晶硅6与第二电极金属欧姆接触。

具体地，所述伪栅沟槽7由衬底1正面向衬底1背面垂直延伸，且延伸深度小于衬底1的厚度。图1中未示出伪栅氧化层，所述伪栅氧化层覆盖伪栅沟槽7内壁，所述伪栅多晶硅6与第二电极金属欧姆接触。一般情况下，所述伪栅沟槽7、有源栅沟槽11与副栅沟槽9的槽深相同，可通过同一工艺步骤形成。

所述发射栅单元与有源栅单元形成电容耦合即以副栅单元与有源栅单元之间的区域作为介质层形成耦合电容。所述伪栅单元与副栅单元形成电容耦合即以伪栅单元与副栅单元之间的区域作为介质层形成耦合电容。由于伪栅单元设置在相邻元胞与元胞之间，所述有源栅单元又位于第一副栅单元以及第二副栅单元之间，使副栅单元位于伪栅单元与有源栅单元之间，减少了伪栅单元与有源栅单元发生的电容耦合，以使第二电极中的电荷数量减小，从而减少了器件开启时第二电极电压的过冲问题。

本发明的一种实施例中，在有源区内，所述衬底1正面还设置有横贯衬底1正面的N型载流子存储层4，所述N型载流子存储层4的掺杂浓度大于N型衬底1的掺杂浓度，以优化衬底1正面的载流子分布。具体实施时，载流子存储层4的掺杂浓度可根据实际需求进行选择。所述副栅沟槽9、有源栅沟槽11以及伪栅沟槽7在衬底1厚度方向上贯穿N型载流子存储层4，副栅沟槽9、有源栅沟槽11以及伪栅沟槽7的槽底位于N型载流子存储层4下方且副栅沟槽9、有源栅沟槽11以及伪栅沟槽7的侧壁与N型载流子存储层4以及N型载流子存储层4下方的衬底1接触。

进一步地，所述第一副栅单元组、第二副栅单元组中副栅单元的数量相同或不同；

所述第一副栅单元组包括一个以上的副栅单元时，第一副栅单元组中的副栅单元沿有源栅单元指向第一副栅单元组的方向依次排列；

所述第二副栅单元组包括一个以上的副栅单元时，第二副栅单元组中的副栅单元沿有源栅单元指向第二副栅单元组的方向依次排列；

所述第一副栅单元组或第二副栅单元组仅包括一个副栅单元时，副栅单元与对应的伪栅单元之间包括伪栅P型体区5；

伪栅第二导电类型体区与副栅沟槽9侧壁以及对应的伪栅沟槽7侧壁接触；

所述第一副栅单元组或第二副栅单元组包括一个以上的副栅单元时，伪栅单元与相邻的副栅单元之间包括伪栅P型体区5；

伪栅P型体区5与伪栅沟槽7侧壁以及相邻的副栅沟槽9侧壁接触。

由上述说明可知，第一副栅单元组中至少包括一个副栅单元，第二副栅单元组中至少包括一个副栅单元，具体实施时，在第一副栅单元组、第二副栅单元组同时仅包括一个副栅单元的基础上，第一副栅单元组与第二副栅单元组中的副栅单元数量可以同时增加，也可以单独增加，以使得第一副栅单元组与第二副栅单元组中包括相同数量或不同数量的副栅单元。图1和图7中示出了第一副栅单元组与第二副栅单元组同时包括两个副栅单元的一种实施例，优选的，第一副栅单元组与第二副栅单元组中的副栅单元数量相同，且相对于有源栅单元对称均匀排列，其中，第一副栅单元组中的副栅单元沿有源栅单元指向第一副栅单元组的方向依次均匀排列，第二副栅单元组中的副栅单元沿有源栅单元指向第二副栅单元组的方向依次均匀排列。

所述第一副栅单元组仅包括一个副栅单元时，第一副栅单元组中的副栅单元与靠近第一副栅单元组的伪栅单元之间包括伪栅P型体区5，伪栅P型体区5与第一副栅单元组中的副栅沟槽9侧壁以及靠近第一副栅单元组的伪栅沟槽7侧壁接触，且所述伪栅P型体区5呈浮空设置，所述浮空即伪栅P型体区5与第一电极、第二电极均不欧姆接触，下述呈浮空设置的情况与此处说明相一致。

所述第二副栅单元组仅包括一个副栅单元时，第二副栅单元组中的副栅单元与靠近第二副栅单元组的伪栅单元之间包括伪栅P型体区5，伪栅P型体区5与第二副栅单元组中的副栅沟槽9侧壁以及靠近第二副栅单元组的伪栅沟槽7侧壁接触，且所述伪栅P型体区5呈浮空设置。

所述第一副栅单元组包括一个以上的副栅单元时，靠近第一副栅单元组的伪栅单元与相邻的副栅单元之间包括伪栅P型体区5，伪栅P型体区5与靠近第一副栅单元组的伪栅沟槽7侧壁以及相邻的副栅沟槽9侧壁接触，且所述伪栅P型体区5呈浮空设置。

所述第二副栅单元组包括一个以上的副栅单元时，靠近第二副栅单元组的伪栅单元与相邻的副栅单元之间包括伪栅P型体区5，伪栅P型体区5与靠近第二副栅单元组的伪栅沟槽7侧壁以及相邻的副栅沟槽9侧壁接触，且所述伪栅P型体区5呈浮空设置。

本发明的一种实施例中，所述沟槽型元胞结构还包括有源区内横贯衬底1正面的N型载流子存储层4，其中，所述副栅沟槽9、有源栅沟槽11以及伪栅沟槽7的槽底位于N型载流子存储层4下方，所述有源栅P型体区2位于N型载流子存储层4内。

如图1所示，在有源区内，所述衬底1正面还设置有横贯衬底1正面的N型载流子存储层4，所述N型载流子存储层4的掺杂浓度大于N型衬底1的掺杂浓度，以优化衬底1正面的载流子分布。具体实施时，载流子存储层4的掺杂浓度可根据实际需求进行选择。所述副栅沟槽9、有源栅沟槽11以及伪栅沟槽7在衬底1厚度方向上贯穿N型载流子存储层4，副栅沟槽9、有源栅沟槽11以及伪栅沟槽7的槽底位于N型载流子存储层4下方且副栅沟槽9、有源栅沟槽11以及伪栅沟槽7的侧壁与N型载流子存储层4以及N型载流子存储层4下方的衬底1接触。

进一步地，当第一副栅单元组和/或第二副栅单元组中包括一个以上的副栅单元时，相邻的副栅单元之间包括副栅体区单元；

所述副栅体区单元为副栅P型第一体区3或副栅P型第二体区21，其中，

在有源区截面上，所述副栅P型第一体区3的结深小于副栅沟槽9的深度，所述副栅P型第一体区与对应的副栅沟槽9侧壁接触；

在有源区截面上，所述副栅P型第二体区21的结深大于副栅沟槽9的深度，所述副栅P型第二体区21与对应的副栅沟槽9侧壁接触，且包覆对应副栅沟槽9的槽底。

具体实施时，对于任一元胞，相邻副栅单元之间的副栅体区单元的结构可相同也可不同，可为副栅P型第一体区3或副栅P型第二体区21。如图1所示，本发明的一种实施例中，副栅体区单元为副栅P型第一体区3，副栅P型第一体区3的结深小于副栅沟槽9的槽深，一般情况下，副栅P型第一体区3的结深可与伪栅P型体区5以及有源栅P型体区2相同，副栅P型第一体区3与位于其两侧的副栅沟槽9侧壁接触。

在副栅P型第一体区3的基础上再次进行高能量离子注入，以形成副栅P型第二体区21。如图3所示，本发明的另一种实施例中，副栅体区单元为副栅P型第二体区21，副栅P型第二体区21的结深大于副栅沟槽9的槽深，副栅P型第二体区21与位于其两侧的副栅沟槽9侧壁接触，且包覆两侧副栅沟槽9的槽底。

进一步地，所述副栅体区单元为副栅P型第一体区3时，还包括N型第一掩埋层16以及P型掩埋层23；

所述N型第一掩埋层16至少设置于相邻的副栅沟槽9之间，且位于副栅P型第一体区3下方；

所述N型第一掩埋层16与对应的副栅沟槽9侧壁以及副栅P型第一体区3接触，且副栅沟槽9槽底位于N型第一掩埋层23的下方；

所述P型掩埋层23至少位于N型第一掩埋层23的下方，P型掩埋层23与N型第一掩埋层16以及对应的副栅沟槽9侧壁接触；

所述副栅P型第一体区3与第一电极金属欧姆接触。

本发明的另一种实施例中，副栅体区单元为副栅P型第一体区3且在正面元胞结构中设置了N型第一掩埋层16以及P型掩埋层23。如图2所示，本发明的另一种实施例中，副栅P型第一体区3与伪栅P型体区5的结深相同且小于副栅沟槽9的槽深，副栅P型第一体区3与伪栅P型体区5的结深均大于有源栅P型体区2的结深。所述N型第一掩埋层16与对应的副栅沟槽9侧壁接触，即N型第一掩埋层16与位于副栅P型第一体区3两侧的副栅沟槽侧壁9接触。此时，有源栅P型体区2下方设置有N型载流子存储层4，N型载流子存储层4与有源栅沟槽11侧壁以及有源栅沟槽11相邻的副栅沟槽9侧壁接触。

为了提高工艺的兼容性，本发明的另一种实施例中，所述N型第一掩埋层16设置于副栅P型第一体区3以及伪栅P型体区5的下方，所述P型掩埋层23设置于N型第一掩埋层16下方，且包覆副栅沟槽9以及伪栅沟槽7的槽底。

所述副栅P型第一体区3、N型第一掩埋层16以及P型掩埋层23形成PNP型结构，功率器件处于关断状态时，N型掩埋层16的电位升高，当N型第一掩埋层16到第一电极的电压大于自偏PMOS阈值电压的绝对值时，N型第一掩埋层16靠近副栅沟槽9的表面会出现P型反型层，增加了额外的空穴释放路径。在功率器件的开启阶段，聚集在第二电极下的空穴会通过此路径排除。功率器件开启后，随着第三电极的电压下降，P型反型层消失，载流子增强效应不会被破坏。因此，N型第一掩埋层16既可以进一步增器件的可控性，又可以减少开通和关断时间，降低开通和关断损耗。

进一步地，所述副栅体区单元为副栅P型第二体区21时，所述副栅P型第二体区21中设置有N型第二掩埋层22，其中，

所述N型第二掩埋层22的结深小于副栅沟槽9的深度，且N型第二掩埋层22与对应的副栅沟槽9侧壁接触；

所述N型第二掩埋层22以及副栅P型第二体区21均与第一电极金属欧姆接触。

如图3所示，本发明的另一种实施例中，N型第二掩埋层22与副栅P型第二体区21两侧的副栅沟槽9侧壁接触。副栅P型第二体区21中设置有N型第二掩埋层22时，N型第二掩埋层22以及副栅P型第二体区21均与第一电极金属欧姆接触。此时，N型第二掩埋层22以及副栅P型第二体区21形成PN结，所述PN结具有与上述实施例中PNP型结构相同的效果，在此不再赘述。

对于上述减少EMI噪声的功率器件，本发明提供所述功率器件的制备方法，所述减少EMI噪声的功率器件的制备方法包括：

提供第一导电类型衬底1，并在与有源区对应的衬底1正面进行正面元胞工艺，所述正面元胞工艺包括在与有源区对应的衬底1正面制备有源栅单元、第一副栅单元组、第二副栅单元组以及若干个伪栅单元，其中，

所述有源栅单元位于第一副栅单元组以及第二副栅单元组之间，相邻的元胞之间至少包括一个伪栅单元；

所述第一副栅单元组至少包括一个副栅单元；

所述第二副栅单元组至少包括一个副栅单元；

在衬底1正面制备金属层时，所述副栅单元与衬底1上方用于形成第一电极的第一电极金属电连接，所述伪栅单元、有源栅单元与衬底1上方用于形成第二电极的第二电极金属电连接。

一般情况下，先在衬底1正面进行正面元胞工艺，再在衬底1背面进行背面工艺。所述正面元胞工艺包括：在与有源区对应的衬底1正面制备有源栅单元、第一副栅单元组、第二副栅单元组以及若干个伪栅单元。在衬底1正面制备金属层时，所述副栅单元与衬底1上方用于形成第一电极的第一电极金属电连接，所述伪栅单元、有源栅单元与衬底1上方用于形成第二电极的第二电极金属电连接。

进一步地，所述正面元胞工艺包括：

在衬底1内制备得到有源栅沟槽11、若干个副栅沟槽9以及若干个伪栅沟槽7；

在上述衬底1正面进行氧化层生长并淀积多晶硅，在有源栅沟槽11内制备得到有源栅氧化层以及有源栅多晶硅10，在副栅沟槽9内制备得到副栅氧化层以及副栅多晶硅8，在伪栅沟槽7内制备得到伪栅氧化层以及伪栅多晶硅6；

在有源区内进行体区制备工艺，以制备得到P型体区单元；

所述P型体区单元包括在有源栅沟槽11与相邻的副栅沟槽9之间制备有源栅P型体区2，以及在伪栅沟槽7与对应的副栅沟槽9之间制备伪栅P型体区5；

在上述有源栅P型体区2中制备得到N型源区12；

在上述衬底1正面淀积绝缘介质层14，并对绝缘介质层14进行第一接触孔19刻蚀；

通过第一接触孔19在所述有源栅P型体区2中制备得到P型源区13；

在形成接触孔的绝缘介质层14上制备金属层15，以形成用于形成第一电极的第一电极金属，以及用于形成第二电极的第二电极金属；

所述副栅多晶硅8、N型源区12以及P型源区13与第一电极金属欧姆接触，所述伪栅多晶硅6、有源栅多晶硅10与第二电极金属欧姆接触。

具体地，以IGBT型器件为例，图4至图9示出了上述功率器件中第一副栅单元组与第二副栅单元组中各包括两个副栅单元，元胞之间包括一个伪栅单元，副栅体区单元采用副栅P型第一体区3，且正面元胞结构中不设置N型掩第一埋层16以及P型掩埋层23的一种实施例，下面对上述实施例的工艺步骤进行具体说明：

如图4所示，选用N型硅片为衬底1，在衬底1正面淀积预设厚度的SiO₂层，并通过离子注入和高温推结工艺制备得到有源区内横贯衬底1正面的N型载流子存储层4。

如图5所示，以光刻胶24为掩膜对上述SiO₂层进行选择性刻蚀，刻蚀后清除光刻胶24，所述SiO₂层未在图5中示出。具体实施时，所述离子注入和高温推结工艺的工艺条件可根据实际需求进行选择，以满足N型载流子存储层4的制备为准。

如图6所示，以上述SiO₂层作为硬掩膜层，通过刻蚀工艺对上述衬底1正面进行刻蚀，以制备得到有源栅沟槽11、副栅沟槽9以及伪栅沟槽7。一般情况下，所述有源栅沟槽11、副栅沟槽9以及伪栅沟槽7沟槽深度相同。所述刻蚀工艺可采用现有的常用工艺，如干法刻蚀等，具体实施时，刻蚀工艺以及刻蚀深度可根据实际需求进行选择。

去除上述SiO₂层，并通过热氧化工艺形成在有源栅沟槽11内制备得到有源栅氧化层，在副栅沟槽9内制备得到副栅氧化层，在伪栅沟槽7内制备得到伪栅氧化层。所述热氧化工艺的工艺条件可根据实际需求进行选择，具体以满足上述各氧化层的制备为准。所述有源栅氧化层、副栅氧化层以及伪栅氧化层未在图4中示出。

在上述衬底1正面淀积多晶硅并进行多晶硅刻蚀，以制备得到填充于有源栅沟槽11内的有源栅多晶硅10，填充于副栅沟槽9内的副栅多晶硅8，以及填充于伪栅沟槽7内的伪栅多晶硅6。

如图7所示，在衬底1能进行体区制备工艺，所述体区制备工艺包括使用光刻胶作为掩膜，在衬底1正面注入P型杂质以制备得到有源栅P型体区2，副栅P型第一体区3以及伪栅P型体区4。所述有源栅P型体区2，副栅P型第一体区3以及伪栅P型体区4的结构及分布方式可参考上述说明，在此不再赘述。

如图8所示，使用光刻胶作为掩膜在上述有源栅P型体区2内以及副栅P型第一体区3内注入N型杂质，并去除衬底1正面的光刻胶，以形成N型源区12，N型有源区12的分布方式可参考上述说明，在此不再赘述。

在上述衬底1正面淀积绝缘介质层14，并通过接触孔刻蚀制备得到第一接触孔19，第一接触孔19的刻蚀工艺可根据实际需要进行选择，具体以满足第一接触孔19的刻蚀为准。

通过第一接触孔19在副栅P型第一体区3内通过离子注入及高温推结工艺制备得到P型源区19，P型源区19的结构及位置与上述相一致，在此不再赘述。具体实施时，所述离子注入及高温推结工艺的工艺条件可根据实际需要进行选择，具体以满足P型源区19的制备为准。

在上述绝缘介质层14上方淀积金属，以形成金属层15，所述金属层15包括用于形成第一电极的第一电极金属以及用于形成第二电极的第二电极金属，所述第一电极金属还设置于第一接触孔19内，N型源区12以及P型源区13通过第一接触孔19内的第一电极金属与第一电极金属欧姆接触。

如图9所示，所述功率器件为IGBT型器件时，背面工艺包括在衬底1内制备得到与衬底1背面对应的N型场截止层17，本发明的一种实施例中，采用注氢工艺制备N型场截止层17，注氢工艺具备较低能量下注入深度大和退火温度低的优势，适合代替高温预扩散工艺。其中，氢离子注入分为四次进行，且离子的注入剂量范围为1×10¹²cm^-3至1×10¹⁵cm^-3，离子的注入能量范围为20keV至200keV。具体实施时，N型场截止层17的制备工艺及工艺条件可根据实际需要进行选择，具体以满足N型场截止层17的制备为准。在上述衬底内制备得到P型集电区18，P型集电区18位于上述N型场截止层17下方。

图10至图17示出了本发明另一种实施例的工艺步骤，用于制备图2所示的IGBT型器件，本发明的另一种实施例中，第一副栅单元组与第二副栅单元组中各包括两个副栅单元，元胞之间包括一个伪栅单元，副栅体区单元采用副栅P型第一体区3，且正面元胞结构中设置N型掩第一埋层16以及P型掩埋层23，下面对图10至图16所示的工艺步骤进行具体说明：

如图10所示，选用N型硅片为衬底1，在衬底1正面淀积预设厚度的SiO₂层，以光刻胶24为掩膜对上述SiO₂层进行选择性刻蚀，刻蚀后清除光刻胶24，所述SiO₂层未在图10中示出。

如图11所示，以上述SiO₂层作为硬掩膜层，通过刻蚀工艺对上述衬底1正面进行刻蚀，以制备得到有源栅沟槽11、副栅沟槽9以及伪栅沟槽7。制备各个沟槽的分布方式与上述相一致，在此不再赘述。

如图12所示，去除SiO₂层并通过副栅沟槽9以及伪栅沟槽7注入P型杂质，以制备得到P型掩埋层23。所述P型掩埋层23位于相邻的副栅沟槽9之间，以及伪栅沟槽7与相邻的副栅沟槽9之间，且包覆副栅沟槽9以及伪栅沟槽7的槽底。具体实施时，制备P型掩埋层23的工艺条件可根据实际需要进行选择，以满足P型掩埋层23的制备为准。

如图13所示，在有源栅沟槽11内制备得到有源栅氧化层，在副栅沟槽9内制备得到副栅氧化层，在伪栅沟槽7内制备得到伪栅氧化层。并在有源栅沟槽11内填充有源栅多晶硅10，在副栅沟槽9内填充副栅多晶硅8，在伪栅沟槽7内填充伪栅多晶硅6。上述各个栅氧化层以及多晶硅的制备方法及结构与上述相一致，在此不再赘述。

在上述衬底1内通过离子注入和高温推结工艺制备得到N型载流子存储层4以及N型第一掩埋层16，所述N型载流子存储层4的结深大于N型第一掩埋层16的结深。N型载流子存储层4位于有源栅沟槽11以及相邻副栅沟槽9之间，所述N型第一掩埋层16位于P型掩埋层23上方，且位于相邻的副栅沟槽9之间，以及伪栅沟槽7与相邻的副栅沟槽9之间。

如图14所示，使用光刻胶做掩膜，在衬底1正面注入P型杂质以制备得到有源栅P型体区2，并去除光刻胶。有源栅P型体区2的分布情况可参考上述说明。

如图15所示，使用光刻胶做掩膜，在上述衬底1正面注入P型杂质以制备得到副栅P型第一体区3以及伪栅P型体区5，并去除光刻胶。所述副栅P型第一体区3以及伪栅P型体区5的结深相同，且大于有源栅P型体区2的结深。

使用光刻胶做掩膜，在上述有源栅P型体区2中注入N型杂质，并去除衬底1正面的光刻胶，以形成N型源区12，N型有源区12的分布方式可参考上述说明，在此不再赘述。

如图16所示，去除上述衬底1表面在制备过程中形成的氧化层，并淀积绝缘介质层14，通过接触孔刻蚀制备得到第一接触孔19以及第二接触孔20，第一接触孔19、第二接触孔20的刻蚀工艺可根据实际需要进行选择，具体以满足第一接触孔19以及第二接触孔20的刻蚀为准。

通过第一接触孔19在副栅P型第一体区3内通过离子注入及高温推结工艺制备得到P型源区19，P型源区19的结构与上述相一致，在此不再赘述。

如图17所示，在上述绝缘介质层14上方淀积金属，以形成金属层15，所述金属层15包括用于形成第一电极的第一电极金属以及用于形成第二电极的第二电极金属，所述第一电极金属还设置于第一接触孔19以及第二接触孔20内，N型源区12以及P型源区13通过第一接触孔19内的第一电极金属与第一电极金属欧姆接触，副栅P型第一体区3通过第二接触孔20内的第一电极金属与第一电极金属欧姆接触。

在上述衬底1背面进行背面工艺，在衬底1内制备得到与衬底1背面对应的N型场截止层17以及P型集电区18。所述N型场截止层17以及P型集电区18的制备方法与上述相一致，在此不再赘述。

以上所述的仅是本发明的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (10)

1.一种减少EMI噪声的功率器件，其特征在于，包括具有第一导电类型的衬底以及制备于衬底有源区内的若干元胞，有源区内的元胞并联成一体，且所述元胞为沟槽型元胞；

在所述有源区截面上，对任一沟槽型元胞，包括有源栅单元、第一副栅单元组以及第二副栅单元组，其中，

所述有源栅单元位于第一副栅单元组以及第二副栅单元组之间；

所述第一副栅单元组至少包括一个副栅单元；

所述第二副栅单元组至少包括一个副栅单元；

所述副栅单元与衬底上方用于形成第一电极的第一电极金属电连接；

在有源区截面上，相邻的元胞之间至少包括一个伪栅单元；

所述伪栅单元、所述有源栅单元均与衬底上方用于形成第二电极的第二电极金属电连接。

2.根据权利要求1所述的减少EMI噪声的功率器件，其特征在于，所述副栅单元包括副栅沟槽、制备于副栅沟槽内壁的副栅氧化层以及填充于副栅沟槽内的副栅多晶硅；

所述副栅多晶硅通过副栅氧化层与副栅沟槽内壁绝缘隔离，所述副栅多晶硅与第一电极金属欧姆接触；

所述有源栅单元包括有源栅沟槽、制备于有源栅沟槽内壁的有源栅氧化层以及填充于有源栅沟槽内的有源栅多晶硅；

所述有源栅多晶硅通过有源栅氧化层与有源栅沟槽内壁绝缘隔离，所述有源栅多晶硅与第二电极金属欧姆接触。

3.根据权利要求2所述的减少EMI噪声的功率器件，其特征在于，还包括有源栅第二导电类型体区，其中，

在有源区截面上，所述有源栅第二导电类型体区设置于有源栅单元与相邻的副栅单元之间，且有源栅第二导电类型体区与有源栅单元以及对应的副栅单元接触；

有源栅第二导电类型体区中设置有第一导电类型源区以及第二导电类型源区，其中，

第一导电类型源区与有源栅单元以及对应的副栅单元接触；

第一导电类型源区位于第二导电类型源区上方，且第一导电类型源区与第二导电类型源区接触；

第一导电类型源区、第二导电类型源区均与第一电极金属欧姆接触。

4.根据权利要求3所述的减少EMI噪声的功率器件，其特征在于，所述伪栅单元包括伪栅沟槽、制备于伪栅沟槽内壁的伪栅氧化层以及填充于伪栅沟槽内的伪栅多晶硅；

所述伪栅沟槽、有源栅沟槽与副栅沟槽的槽深相同；

所述伪栅多晶硅通过伪栅氧化层与伪栅沟槽内壁绝缘隔离，所述伪栅多晶硅与第二电极金属欧姆接触。

5.根据权利要求4任一项所述的减少EMI噪声的功率器件，其特征在于，所述第一副栅单元组、第二副栅单元组中副栅单元的数量相同或不同；

所述第一副栅单元组包括一个以上的副栅单元时，第一副栅单元组中的副栅单元沿有源栅单元指向第一副栅单元组的方向依次排列；

所述第二副栅单元组包括一个以上的副栅单元时，第二副栅单元组中的副栅单元沿有源栅单元指向第二副栅单元组的方向依次排列；

所述第一副栅单元组或第二副栅单元组仅包括一个副栅单元时，副栅单元与对应的伪栅单元之间包括伪栅第二导电类型体区；

伪栅第二导电类型体区与副栅沟槽侧壁以及对应的伪栅沟槽侧壁接触；

所述第一副栅单元组或第二副栅单元组包括一个以上的副栅单元时，伪栅单元与相邻的副栅单元之间包括伪栅第二导电类型体区；

伪栅第二导电类型体区与伪栅沟槽侧壁以及相邻的副栅沟槽侧壁接触。

6.根据权利要求5所述的减少EMI噪声的功率器件，其特征在于，当第一副栅单元组和/或第二副栅单元组中包括一个以上的副栅单元时，相邻的副栅单元之间包括副栅体区单元；

所述副栅体区单元为副栅第二导电类型第一体区或副栅第二导电类型第二体区，其中，

在有源区截面上，所述副栅第二导电类型第一体区的结深小于副栅沟槽的深度，所述副栅第二导电类型第一体区与对应的副栅沟槽侧壁接触；

在有源区截面上，所述副栅第二导电类型第二体区的结深大于副栅沟槽的深度，所述副栅第二导电类型第二体区与对应的副栅沟槽侧壁接触，且包覆对应副栅沟槽的槽底。

7.根据权利要求6所述的减少EMI噪声的功率器件，其特征在于，所述副栅体区单元为副栅第二导电类型第一体区时，还包括第一导电类型第一掩埋层以及第二导电类型掩埋层；

所述第一导电类型第一掩埋层至少设置于相邻的副栅沟槽之间，且位于副栅第二导电类型第一体区下方；

所述第一导电类型第一掩埋层与对应的副栅沟槽侧壁以及副栅第二导电类型第一体区接触，且副栅沟槽的槽底位于第一导电类型第一掩埋层的下方；

所述第二导电类型掩埋层至少位于第一导电类型第一掩埋层下方，第二导电类型掩埋层与第一导电类型第一掩埋层以及对应的副栅沟槽侧壁接触；

所述副栅第二导电类型第一体区与第一电极金属欧姆接触。

8.根据权利要求6所述的减少EMI噪声的功率器件，其特征在于，所述副栅体区单元为副栅第二导电类型第二体区时，所述副栅第二导电类型第二体区中设置有第一导电类型第二掩埋层，其中，

所述第一导电类型第二掩埋层的结深小于副栅沟槽的深度，且第一导电类型第二掩埋层与对应的副栅沟槽侧壁接触；

所述第一导电类型第二掩埋层以及副栅第二导电类型第二体区均与第一电极金属欧姆接触。

9.一种减少EMI噪声的功率器件的制备方法，其特征在于，用于制备权利要求1所述的减少EMI噪声的功率器件，其中，所述减少EMI噪声的功率器件的制备方法包括：

提供第一导电类型衬底，并在与有源区对应的衬底正面进行正面元胞工艺，所述正面元胞工艺包括在与有源区对应的衬底正面制备有源栅单元、第一副栅单元组、第二副栅单元组以及若干个伪栅单元，其中，

所述有源栅单元位于第一副栅单元组以及第二副栅单元组之间，相邻的元胞之间至少包括一个伪栅单元；；

所述第一副栅单元组至少包括一个副栅单元；

所述第二副栅单元组至少包括一个副栅单元；

在衬底正面制备金属层时，所述副栅单元与衬底上方用于形成第一电极的第一电极金属电连接，所述伪栅单元、有源栅单元与衬底上方用于形成第二电极的第二电极金属电连接。

10.根据权利要求9所述的减少EMI噪声的功率器件的制备方法，其特征在于，所述正面元胞工艺包括：

在衬底内制备得到有源栅沟槽、若干个副栅沟槽以及若干个伪栅沟槽；

在上述衬底正面进行氧化层生长并淀积多晶硅，在有源栅沟槽内制备得到有源栅氧化层以及有源栅多晶硅，在副栅沟槽内制备得到副栅氧化层以及副栅多晶硅，在伪栅沟槽内制备得到伪栅氧化层以及伪栅多晶硅；

在有源区内进行体区制备工艺，以制备得到第二导电类型体区单元；

所述第二导电类型体区单元包括在有源栅沟槽与相邻的副栅沟槽之间制备有源栅第二导电类型体区，以及在伪栅沟槽与对应的副栅沟槽之间制备伪栅第二导电类型体区；

在上述有源栅第二导电类型体区中制备得到第一导电类型源区；

在上述衬底正面淀积绝缘介质层，并对绝缘介质层进行第一接触孔刻蚀；

通过第一接触孔在所述有源栅第二导电类型体区中制备得到第二导电类型源区；

在形成接触孔的绝缘介质层上制备金属层，以形成用于形成第一电极的第一电极金属，以及用于形成第二电极的第二电极金属；

所述副栅多晶硅、第一导电类型源区以及第二导电类型源区与第一电极金属欧姆接触，所述伪栅多晶硅、有源栅多晶硅与第二电极金属欧姆接触。