CN114664662A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其形成方法，提供初始衬底，所述初始衬底表面包括相邻的阱区和漂移区，其中，以所述阱区和与所述漂移区朝向所述阱区的部分区域为鳍部区，以所述漂移区背离所述阱区的部分区域为平台区；在所述鳍部区内去除部分区域的部分厚度的初始衬底，形成衬底、鳍部和与所述鳍部邻接的平台，其中，以剩余厚度的初始衬底为衬底，以所述鳍部区内凸出于所述衬底的初始衬底为鳍部，以所述平台区内凸出于所述衬底的初始衬底为平台；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分漂移区和部分阱区；在所述阱区内形成源极，在所述漂移区内形成漏极。本发明实施例能够改善半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
半导体器件是导电性介于良导电体与绝缘体之间，利用半导体材料特殊电特性来完成特定功能的电子器件，可用来产生、控制、接收、变换、放大信号和进行能量转换。现有常用的半导体器件包括：场效应晶体管、双极型晶体管以及晶体二级管等。其中，特别是横向扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semiconductor，LDMOS)，由于其更容易与互补金属氧化物半导体(Complementary Metal Oxide Semiconductors，CMOS)的逻辑工艺兼容而被广泛应的用于功率集成电路中。
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，晶体管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如LDMOS鳍式场效应晶体管，这种器件结构中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面LDMOS相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术所形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是如何提供一种半导体结构及其形成方法，以改善器件的电学性能。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：
提供初始衬底，所述初始衬底表面包括相邻的阱区和漂移区，其中，以所述阱区和与所述漂移区朝向所述阱区的部分区域为鳍部区，以所述漂移区背离所述阱区的部分区域为平台区；
在所述鳍部区内去除部分区域的部分厚度的初始衬底，形成衬底、鳍部和与所述鳍部邻接的平台，其中，以剩余厚度的初始衬底为衬底，以所述鳍部区内凸出于所述衬底的初始衬底为鳍部，以所述平台区内凸出于所述衬底的初始衬底为平台；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分漂移区和部分阱区；
在所述阱区内形成源极，在所述漂移区内形成漏极。
相应的，本发明还提供了一种半导体结构，包括：
衬底，所述衬底表面包括相邻的阱区和漂移区，所述阱区和与所述漂移区朝向所述阱区的部分区域为鳍部区，所述漂移区背离所述阱区的部分区域为平台区；
位于所述鳍部区的凸出于所述衬底的鳍部，位于所述平台区的凸出于所述衬底的平台，所述鳍部和所述平台相邻接；
横跨所述鳍部的栅极结构，所述栅极结构覆盖部分漂移区和部分阱区；
位于所述阱区内的源极，以及位于所述漂移区内的漏极。
与现有技术相比，本发明实施例在形成鳍部时，还形成有与所述鳍部邻接的平台，并形成至少包括所述平台的漂移区，从而使得本发明实施例中的漏极接高压时，能够基于漂移区的平台进行分压，从而避免器件击穿，从而提高器件的性能。
附图说明
图1是一种半导体结构的形成方法对应的结构示意图；
图2至图18是本发明实施例所提供的半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图19是本发明所提供的半导体结构对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1，示出了一种用于形成LDMOS器件的半导体结构，包括源极180、漏极190和栅极170，所述栅极横跨部分阱区10A和漂移区10B，源极180形成在阱区10A中，漏极190形成在漂移区10B中，其中漏极190和源极180同时形成在鳍部130上，在漏极接通的电压不宜过高，否则容易造成器件击穿，影响了器件的性能。
为了解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供初始衬底，所述初始衬底表面包括相邻的阱区和漂移区，其中，以所述阱区和与所述漂移区朝向所述阱区的部分区域为鳍部区，以所述漂移区背离所述阱区的部分区域为平台区；在所述鳍部区内去除部分区域的部分厚度的初始衬底，形成衬底、鳍部和与所述鳍部邻接的平台，其中，以剩余厚度的初始衬底为衬底，以所述鳍部区内凸出于所述衬底的初始衬底为鳍部，以所述平台区内凸出于所述衬底的初始衬底为平台；形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分漂移区和部分阱区；在所述阱区内形成源极，在所述漂移区内形成漏极。
可以看出，本发明实施例在形成鳍部时，还形成有与所述鳍部邻接的平台，并形成至少包括所述平台的漂移区，从而使得本发明实施例中的漏极接高压时，能够基于漂移区的平台进行分压，从而避免器件击穿，从而提高器件的性能。
需要进一步说明的是，参考图1中的结构，在漏极接通电压时，设有漂移区10B的鳍部尖端电场会很高，极易造成HCI(Hot Carrier Injection，热载流子注入)效应，从而影响器件的性能。而本发明实施例提供的半导体结构中，形成在平台内的漂移区则由于不具有鳍部中的尖端，从而不易出现HCI效应，进一步提高了器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图2-图18，为本发明实施例所提供的半导体结构的形成方法一实施例中的各步骤对应的结构示意图。
参考图2-图3，其中，图3为图2沿AA’方向的得到的剖视图。具体的，提供初始衬底200，所述初始衬底表面包括相邻的阱区20A和漂移区20B，其中，以所述阱区20A和与所述漂移区20B朝向所述阱区的部分区域为鳍部区I，以所述漂移区20B背离所述阱区20A的部分区域为平台区II。
所述初始衬底用于为后续形成衬底以及鳍部和与所述鳍部邻接的平台提供相应的工艺基础，所述初始衬底还用于为后续形成半导体结构提供工艺基础。
本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述初始衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。所述初始衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述初始衬底表面包括相邻的阱区20A和漂移区20B，可选的，所述阱区20A和所述漂移区20B相接。其中，所述阱区20A可以用于作为LDMOS器件的阱区，所述漂移区20B可以用于作为LDMOS器件的漂移区，从而在后续工艺中，在阱区20A和漂移区20B上形成相应的器件结构，从而形成对应的LDMOS器件。
所述阱区20A和漂移区20B内掺杂有不同导电类型的掺杂离子。例如，在阱区内掺杂有N型离子时，漂移区内掺杂有P型离子；在阱区内掺杂有P型离子时，漂移区内掺杂有N型离子。所述不同导电类型的掺杂离子，可以根据最终要形成的器件的导电类型相关，本发明在此不做赘述。
所述阱区20A和漂移区20B可以通过外延工艺形成，例如，在外延生长过程中，掺杂相应离子，以形成对应导电类型的层结构；或者，所述阱区20A和漂移区20B可以在初始衬底的相应区域进行相应离子的离子注入，以形成阱区20A和漂移区20B。其中，当掺杂离子为N型离子时，所述N型离子可以为P离子、As离子或Sb离子；当掺杂离子为P型离子，所述P型离子可以为B离子、Ga离子或In离子。
所述鳍部区I为后续工艺中用于形成鳍部的区域，所述平台区II为后续工艺中用于形成平台的区域。需要说明的是，基于后续工艺中栅极结构形成在鳍部上，而栅极结构覆盖部分阱区20A和部分漂移区20B，从而使得鳍部区I还包括所述漂移区20B朝向所述阱区20A的部分区域，相应的，平台区II则定义为所述漂移区20B剩余的区域，即所述漂移区20B背离所述阱区20A的部分区域。
可选的，所述初始衬底上还可以进一步包括平坦层210、硬掩膜材料层220，以及硬掩膜帽层221。
所述初始衬底上还可以进一步包括平坦层210，所述平坦层210用于缓解所述初始衬底表面不平的情况，并且为后续工艺提供相应的工艺基础。所述硬掩膜材料层220用于进行图形化后，形成图形化的硬掩膜层，以在后续步骤中作为形成鳍部的掩膜。所述硬掩膜帽层221，用于向硬掩膜层准确的传递图形。其中，平坦层210、硬掩膜材料层220，以及硬掩膜帽层221的材料可以为氮化硅、氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，且相邻层结构为不同的材料。在本实施例中，所述平坦层210的材料可以为氧化硅，所述硬掩膜材料层220的材料可以为氮化硅，以及硬掩膜帽层221的材料可以为氧化硅。
需要说明的是，硬掩膜材料层的材料与鳍部的材料的热膨胀系数相差较大，若所述硬掩膜材料层直接形成在所述初始衬底上，所述硬掩膜材料层容易出现裂纹甚至脱落，以至于不能起到掩膜层的作用，因此，在所述硬掩膜材料层与初始衬底之间形成有平坦层，所述平坦层不仅可以缓解所述初始衬底表面不平整的问题，还可以对所述硬掩膜材料层起到缓冲的作用。
参考图4-图7，图7为图6沿BB’方向的结构图。具体的，在所述鳍部区内去除部分区域的部分厚度的初始衬底，形成衬底201、鳍部202和与所述鳍部邻接的平台，其中，以剩余厚度的初始衬底为衬底，以所述鳍部区内凸出于所述衬底的初始衬底为鳍部，以所述平台区内凸出于所述衬底的初始衬底为平台。
所述鳍部用于后续提供鳍式场效应晶体管的沟道。在本实施例中，所述鳍部与所述衬底通过对同一半导体材料层进行刻蚀所得到。所述鳍部与所述衬底的材料相同，在本实施例中，所述鳍部的材料为硅。
所述平台用于为后续工艺提供相应的工艺基础。本发明实施例中以所述平台区内凸出于所述衬底的初始衬底为平台，在本实施例中，所述平台与所述鳍部以及所述衬底通过对同一半导体材料层进行刻蚀所得到。所述平台、鳍部与所述衬底的材料相同，在本实施例中，所述平台的材料为硅。
具体的，所述在所述鳍部区内去除部分区域的部分厚度的初始衬底的步骤，可以包括：
参考图4，在所述初始衬底上形成图形化的第一掩膜层230，所述第一掩膜层230暴露所述鳍部区和所述平台区的部分初始衬底。
可选的，所述第一掩膜层用于在图形化后暴露出所述鳍部区和平台区的部分初始衬底。所述第一掩膜层230可以通过自对准双重图形化技术(Self-Aligned DoublePatterning，SADP)或自对准四重图形化技术(Self-Aligned Quadruple Patterning，SAQP)形成，从而可以满足较小关键尺寸下，对图形转移的精准度和稳定性的要求。
在本实施例中，所述第一掩膜层的材料可以为氮化硅。其中，氮化硅的硬度和致密度较高，有利于提高后续图形化的第一掩膜层的掩膜效果，而且氮化硅是半导体工艺中常用的介电材料，具有较高的工艺兼容性。在另一些实施例中，所述第一掩膜层的材料还可以为无定形碳。在其他实施例中，所述第一掩膜层的材料还可以选取SiOC，SiOCH，SiC，SiCN，SiO2，SiN，SiON中的一种或多种。
在本发明实施例中，为保证鳍部的尺寸均一性，在形成鳍部的同时，还会形成多个与所述鳍部并行的伪鳍部，相应的，所述第一掩膜层同时用于形成鳍部和伪鳍部(图中未示出)。
参考图5，在所述第一掩膜层上形成图形化的第二掩膜层240，所述第二掩膜层覆盖所述平台区II的第一掩膜层，暴露所述鳍部区I的第一掩膜层；
可选的，所述第二掩膜层用于覆盖所述平台区的第一掩膜层，实现暴露鳍部区的第一掩膜层，以便后续工艺实现对鳍部区进行相应的处理。
在本实施例中，所述第二掩膜层为光刻掩膜层。对应的所述光刻掩膜层的材料可以为光刻胶，可以通过旋涂、固化工艺形成，所述曝光显影可以采用相应的工艺参数实现。所述光刻胶可以为正性光刻胶，也可以为负性光刻胶，本发明在此不做具体的限定。
参考图6-图7，图7为图6沿BB’方向的剖面结构图，以所述第一掩膜层和所述第二掩膜层240为掩膜，刻蚀去除部分厚度的初始衬底，在所述鳍部区内形成衬底201和凸出于所述衬底的鳍部202。
相应地，刻蚀去除部分厚度的初始衬底的步骤中，以第一掩膜层和所述第二掩膜层为掩膜，图形化所述初始衬底，从而以剩余厚度的初始衬底为衬底，以所述鳍部区内凸出于所述衬底的初始衬底为鳍部，以所述平台区内凸出于所述衬底的初始衬底为平台。
具体的，在刻蚀过程中，可以首先以所述第一掩膜层和所述第二掩膜层240为掩膜刻蚀所述硬掩膜帽层221，将鳍部图形传递至所述硬掩膜帽层221上，并进一步以所述硬掩膜帽层221为掩膜，刻蚀所述硬掩膜材料层220，形成图形化的硬掩膜层222，进一步的，以所述硬掩膜层222为掩膜，刻蚀所述平坦层210和所述初始衬底，进而形成鳍部202。需要说明的是，在本实施例中，基于所述硬掩膜层222和所述第一掩膜层230的材料相同，在图形化所述硬掩膜材料层220的同时，会去除或部分去除所述鳍部区暴露的第一掩膜层230，图中以去除所述鳍部区暴露的第一掩膜层230为例进行的说明。
本实施例中，在刻蚀所述初始衬底时，可以通过湿法刻蚀、干法刻蚀或湿法刻蚀与干法刻蚀相结合的工艺实现对所述初始衬底的刻蚀，从而形成相应的结构。
可选的，通过湿法刻蚀进行所述初始衬底的刻蚀，相应的，所述湿法刻蚀的刻蚀液可以为酸混合液，如盐酸、磷酸、硝酸等酸液，按照一定的比例混合得到。
需要说明的是，基于本发明实施例中，所述第一掩膜层同时用于形成伪鳍部，相应的，在本步骤的刻蚀工艺中，在形成鳍部的同时，还形成有与所述鳍部并行的伪鳍部。
参考图8-图10，为在所述鳍部区内去除部分区域的部分厚度的初始衬底的步骤中，所述刻蚀去除部分厚度的初始衬底之后的结构示意图。
在本发明实施例中，在刻蚀去除部分厚度的初始衬底后，还需要进一步去除剩余的所述第一掩膜层和第二掩膜层，特别是，平台区中还保留有的第一掩膜层和第二掩膜层，具体的，去除所述第一掩膜层和第二掩膜层的步骤可以包括：
首先，去除所述第二掩膜层；
在本发明实施例中，所述第二掩膜层为光刻胶层，相应的，可以采用剥离的工艺去除所述第二掩膜层。
所述第二掩膜层覆盖所述平台区的第一掩膜层，通过去除所述第二掩膜层，用于实现暴露所述平台区的第一掩膜层。
参考图8，在所述衬底具有所述鳍部一侧形成牺牲层250，所述牺牲层250覆盖所述衬底201、鳍部202和所述第一掩膜层。
所述牺牲层250用于填充在所述鳍部202之间，以保护所述鳍部202，避免所述鳍部202在后续工艺中出现刻蚀损伤或受到应力影响出现鳍部202的倾斜或变形。
为减小所述牺牲层对后续工艺制程的影响，本实施例中，所述牺牲层250为易于去除的材料。
具体地，所述牺牲层250的材料可以为旋涂碳层(spin on carbon，SOC)或有机介电层(organic dielectric layer，ODL)。本实施例中，所述牺牲层的材料为旋涂碳层。
旋涂碳层为容易获得的材料，有利于降低形成所述牺牲层的工艺成本，而且，旋涂碳层后续易于去除，有利于降低后续去除所述牺牲层的工艺操作难度，简化了工艺流程、提高了工艺制造效率，而且还有利于降低所述牺牲层对后续工艺制程、以及半导体结构的影响。
本实施例中，形成所述牺牲层250的步骤可以包括：在所述衬底具有所述鳍部一侧旋涂所述旋涂碳层，所述旋涂碳层覆盖所述衬底、鳍部和所述第一掩膜层；固化所述旋涂碳层。
需要说明的是，形成所述牺牲层的步骤中，所述牺牲层在所述衬底上的厚度不宜过小，也不宜过大。如果所述牺牲层的厚度过小，容易导致相邻所述鳍部之间的间隙难以被牺牲材料层填满，从而对后续去除所述第一掩膜层、以及形成隔离层等工艺制程产生不良影响，而且所述牺牲材料层的厚度过小容易导致不能完整的覆盖鳍部与衬底，对所述鳍部以及衬底之间的覆盖降低；如果所述牺牲层的厚度过大，则容易增大后续去除牺牲层的难度。为此，本实施例中，所述牺牲层的厚度大于鳍部高度且小于2倍的鳍部高度。
接着，去除部分厚度的牺牲层，直至露出部分第一掩膜层。
其中，去除牺牲层的过程可以采用具有各向异性特性的干法刻蚀工艺，以实现对刻蚀厚度的精确控制。在本发明实施例中，所述干法刻蚀工艺为等离子刻蚀工艺，其中，刻蚀气体为H2、CO2、CH4、O2中的一种或多种。
在其他可选实现中，也可以采用湿法进行刻蚀，还可以采用干湿法共同刻蚀的工艺，这里不作任何限定。
接着，刻蚀去除所述第一掩膜层。
基于所述牺牲层已经露出所述第一掩膜层，对应的，可以采用干法刻蚀、湿法刻蚀或干法刻蚀与湿法刻蚀相结合的工艺去除所述第一掩膜层。
基于牺牲层已经填充在所述鳍部之间，使得本发明实施例在刻蚀去除所述第一掩膜层的过程中，不会对所述鳍部造成损伤。
参考图9，刻蚀去除所述第一掩膜层后，去除所述牺牲层。
相应的，所述牺牲层的去除工艺可以参考前述步骤，可选的，可以采用干法刻蚀、湿法刻蚀或干法刻蚀与湿法刻蚀相结合的工艺去除所述牺牲层。
在本实施例中，参考图10，所述鳍部区可以包括隔离区20C，所述隔离区20C位于所述鳍部区背离所述平台区II一侧。其中，所述隔离区20C用于形成隔离结构，从而实现衬底上器件与器件之间的隔离。
参考图11，去除所述隔离区20C内的鳍部，形成隔离沟槽N。
所述隔离沟槽N用于为后续形成隔离结构提供工艺空间。
其中，可以通过采用干法刻蚀、湿法刻蚀或干法刻蚀与湿法刻蚀相结合的工艺去除所述隔离区内的至少部分高度的鳍部。
在本发明实施例还同时形成有伪鳍部时，还可以同时在去除所述隔离区内的至少部分高度的鳍部的步骤中，去除所述伪鳍部，从而简化工艺流程，降低工艺成本。
需要说明的是，在形成隔离沟槽N和去除伪鳍部的步骤中，可以利用鳍部上的硬掩膜帽层和硬掩膜层实现相应的图形化工艺，从而暴露需要去除的区域的鳍部。需要说明的是，在形成隔离沟槽N和去除伪鳍部后，去除剩余的硬掩膜帽层和硬掩膜层，并进一步去除剩余的平坦层(如图11所示)。
接着，参考图12-图14，图13为图12沿CC’方向的结构图，图14为图12沿DD’方向的结构图。具体的，在所述鳍部区内形成覆盖所述衬底的隔离材料层，其中，以所述隔离区20C内的隔离材料层作为隔离结构260，以所述鳍部之间的隔离材料层作为隔离层261。
所述隔离层261用于至少对相邻的鳍部之间的衬底进行隔离，所述隔离结构260用于对相邻器件结构进行隔离。
本实施例中，所述隔离材料层的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离材料层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高所述隔离层的隔离作用。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成隔离材料层。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离材料层内形成空洞等缺陷的概率，相应的有利于提高所述隔离材料层的质量。
接着，参考图15-图16，图16为图15沿EE’方向的结构图，形成横跨所述鳍部的栅极结构。
所述栅极结构270包括栅介质层271、栅极272和侧墙273。具体的，所述栅极结构的形成步骤可以包括：
形成保形覆盖初始衬底具有所述鳍部一侧的栅介质材料层；在所述栅介质材料层上形成横跨所述鳍部的栅极272，所述栅极覆盖所述鳍部的部分侧壁和部分顶部；在所述栅极两侧形成侧墙273；以所述栅极和侧墙为掩膜，去除暴露的栅介质材料层，以剩余的栅介质材料层为栅介质层271。
为保证栅极的尺寸均一性，本发明实施例还进一步在形成栅极的同时形成伪栅极，并在形成伪栅极结构后，进一步去除所述伪栅极。具体的，在栅介质层上形成横跨所述鳍部的栅极的步骤，可以包括：形成覆盖所述衬底具有所述鳍部一侧的栅极材料层；图形化所述栅极材料层，形成栅极和与所述栅极并行的多个伪栅极；所述在所述栅极两侧形成侧墙之后，去除所述伪栅极和所述伪栅极两侧的侧墙。
需要进行说明的是，所述栅介质材料层用于后续形成栅介质层。所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
可选的，所述栅极用作电极，用于实现与外部电路的电连接。本实施例中，所述栅极的材料可以为镁钨合金，在其他实施例中，所述栅极结构的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
可选的，所述栅极材料层用于后续形成所述栅极，因此，所述栅极的材料选取可参见前文栅极材料层的选取，这里不再赘述。
在形成栅极的过程中，还会形成部分伪栅极，伪栅极用于提高所述栅极的尺寸一致性和形貌均一性，在后续步骤中，会去除所述伪栅极。所述伪栅极与所述栅极、均通过图像化所述栅极材料层得到，所述伪栅极和所述栅极材料相同。
所述侧墙用于实现对栅极的支撑，所述侧墙具有稳固的支撑，所述侧墙用于保护所述栅极不易发生倾斜或弯曲，使得形成的所述栅极结构不易发生倾斜或弯曲。
本实施例中，所述侧墙的材料为氮化硅，在其他实施例中，侧墙的材料还可以为氮氧化硅。
所述伪栅极与栅极同时形成，在本发明实施例中，需要在所述栅极两侧形成侧墙之后，去除所述栅极中的伪栅极。
本实施例中，通过先形成栅介质材料层，进而在鳍部上形成栅极，并在所述栅极两侧形成侧墙，进而去除暴露的部分栅介质材料层，以剩余的栅介质材料层作为栅介质层。
参考图17，在形成横跨所述鳍部的栅极结构之后，在所述栅极结构朝向所述平台一侧形成阻挡层280，且所述阻挡层280覆盖至少部分所述漂移区。
所述阻挡层可以为金属化阻挡层，所述阻挡层用于避免漂移区内的掺杂离子向外扩散。
可以理解的是，在漂移区为鳍部时，需要在鳍部和鳍部之间的凹槽内形成阻挡层，相应的，阻挡层的形成过程不易控制，且形成的阻挡层的形貌不佳，而本实施例基于所述漂移区大部分为平台，本发明实施例中形成阻挡层的工艺更加简单，且形成的阻挡层的形貌良好。
可选的，在本实施例中阻挡层的材料可以包括无定型硅。其他实施例中，所述阻挡层的材料还可以包括氮化硅或者钛化硅。
参考图18，在所述阱区内形成源极290，在所述漂移区内形成漏极291。
可以进行详细说明的是，当所述半导体器件为LDMOS晶体管时，所述LDMOS晶体管为高压器件，所述LDMOS晶体管中漏极、衬底和源极所形成的寄生三极管可以泄放静电电流，当本发明实施例中的漏极接高压时，能够基于前述的平台进行分压，避免器件击穿。
可以看出，本发明实施例在形成鳍部时，还形成有与所述鳍部邻接的平台，并形成至少包括所述平台的漂移区，从而使得本发明实施例中的漏极接高压时，能够基于漂移区的平台进行分压，从而避免器件击穿，从而提高器件的性能。
相应的，本发明实施例还提出了一种半导体结构，参考图19，示出了本实施例半导体结构的剖面结构示意图。
所述半导体结构包括：衬底，所述衬底表面包括相邻的阱区30A和漂移区30B，所述阱区30A和与所述漂移区30B朝向所述阱区30A的部分区域为鳍部区，所述漂移区30B背离所述阱区的部分区域为平台区；
位于所述鳍部区的凸出于所述衬底的鳍部，位于所述平台区的凸出于所述衬底的平台，所述鳍部和所述平台相邻接；
横跨所述鳍部的栅极结构370，所述栅极结构370覆盖部分漂移区30B和部分阱区30A；
位于所述阱区30A内的源极390，以及位于所述漂移区30B内的漏极391。
本实施例中，所述衬底的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述初始衬底的材料可以是适宜于工艺需要或易于集成的材料。
可选的，所述初始衬底上还可以设置有平坦层、硬掩膜材料层，以及硬掩膜帽层，所述平坦层用于缓解所述初始衬底表面不平的情况，并且为后续工艺提供相应的工艺基础；所述硬掩膜材料层用于进行图形化后，形成图形化的硬掩膜层，以在后续步骤中作为形成鳍部的掩膜。所述硬掩膜帽层，用于向硬掩膜层准确的传递图形。
进一步的，所述鳍部用于后续提供鳍式场效应晶体管的沟道。所述鳍部与所述衬底通过对同一半导体材料层进行刻蚀所得到。所述鳍部与所述衬底的材料相同，在本实施例中，所述鳍部的材料为硅。
所述平台用于后续提供相应的工艺基础。本发明实施例中中以所述平台区内凸出于所述衬底的初始衬底为平台，所述平台与所述鳍部以及所述衬底通过对同一半导体材料层进行刻蚀所得到。所述平台、鳍部与所述衬底的材料相同，在本实施例中，所述平台的材料为硅。
可选的，所述鳍部区包括器件区和隔离区，所述器件区与所述平台区相邻接，所述隔离区位于所述器件区背离所述平台区一侧，所述隔离区内设置有底部低于所述鳍部顶部的隔离沟槽，所述隔离沟槽内设置有隔离结构360，所述器件区内设置有暴露所述鳍部的部分高度的隔离层(图中未示出)。
栅极结构邻接所述平台，或者，所述栅极结构与所述平台的距离小于或等于10～200nm。所述栅极结构包括栅介质层、栅极和侧墙，所述侧墙位于所述栅极的两侧，所述栅介质层位于所述鳍部与所述栅极之间。其中，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
进一步的，所述栅极用作为电极，用于实现与外部电路的电连接。本实施例中，所述栅极的材料可以为镁钨合金，在其他实施例中，所述栅极结构的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述侧墙用于实现对栅极的支撑，所述侧墙具有稳固的支撑，所述侧墙用于保护所述栅极不易发生倾斜或弯曲，使得形成的所述栅极结构不易发生倾斜或弯曲。
本实施例中，所述侧墙的材料为氮化硅，在其他实施例中，侧墙的材料还可以为氮氧化硅。
在本实施例中，位于所述栅极结构朝向所述平台一侧的阻挡层380，且所述阻挡层380覆盖至少部分所述漂移区。
所述阻挡层可以为金属化阻挡层，所述阻挡层用于避免漂移区内的掺杂离子向外扩散。
可选的，在本实施例中阻挡层的材料可以包括无定型硅。其他实施例中，所述阻挡层的材料还可以包括氮化硅或者钛化硅。
可以看出，本发明实施例在形成鳍部的一侧还设置有与所述鳍部邻接的平台，并形成至少包括所述平台的漂移区，从而使得本发明实施例中的漏极接高压时，能够基于漂移区的平台进行分压，从而避免器件击穿，从而提高器件的性能。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供初始衬底，所述初始衬底表面包括相邻的阱区和漂移区，其中，以所述阱区和与所述漂移区朝向所述阱区的部分区域为鳍部区，以所述漂移区背离所述阱区的部分区域为平台区；
在所述鳍部区内去除部分区域的部分厚度的初始衬底，形成衬底、鳍部和与所述鳍部邻接的平台，其中，以剩余厚度的初始衬底为衬底，以所述鳍部区内凸出于所述衬底的初始衬底为鳍部，以所述平台区内凸出于所述衬底的初始衬底为平台；
形成横跨所述鳍部的栅极结构，所述栅极结构覆盖部分漂移区和部分阱区；
在所述阱区内形成源极，在所述漂移区内形成漏极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构邻接所述平台，或者，所述栅极结构与所述平台的距离小于或等于10nm～200nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成横跨所述鳍部的栅极结构之后，还包括：
在所述栅极结构朝向所述平台一侧形成阻挡层，且所述阻挡层覆盖至少部分所述漂移区。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述在所述鳍部区内去除部分区域的部分厚度的初始衬底，包括：
在所述初始衬底上形成图形化的第一掩膜层，所述第一掩膜层暴露所述鳍部区和所述平台区的部分初始衬底；
在所述第一掩膜层上形成图形化的第二掩膜层，所述第二掩膜层覆盖所述平台区的第一掩膜层，暴露所述鳍部区的第一掩膜层；
以所述第一掩膜层和所述第二掩膜层为掩膜，刻蚀去除部分厚度的初始衬底，在所述鳍部区内形成衬底和凸出于所述衬底的鳍部。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述在所述鳍部区内去除部分区域的部分厚度的初始衬底的步骤中，所述刻蚀去除部分厚度的初始衬底之后，还包括：
去除所述第二掩膜层；
在所述衬底具有所述鳍部一侧形成牺牲层，所述牺牲层覆盖所述衬底、鳍部和所述第一掩膜层；
去除部分厚度的牺牲层，直至露出部分第一掩膜层；
刻蚀去除所述第一掩膜层；
刻蚀去除所述第一掩膜层后，去除所述牺牲层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述牺牲层为旋涂碳层或有机介电层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部区包括隔离区，所述隔离区位于所述鳍部区背离所述平台区一侧，在所述鳍部区内去除部分区域的部分厚度的初始衬底之后，形成横跨所述鳍部的栅极结构之前，还包括：
去除所述隔离区内的鳍部，形成隔离沟槽；
在所述鳍部区内形成覆盖所述衬底的隔离材料层，其中，以所述隔离区内的隔离材料层作为隔离结构，以所述鳍部之间的隔离材料层作为隔离层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于：
在形成所述鳍部的步骤中，还形成多个与所述鳍部并行的多个伪鳍部；
所述去除所述隔离区内的至少部分高度的鳍部的步骤中，还去除所述伪鳍部。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括栅介质层、栅极和侧墙，所述形成横跨所述鳍部的栅极结构，包括：
形成保形覆盖初始衬底具有所述鳍部一侧的栅介质材料层；
在所述栅介质材料层上形成横跨所述鳍部的栅极，所述栅极覆盖所述鳍部的部分侧壁和部分顶部；
在所述栅极两侧形成侧墙；
以所述栅极和侧墙为掩膜，去除暴露的栅介质材料层，以剩余的栅介质材料层为栅介质层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述在所述栅介质层上形成横跨所述鳍部的栅极的步骤，包括：
形成覆盖所述衬底具有所述鳍部一侧的栅极材料层；
图形化所述栅极材料层，形成栅极和与所述栅极并行的多个伪栅极；
所述在所述栅极两侧形成侧墙之后，去除所述伪栅极和所述伪栅极两侧的侧墙。
11.一种半导体结构，其特征在于，包括：
衬底，所述衬底表面包括相邻的阱区和漂移区，所述阱区和与所述漂移区朝向所述阱区的部分区域为鳍部区，所述漂移区背离所述阱区的部分区域为平台区；
位于所述鳍部区的凸出于所述衬底的鳍部，位于所述平台区的凸出于所述衬底的平台，所述鳍部和所述平台相邻接；
横跨所述鳍部的栅极结构，所述栅极结构覆盖部分漂移区和部分阱区；
位于所述阱区内的源极，以及位于所述漂移区内的漏极。
12.如权利要求11所述的半导体结构，其特征在于，栅极结构邻接所述平台，或者，所述栅极结构与所述平台的距离小于或等于10～200nm。
13.如权利要求11所述的半导体结构，其特征在于，还包括：位于所述栅极结构朝向所述平台一侧的阻挡层，且所述阻挡层覆盖至少部分所述漂移区。
14.如权利要求11所述的半导体结构，其特征在于，还包括：所述鳍部区包括器件区和隔离区，所述器件区与所述平台区相邻接，所述隔离区位于所述器件区背离所述平台区一侧，所述隔离区内设置有底部低于所述鳍部顶部的隔离沟槽，所述隔离沟槽内设置有隔离结构，所述器件区内设置有暴露所述鳍部的部分高度的隔离层。
15.如权利要求11所述的半导体结构，其特征在于，还包括：所述栅极结构包括栅介质层、栅极和侧墙，所述侧墙位于所述栅极的两侧，所述栅介质层位于所述鳍部与所述栅极之间。
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