CN110718514A - 包括覆盖钝化层的一部分的覆盖保护层的半导体芯片 - Google Patents

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Abstract

提供一种能够承受诸如在制造过程中产生的裂缝等损坏的半导体芯片。根据本发明构思的半导体芯片包括：半导体衬底，其包括围绕裸片区域和所述裸片区域的裸片的周边的残余划片槽；钝化层，其覆盖所述半导体衬底上方的部分；覆盖保护层，其覆盖所述钝化层的一部分和所述裸片区域，覆盖保护层与覆盖所述残余划片槽的一部分的缓冲保护层一体形成，其中所述缓冲保护层包括与和所述半导体衬底的角部邻近的边缘的一部分接触的角部保护层，以及从所述角部保护层沿着所述残余划片槽延伸并与所述覆盖保护层接触的延伸保护层。

Description

包括覆盖钝化层的一部分的覆盖保护层的半导体芯片
相关申请的交叉引用
本申请要求于2018年7月12日在韩国知识产权局提交的韩国专利申请No.10-2018-0081059的权益，其公开内容通过引用全部并入本文。
技术领域
本发明构思涉及一种半导体芯片，并且更具体地，涉及一种具有覆盖钝化层的覆盖保护层的半导体芯片。
背景技术
可以通过在半导体衬底上形成半导体装置之后划分半导体衬底来形成半导体芯片。
作为将半导体衬底分成多个半导体芯片的方法，可以使用刀片执行锯切(sawing)方法。可选地，可以在半导体衬底内部形成改性层之后，执行减薄半导体衬底以沿着断开(breaking)起点划分改性层的方法。
发明内容
本发明构思提供了一种半导体芯片，其能够承受在半导体芯片与半导体衬底分开的过程中可能发生的诸如裂缝等损坏。
根据本发明构思的示例性实施例，半导体芯片包括半导体衬底，该半导体衬底包括围绕裸片区域和裸片区域的裸片边缘的周边的残余划片槽。钝化层覆盖半导体衬底上方的部分。覆盖保护层设置在钝化层的一部分和裸片区域上。覆盖保护层与覆盖残余划片槽的一部分的缓冲保护层一体形成。缓冲保护层具有与和半导体衬底的角部邻近的边缘的一部分接触的角部保护层，以及沿着从角部保护层的表面延伸的残余划片槽延伸并接触覆盖保护层的延伸保护层。
根据本发明构思的示例性实施例，提供了一种半导体芯片，其包括半导体衬底和其中布置有多个芯片焊盘的裸片区域。半导体芯片还具有围绕裸片区域的边缘的周边并且其中布置有多个残余测试焊盘的残余划片槽。钝化层至少部分地覆盖半导体衬底并暴露多个芯片焊盘和多个残余测试焊盘。覆盖保护层至少部分地覆盖钝化层的一部分并与钝化层的一部分集成。覆盖保护层包括覆盖裸片边缘的内部区域的第一部分、与和残余划片槽中的半导体衬底的角部邻近的边缘的一部分接触的第二部分、以及从第二部分沿着残余划片槽延伸以与多个残余测试焊盘间隔开的第三部分。第三部分的与第二部分相对的端部的一部分与半导体衬底的边缘间隔开。
根据本发明构思的示例性实施例，提供了一种包括半导体衬底和裸片区域的半导体芯片。多个芯片焊盘布置在裸片区域中，并且残余划片槽至少部分地围绕裸片区域的裸片边缘的周边。钝化层至少部分地覆盖半导体衬底上方的部分。覆盖保护层至少部分地覆盖钝化层的一部分。残余划片槽包括多个交叉区域，其是与半导体衬底的每个角相邻的部分。残余划片槽还具有测试区域，该测试区域是其中在多个交叉区域之间的设置多个残余测试焊盘的部分。覆盖保护层包括：覆盖中心部分，其至少部分地覆盖芯片边缘内部的区域；覆盖周边部分，其具有距离芯片边缘的恒定宽度并围绕覆盖中心部分且覆盖残余划片槽的一部分；角部保护层，其在交叉区域中与半导体衬底的边缘的一部分接触；以及延伸保护层，其从角部保护层沿着残余划片槽延伸并且在交叉区域中与覆盖周边部分接触。
附图说明
参见以下结合附图的详细描述，将更清楚地理解本发明构思的前述方面和其他方面，在附图中：
图1A是示出根据本发明示例性实施例的用于制造半导体芯片的半导体衬底的平面图；
图1B是如图1A所示的半导体衬底的区域Ib的放大平面图；
图1C是如图1B所示的半导体衬底的区域Ic的放大平面图；
图1D是沿着如图1B中所示的半导体衬底的线Id截取的截面图；
图1E是沿如图1B中所示的半导体衬底的线Ie截取的截面图；
图2至图4B是示出根据本发明构思的示例性实施例的制造半导体芯片的方法的立体图(图2、图3A和图4A)和平面图(图3B和图4B)；
图5A是示出根据本发明构思的示例性实施例的半导体芯片的平面图；
图5B是图5A中所示的半导体芯片的区域Vb的放大平面图；
图6是示出根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底的平面图；
图7是示出根据本发明构思的示例性实施例的半导体芯片的平面图；
图8A是示出根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底的平面图；
图8B是示出图8A的区域VIIIb的放大平面图；
图9是示出根据本发明构思的示例性实施例的从半导体衬底制造半导体芯片的方法的平面图；
图10是示出根据本发明构思的示例性实施例的半导体芯片的平面图；
图11是示出根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底的平面图；
图12是示出根据本发明构思的示例性实施例的半导体芯片的平面图；
图13A是示出根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底的平面图；
图13B是图13A的区域XIIIb的放大平面图；
图14是示出根据本发明构思的示例性实施例的制造半导体芯片的方法的平面图；
图15是示出根据本发明构思的示例性实施例的半导体芯片的平面图；
图16是示出根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底的平面图；以及
图17是示出根据本发明构思的示例性实施例的半导体芯片的平面图。
具体实施方式
下文将参见相应的附图详细描述根据本发明构思的示例性实施例。在附图中，为了清楚起见，可夸大元件的尺寸，但不必限于此。应当理解，在整个附图中，相同的附图标记可以指代相同的元件。当术语“设置在……上”用于表示元件之间的关系时，应该理解，这不一定意味着一个元件直接设置在另一个元件上，而是可以在其间存在介入层。
图1A至1E分别包括根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底100的立体图、平面图和截面图。特别地，图1A是用于制造半导体芯片的半导体衬底的立体图。图1B是图1A中所示的区域Ib的平面图。图1C是图1B中描绘的区域Ic的放大视图。图1D是沿图1B中所示的线Id截取的截面图。图1E是沿图1B中的线Id截取的截面图。
参见图1A至1E，半导体衬底100可以具有彼此相对的第一侧102和第二侧104，并且可以是其中形成有凹口106的半导体晶圆。半导体衬底100可以包括例如硅(Si)或锗(Ge)。可选地，半导体衬底100可以包括化合物，所述化合物包括碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和/或磷化铟(InP)。半导体衬底100可以包括半导体晶圆、导电材料、绝缘材料和设置在半导体晶圆上的半导体材料。半导体衬底100可以形成有半导体装置118，半导体装置118包括设置在第一侧102这侧上的各种种类的多个单独装置。
在本发明构思的示例性实施例中，半导体衬底100可以具有(100)表面取向的主表面。在其他实施例中，半导体衬底100可以具有(110)表面取向的主表面。可以根据半导体衬底100的主表面的表面取向和SEMI(半导体设备和材料协会)标准来确定图1A中的凹口106的形成方向。
半导体衬底100可以具有设置在第一侧102上并且通过划片槽120分成成行和列的多个裸片区域110。例如，划片槽120可以通过在半导体衬底100的裸片区域110的方向上正交地延伸来限定多个裸片区域110。
多个芯片焊盘112可以布置在半导体衬底100的第一侧102上位于多个裸片区域110中的每一个中。根据本发明构思的示例性实施例，多个芯片焊盘112可以是与裸片边缘110B(多个裸片区域110中的每一个的边缘)相邻布置的边缘焊盘。
根据本发明构思的示例性实施例，多个芯片焊盘112可以是布置在多个裸片区域110中的每个裸片区域的中心部分内的中心焊盘。
划片槽120可以包括其中形成测试元件组(TEG)的测试区域TER，以及其中没有形成TEG的交叉区域CVR。交叉区域CVR可以是划片槽120的正交地延伸的部分以及与其相邻的部分。测试区域TER可以是划片槽120的沿着除了穿过交叉区域CVR之外的一个方向延伸的部分。
在划片槽120的测试区域TER中，多个测试焊盘122可以布置在半导体衬底100的第一侧102上。多个测试焊盘122可以用于测试形成在测试区域TER中的TEG。
多个芯片焊盘112和多个测试焊盘122可以包括导电材料。例如，多个芯片焊盘112和多个测试焊盘122可以包括镍(Ni)、铝(Al)、铜(Cu)、金(Au)、铂(Pt)和/或钨(W)。多个芯片焊盘112和多个测试焊盘122被示出为埋在图1D和图1E中的半导体衬底100中。然而，本发明构思不限于此。根据本发明构思的示例性实施例，多个芯片焊盘112和多个测试焊盘122可以从半导体衬底100的第一侧102突出。
钝化层140和覆盖所述钝化层140的一部分的覆盖保护层130设置在半导体衬底100的第一侧102上。根据本发明构思的示例性实施例，覆盖保护层130可以与钝化层140的一部分集成。钝化层140可以包括无机材料，例如氧化物或氮化物。例如，钝化层140可以包括氧化硅和/或氮化硅。覆盖保护层130可以由例如光敏聚酰亚胺(PSPI)形成。
钝化层140可以暴露布置在半导体衬底100的第一侧102上的多个芯片焊盘112和多个测试焊盘122。例如，钝化层140可以覆盖半导体衬底100的除了多个芯片焊盘112和多个测试焊盘122之外的整个第一侧102，但不限于此。根据本发明构思的示例性实施例，钝化层140可以暴露多个芯片焊盘112和多个测试焊盘122，以及半导体衬底100的第一侧102的与多个测试焊盘122相邻的一些区域。根据本发明构思的示例性实施例，钝化层140可以覆盖与多个芯片焊盘112和多个测试焊盘122的每个边缘相邻的部分。可以暴露多个芯片焊盘112和多个测试焊盘122的剩余部分。钝化层140可以基本上覆盖半导体衬底100的第一侧102的在划片槽120的交叉区域CVR中的全部。
覆盖保护层130可以覆盖钝化层140的上表面的一部分。覆盖保护层130可以覆盖钝化层140的在裸片区域110中的所有上表面。根据本发明构思的示例性实施例，覆盖保护层130可以暴露钝化层140的与裸片区域110中的多个芯片焊盘112相邻的上表面的一部分。
覆盖保护层130可以包括覆盖裸片区域110的第一覆盖保护层132，以及覆盖划片槽120的在交叉区域CVR中的一部分的第二覆盖保护层134。第二覆盖保护层134可以与第一覆盖保护层132一体形成。在图1C中，为了清楚描述，虚线沿着第一覆盖保护层132和第二覆盖保护层134之间的边界延伸。然而，第一覆盖保护层132和第二覆盖保护层134之间的边界可能实际上不存在，因为它们可以一体形成。
覆盖保护层130可以包括第一覆盖保护层132。覆盖保护层132可以包括覆盖划片槽120的与裸片边缘110B相邻的部分的部分。例如，第一覆盖保护层132可以包括覆盖裸片区域110的覆盖中心部分132X，以及覆盖周边部分132Y，所述覆盖周边部分132Y具有距裸片边缘110B恒定的第一宽度W1并且围绕裸片区域110的周长。覆盖中心部分132X和覆盖周边部分132Y可以一体形成。根据本发明构思的示例性实施例，第一覆盖保护层132可以不包括覆盖周边部分132Y，而是可以仅包括覆盖中心部分132X。
第二覆盖保护层134可以包括设置在正交地延伸的划片槽120上的交叉部分。例如，覆盖交叉部分134X覆盖彼此相邻的四个裸片区域110的边缘之间的中心部分，并且覆盖延伸部分134Y是从覆盖交叉部分134X沿着划片槽120延伸的部分。覆盖交叉部分134X和覆盖延伸部分134Y可以一体形成。
覆盖延伸部分134Y可以具有在划片槽120延伸的方向上从覆盖交叉部分134X延伸的第二宽度W2，并且可以接触第一覆盖保护层132的角部分。覆盖延伸部分134Y可以不覆盖布置有多个测试焊盘122的测试区域TER。覆盖延伸部分134Y可以具有设置在与覆盖交叉部分134X相对的端部中的分离诱导槽(split induction groove)134G。例如，分离诱导槽134G可以设置在覆盖延伸部分134Y的与测试区域TER相邻的一端。分离诱导槽134G的宽度可以在朝向覆盖交叉部分134X的方向上逐渐变窄。覆盖延伸部分134Y的一端的宽度可以大于分离诱导槽134G在相同方向上的最大宽度。因此，覆盖延伸部分134Y的端部可以通过其间形成的分离诱导槽134G而分叉，并且可以包括两个钝形部，所述钝形部在其沿着划片槽120在远离覆盖交叉部分134X的方向上延伸时变窄。
覆盖延伸部分134Y的与覆盖交叉部分134X相对的端部可以与测试焊盘122间隔开第一长度D1。第一长度D1可以小于第二长度D2，第二长度D2是从裸片边缘110B的角部到覆盖延伸部分134Y的一端的长度。
覆盖保护层130的覆盖交叉部分134X和覆盖延伸部分134Y可以一体形成，并且为了便于描述和说明而示出为不同的元件。
电连接到多个芯片焊盘112的芯片布线114和芯片通孔116以及电连接到多个测试焊盘122的测试布线124和测试通孔126可以布置在半导体衬底100内部。
根据本发明构思的示例性实施例，芯片布线114、芯片通孔116、测试布线124和测试通孔126可包括例如铝(Al)、铜(Cu)、或钨(W)。
半导体装置118可以布置在裸片区域110中并且布置在半导体衬底100内部。半导体装置118可以通过芯片布线114和芯片通孔116电连接到多个芯片焊盘112。
半导体装置118可以是例如存储器单元装置。根据本发明构思的示例性实施例，半导体装置118可以是：闪存、相变RAM(PRAM)、电阻RAM(PRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)或类似装置。然而，半导体装置118不限于此。根据本发明构思的示例性实施例，闪存可以是例如NAND闪存装置或V-NAND闪存装置。根据本发明构思的示例性实施例，半导体装置118可以是DRAM装置、SRAM装置、SDRAM装置、SGRAM装置或RDRAM装置。然而，半导体装置118不限于此。根据本发明构思的示例性实施例，半导体装置118可以是逻辑装置。
半导体衬底100的多个裸片区域110可以被分成多个单独的半导体芯片110C(参见图5A)。多个半导体芯片110C中的每一个可以包括裸片区域110和残余划片槽120R(参见图5A)，所述残余划片槽120R是划片槽120的围绕裸片区域110的周边的部分。
第一覆盖保护层132可以覆盖每个半导体芯片110C的裸片区域110，并且残余划片槽120R的一部分围绕裸片区域110的与裸片边缘110B相邻的周边。第二覆盖保护层134可以覆盖残余划片槽120R的与每个半导体芯片110C的角部相邻的一部分。
第一覆盖保护层132可以保护多个半导体芯片110C中的每一个，第二覆盖保护层134可以用作缓冲区域，以便在将多个半导体芯片110C从半导体衬底100划分的过程期间，当多个半导体芯片110C的角部彼此碰撞时防止发生诸如裂缝等损坏。
图2至图4B是示出根据本发明构思的示例性实施例的制造半导体芯片110C的方法的立体图(图2、图3A和图4A)和平面图(图4B和图3B)。特别地，图3B和图4B是对应于图1A的Ib区域的放大平面图。
参见图2，保护带10粘附到半导体衬底100的第一侧102。
一起参见图3A和图3B，半导体衬底100上下颠倒使得侧104朝上，然后激光束22的聚光点通过聚光器20定位在半导体衬底100内。激光束22照射半导体衬底100的第二侧104，以根据半导体衬底100内部的多光子吸收而形成改性层150。激光束22沿着划片槽120照射，使得在半导体衬底100内部在划片槽120中形成改性层150。根据本发明构思的示例性实施例，激光束22可以通过使用具有大约1342nm的波长的YAG(钇铝石榴石)脉冲激光来照射半导体衬底100。
改性层150可以沿着划片槽120在半导体衬底100的内部正交地延伸。多个改性层150可以在第二覆盖保护层134下方彼此垂直并且沿着划片槽120的在覆盖彼此相邻的两个裸片区域110的第一覆盖保护层132之间的部分延伸。
改性层150可以形成在划片槽120中以与分离诱导槽134G重叠。改性层150可以形成为沿着划片槽120中的彼此面对的两个分离诱导槽134G之间的间隙延伸。
除了第二覆盖保护层134之外，覆盖保护层130可以不形成在划片槽120中形成有改性层150的部分中。例如，覆盖保护层130可以仅形成在划片槽120中未形成改性层150的相对小的部分中。因此，可以最小化在使用改性层150作为断开起点将半导体衬底100划分成多个半导体芯片110C期间遇到的干扰。
示出了在半导体衬底100内部跨越多个测试焊盘122延伸的改性层150，但是本发明构思不限于此。例如，改性层150可以延伸跨越半导体衬底100内的所有多个测试焊盘122、仅延伸跨越多个测试焊盘122的一些部分、或者沿着与多个测试焊盘122相邻的部分延伸而不与多个测试焊盘122重叠。
参见图4A和图4B，可以研磨半导体衬底100的第二侧104以使半导体衬底100变薄。然后通过使用改性层150(参见图4B)作为一个断开起点将半导体衬底100分成多个半导体芯片110C。多个半导体芯片110C中的每一个可以包括裸片区域110和残余划片槽120R，残余划片槽120R是划片槽120的沿着裸片边缘110B围绕裸片区域110的周边的部分(参见图3B)。多个测试焊盘122的一部分或者多个测试焊盘122中的保留在残余划片槽120R上的多个测试焊盘122(参见图4B)可以被称为残余测试焊盘122R。
半导体衬底100和研磨设备30可以独立地旋转以研磨半导体衬底100的第二侧104。根据本发明构思的示例性实施例，半导体衬底100的旋转方向和研磨设备30的旋转方向可以基本相同。根据本发明构思的示例性实施例，研磨设备30的旋转速度可以大于半导体衬底100的旋转速度。
由于在半导体衬底100的第二侧104的研磨工艺期间，可以通过研磨设备30向半导体衬底100施加压力，因此半导体衬底100中在作为断开起点的改性层150中可能产生裂缝。因此，可以将半导体衬底100的各部分单独地分成多个半导体芯片110C。
根据本发明构思的示例性实施例，当划片槽120(参见图3B)在半导体衬底100的裸片区域110中延伸时，可以在裸片区域110中执行：在作为断开起点的改性层150中产生裂缝(参见图3B)。覆盖保护层130(参见图1C)可以具有设置在第二覆盖保护层134(参见图1C)的覆盖延伸部分134Y(参见图1C)的端部处的分离诱导槽134G。因此，可以不在裸片区域110中执行，而是可以朝向多个半导体芯片110C的角部执行：在作为断开起点的改性层150(参见图3B)中产生裂缝。
在将半导体衬底100划分为多个半导体芯片110C的过程中，多个半导体芯片110C可以不是同时划分的。在研磨其中多个半导体芯片110C中的一些部分被划分的半导体衬底100期间，多个半导体芯片110C(其被首先划分)的角部可能与和其相邻的其他半导体芯片110C的角部碰撞。然而，作为第二覆盖保护层134(参见图3B)的一部分的缓冲保护层134R可以覆盖多个半导体芯片110C的角部的相邻部分的表面，因此，即使当彼此相邻的多个半导体芯片110C的角部彼此碰撞时，也可以防止诸如裂缝之类的损坏。第一覆盖保护层132可以包括裸片保护层，因此，裸片保护层和缓冲保护层134R可以一体形成。覆盖保护层132和缓冲保护层134R一起可以统称为芯片保护层130R。
图5A和图5B是根据本发明构思的示例性实施例的半导体芯片110C的平面图。特别地，图5B是图5A中的区域Vb的放大视图的图示。
参见图5A和图5B，半导体芯片110C可以包括半导体衬底100的一部分(参见图1D和1E)，并且包括裸片区域110和围绕裸片区域110的周边的残余划片槽120R。
当划片槽120在半导体芯片110C的半导体衬底100的裸片区域110的方向上正交地延伸时，作为划片槽120的一部分的残余划片槽120R也可以在半导体衬底100的裸片区域110的方向上延伸。
半导体芯片110C包括钝化层140和覆盖钝化层140的一部分的芯片保护层130R。
残余划片槽120R可以包括交叉区域CVR和测试区域TER，其中交叉区域CVR是与半导体芯片110C的裸片区域110的角部中的每一个相邻的部分，测试区域TER与交叉区域CVR的侧边相邻，在所述测试区域TER中，残余测试焊盘122R布置在裸片区域110的相邻角部之间。
钝化层140可以不覆盖多个芯片焊盘112和多个残余测试焊盘122R，而是相反地，可以暴露多个芯片焊盘112和多个残余测试焊盘122R。
芯片保护层130R可以覆盖钝化层140的上表面的一部分。芯片保护层130R可以覆盖裸片区域110中的钝化层140的所有上表面，但不限于此。根据本发明构思的示例性实施例，芯片保护层130R可以不覆盖钝化层140的与裸片区域110中的多个芯片焊盘112相邻的上表面的一部分，而是相反地，可以暴露钝化层140的与裸片区域110中的多个芯片焊盘112相邻的上表面的一部分。
芯片保护层130R可以包括覆盖裸片区域110的覆盖保护层132和覆盖残余划片槽120R的一部分的缓冲保护层134R。覆盖保护层132和缓冲保护层134R可以一体形成。
覆盖保护层132还可以覆盖残余划片槽120R的与裸片边缘110B相邻的一部分。例如，覆盖保护层132可以包括覆盖裸片区域110的覆盖中心部分132X、以及距离裸片边缘110B具有恒定的第一宽度W1的覆盖周边部分132Y。覆盖周边部分132Y可以接触覆盖中心部分132X以基本上围绕覆盖中心部分132X的整个周长(除了被134R覆盖的角部)，并且覆盖残余划片槽120R的一部分。根据本发明构思的示例性实施例，覆盖周边部分132Y可以具有从裸片边缘110B朝向划片槽120延伸的恒定的第一宽度W1。残余划片槽120R可以围绕裸片区域110的周边并且残余划片槽120R的宽度可以大于所述覆盖周边部分132Y的恒定第一宽度W1。覆盖保护层132的覆盖中心部分132X和覆盖周边部分132Y可以一体形成。
缓冲保护层134R可以包括：角部保护层134XR，其覆盖残余划片槽120R的一部分并且设置在半导体芯片110C的角部处；以及延伸保护层134YR，其接触覆盖保护层132并且从角部保护层134XR的表面沿着残余划片槽120R的一部分延伸。角部保护层134XR和延伸保护层134YR可以一体形成。
缓冲保护层134R的延伸保护层134YR覆盖划片槽120的在交叉区域CVR中的一部分，并且是设置在钝化层140上的缓冲覆盖保护层134R的一部分。由于钝化层140基本上覆盖半导体衬底100的整个第一侧102，因此缓冲保护层134R的下表面可以与钝化层140的在交叉区域CVR中的上表面接触。
角部保护层134XR可以与和半导体芯片110C的角部临近的边缘的一部分接触。
延伸保护层134YR可以不覆盖与残余测试焊盘122R一起布置的测试区域TER。覆盖周边部分132Y可以覆盖所述测试区域TER中的与裸片边缘110B相邻的、没有布置残余测试焊盘122R的部分。延伸保护层134YR可以在与角部保护层134XR相对的一端(例如，面向测试区域TER的一端)具有分离槽134GR。延伸保护层134YR的一端的一部分可以通过分离槽134GR与半导体芯片110C的一侧的边缘分离。根据本发明构思的示例性实施例，分离槽134GR的宽度可以随着分离槽134GR朝向角部保护层134XR延伸而减小。残余划片槽120R在半导体衬底100的裸片区域110的方向上延伸，分离槽134GR可以在半导体衬底100的裸片区域110的方向上延伸，并且在朝向角部保护层134XR的方向上宽度变窄。
作为划片槽120的剩余部分的残余划片槽120R可以具有与分离槽134GR对应的端部。
根据本发明构思的示例性实施例，延伸保护层134YR的一端可以具有钝形形状。延伸保护层134YR的与分离槽134GR相邻的一部分可以朝向角部保护层134XR延伸，并且可以具有逐渐减小的宽度。
延伸保护层134YR的与角部保护层134XR相对的一端可以与相邻的残余测试焊盘122R间隔开。作为延伸保护层134YR的端部与残余测试焊盘122R之间的距离的第一长度D1可以小于作为从延伸保护层134YR的端部到角部保护层134XR的端部的长度的第二长度D2。
由于角部保护层134XR覆盖半导体芯片110C的角部的部分，因此可以防止诸如裂缝等对半导体芯片110C的角部的损坏。由于芯片保护层130R不覆盖半导体芯片110C的边缘(不包括由角部保护层134XR覆盖的部分)，因此当在图1A中从半导体衬底100划分多个半导体芯片110C时，可以在不具有干扰的情况下发生划分，并且可以由于分离槽134GR而防止裸片区域110中的裂缝。
为了便于说明，一体形成所述芯片保护层130R的覆盖中心部分132X、覆盖周边部分132Y、角部保护层134XR和延伸保护层134YR可以分别命名为第一部分132X、第二部分132Y、第三部分134XR和第四部分134YR。
图6是根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底100的平面图。具体地，图6是与图1A中的Ib区域对应的部分的平面图。
参见图6，半导体衬底100可以具有由第一侧102上的划片槽120限定的多个裸片区域110。可以在半导体衬底100的第一侧102上在多个裸片区域110中的每一个中布置多个芯片焊盘112。可以在半导体衬底100的第一侧102上在划片槽120中布置多个测试焊盘122。
钝化层140和覆盖钝化层的一部分的覆盖保护层130a设置在半导体衬底100的第一侧102上。覆盖保护层130a可以覆盖钝化层140的上表面的一部分。
覆盖保护层130a可以包括覆盖裸片区域110的第一覆盖保护层132a和覆盖划片槽120的一部分的第二覆盖保护层134a。第一覆盖保护层132a和第二覆盖保护层134a可以一体形成。
第一覆盖保护层132a可以是覆盖裸片边缘110B内部的裸片区域110的区域的部分。第一覆盖保护层132a可以不覆盖划片槽120。
第二覆盖保护层134a可以与正交地延伸的划片槽120的交叉部分重叠。例如，第二覆盖保护层134a可以与设置在彼此相邻的四个裸片区域110的边缘之间的部分和沿着划片槽120延伸的部分重叠。
第二覆盖保护层134a可以具有设置在沿着划片槽120延伸的部分的端部处的分离诱导槽134Ga。分离诱导槽134Ga可以朝向第二覆盖保护层134a的内部延伸并且逐渐变窄。第二覆盖保护层134a的沿着划片槽120延伸的端部的宽度可以大于在相同方向上的分离诱导槽134Ga的最大宽度。第二覆盖保护层134a的沿着划片槽120延伸的部分的端部可以通过设置在其间的分离诱导槽134Ga分叉，并且可以包括2个钝形部，所述钝形部的宽度随着其沿着划片槽120延伸而变窄。
第二覆盖保护层134a的沿着划片槽120延伸的部分的端部可以与多个测试焊盘122间隔开。
图7是根据本发明构思的示例性实施例的半导体芯片110Ca的平面图。
参见图7，半导体芯片110Ca可以包括裸片区域110和围绕裸片区域110的周边的残余划片槽120R。
半导体芯片110Ca可以包括钝化层140和覆盖钝化层140的一部分的芯片保护层130Ra。
钝化层140可以不覆盖多个芯片焊盘112和多个残余测试焊盘122R，而是相反地，可以暴露多个芯片焊盘112和多个残余测试焊盘122R。
芯片保护层130Ra可以覆盖钝化层140的上表面的一部分。芯片保护层130Ra可以覆盖裸片区域110中的钝化层140的所有上表面，但不限于此。根据本发明构思的示例性实施例，芯片保护层130Ra可以不覆盖钝化层140的与裸片区域110中的多个芯片焊盘112相邻的上表面的一部分，而是相反地，可以暴露钝化层140的与裸片区域110中的多个芯片焊盘112相邻的上表面的一部分。
芯片保护层130Ra可以包括仅覆盖裸片边缘110B内部的裸片区域110的区域的覆盖保护层132a，以及覆盖多个残余划片槽120R的一部分的缓冲保护层134Ra。覆盖保护层132a和缓冲保护层134Ra可以一体形成。
缓冲保护层134Ra可以包括：角部保护层134XRa，其覆盖多个残余划片槽120R的在半导体芯片110Ca的角部处的部分；以及延伸保护层134YRa，其是在残余划片槽120R中与覆盖保护层132a接触并沿着裸片边缘110B延伸的部分。角部保护层134XRa和延伸保护层134YRa可以一体形成。
延伸保护层134YRa的与角部保护层134XRa相对的端部可以与残余测试焊盘122R间隔开。延伸保护层134YRa的与角部保护层134XRa相对的端部可以具有分离槽134GRa。延伸保护层134YRa的端部的一部分可以通过分离槽134GRa与半导体芯片110Ca的边缘分离。延伸保护层134YRa的端部可以具有钝形形状。延伸保护层134YRa的与分离槽134GRa相邻的部分可以朝向延伸保护层134YRa的端部延伸，并且宽度可以逐渐减小。
由于角部保护层134XRa覆盖半导体芯片110Ca的与半导体芯片110Ca的角部相邻的部分，因此可以防止诸如裂缝等对半导体芯片110C的角部的损坏。由于芯片保护层130Ra不覆盖半导体芯片110Ca的边缘(不包括由角部保护层134XRa覆盖的部分)，所以可以在不具有干扰的情况下从图1A中的半导体衬底100划分多个半导体芯片110Ca，并且可以由于分离槽134GRa而防止裸片区域110中的裂缝。
为了便于说明，一体形成芯片保护层130Ra的覆盖保护层132a、角部保护层134XRa和延伸保护层134YRa可分别命名为第一部分132a、第二部分134XRa和第三部分134YRa。
图8A和图8B是根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底100的平面图。具体地，图8A是对应于图1A中的区域Ib的部分的平面图，图8B是图8A中所示的区域VIIIb的放大图。
一起参见图8A和图8B，半导体衬底100可以具有由第一侧102上的划片槽120限定的多个裸片区域110。多个芯片焊盘112可以布置在半导体衬底100的第一侧102上的多个裸片区域110的每一个中。多个测试焊盘122可以布置在半导体衬底100的第一侧102上的划片槽120中。
钝化层140和覆盖钝化层的一部分的覆盖保护层130b设置在半导体衬底100的第一侧102上。覆盖保护层130b可以覆盖钝化层140的上表面的一部分。
覆盖保护层130b可以包括覆盖裸片区域110的第一覆盖保护层132和覆盖划片槽120的一部分的第二覆盖保护层134b。第一覆盖保护层132和第二覆盖保护层134b可以一体形成。
第一覆盖保护层132可以包括覆盖与裸片边缘110B相邻的划片槽120的一部分的覆盖保护层130b的部分。例如，第一覆盖保护层132可以包括覆盖裸片区域110的覆盖中心部分132X、以及距离裸片边缘110B具有恒定的第一宽度W1并且围绕裸片区域110的覆盖周边部分132Y。覆盖中心部分132X和覆盖周边部分132Y可以一体形成。
第二覆盖保护层134b可以包括正交地延伸的划片槽120的交叉部分。例如，覆盖彼此相邻的四个裸片区域110的边缘之间的部分的覆盖交叉部分134Xb和作为沿着划片槽120从覆盖交叉部分134Xb延伸的部分的覆盖延伸部分134Yb。覆盖交叉部分134Xb和覆盖延伸部分134Yb可以一体形成。
第二覆盖保护层134b可以具有设置在沿着划片槽120延伸的部分的端部处的分离诱导槽134Gb。分离诱导槽134Gb可以以恒定宽度朝向覆盖交叉部分134Xb延伸。覆盖延伸部分134Yb的端部的宽度可以大于分离诱导槽134Gb在相同方向上的宽度。因此，第二覆盖保护层134b的端部可以通过分离诱导槽134Gb分成具有基本相同的宽度和延伸长度的2个钝形部。
第二覆盖保护层134b的沿着划片槽120延伸的部分的端部可以与多个测试焊盘122间隔开。
图9是示出根据本发明构思的示例性实施例的从半导体衬底制造半导体芯片的方法的平面图。
参见图9，改性层150以与如上图3A和图3B中所述相同的方法形成。
改性层150可以正交地延伸以与划片槽120重叠。改性层150可以彼此垂直并且在第二覆盖保护层134b下方延伸并且在覆盖彼此相邻的两个裸片区域110的第一覆盖保护层132之间沿着划片槽120的一部分延伸。
可以在划片槽120中形成改性层150以与分离诱导槽134Gb重叠。改性层150可以形成为沿着划片槽120中的彼此面对的两个分离诱导槽134Gb之间的间隙延伸。
图10是根据本发明构思的示例性实施例的半导体芯片110Cb的平面图。
参见图10，半导体芯片110Cb可以包括裸片区域110和围绕裸片区域110的周边的残余划片槽120R。
半导体芯片110Cb可以包括钝化层140和覆盖钝化层140的一部分的芯片保护层130Rb。
钝化层140可以不覆盖多个芯片焊盘112和多个残余测试焊盘122R，而是相反地，可以暴露多个芯片焊盘112和多个残余测试焊盘122R。
芯片保护层130Rb可以覆盖钝化层140的上表面的一部分。芯片保护层130Rb可以包括覆盖裸片区域110的覆盖保护层132和覆盖残余划片槽120R的一部分的缓冲保护层134Rb。覆盖保护层132和缓冲保护层134Rb可以一体形成。
覆盖保护层132还可以包括覆盖残余划片槽120R的与裸片边缘110B相邻的一部分的部分。例如，覆盖保护层132可以包括：覆盖裸片区域110的覆盖中心部分132X；以及覆盖周边部分132Y，其距离裸片边缘110B具有恒定的宽度并且覆盖多个残余划片槽120R的一部分以环绕裸片区域110。覆盖中心部分132X和覆盖周边部分132Y可以一体形成。
缓冲保护层134Rb可以包括：角部保护层134XRb，其覆盖残余划片槽120R的在半导体芯片110Cb的角部处的一部分；以及延伸保护层134YRb，其是在残余划片槽120R中从角部保护层134XRb延伸到裸片边缘110B的部分。角部保护层134XRb和延伸保护层134YRb可以一体形成。
延伸保护层134YRb的与角部保护层134XRb相对的端部可以具有分离槽134GRb。延伸保护层134YRb的端部的一部分可以通过分离槽134GRb与半导体芯片110Cb的边缘分离。分离槽134GRb可以具有随着分离槽134GRb朝向角部保护层134XR延伸而基本恒定的宽度。残余划片槽120R在半导体芯片110Cb的图1A至图1E中所示的半导体衬底100的裸片区域110的方向上延伸。然而，分离槽134GRb可以在朝向半导体衬底100的裸片区域110延伸的方向上具有基本恒定的宽度。
延伸保护层134YRb的端部可以具有钝形形状。延伸保护层134YRb的与分离槽134GRb相邻的一部分可以具有基本恒定的宽度并且朝向延伸保护层134YRb的端部延伸。
图11是根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底100的平面图。具体地，图11是与图1A中所示的区域Ib对应的部分的平面图。
参见图11，半导体衬底100可以具有由半导体衬底100的第一侧102上的划片槽120限定的多个裸片区域110。多个芯片焊盘112可以布置在半导体衬底100的第一侧102上的多个裸片区域110中的每一个中。多个测试焊盘122可以布置在半导体衬底100的第一侧102上的划片槽120中。
钝化层140和覆盖钝化层的一部分的覆盖保护层130c设置在半导体衬底100的第一侧102上。覆盖保护层130c可以覆盖钝化层140的上表面的一部分。
覆盖保护层130c可以包括覆盖裸片区域110的第一覆盖保护层132a和覆盖划片槽120的一部分的第二覆盖保护层134c。第一覆盖保护层132a和第二覆盖保护层134c可以一体形成。
第一覆盖保护层132a可以是覆盖裸片边缘110B内部的裸片区域110的区域的部分。第一覆盖保护层132a可以不覆盖划片槽120。
第二覆盖保护层134c可以包括正交地延伸的划片槽120的交叉部分。例如，第二覆盖保护层134c可以包括设置在彼此相邻的四个裸片区域110的边缘之间的部分，以及沿着划片槽120延伸的部分。
第二覆盖保护层134c可以具有设置在沿着划片槽120延伸的端部处的分离诱导槽134Gc。分离诱导槽134Gc可以具有基本恒定的宽度并且朝向第二覆盖保护层134c的内部延伸。第二覆盖保护层134c的沿着划片槽120延伸的端部的宽度可以大于分离诱导槽134Gc在相同方向上的宽度。第二覆盖保护层134c的沿着划片槽120延伸的部分的端部可以通过设置在其间的分离诱导槽134Gc分叉，并且可以包括2个钝形部，所述钝形部具有基本恒定的宽度并且沿着划片槽120延伸。
第二覆盖保护层134c的沿着划片槽120延伸的端部可以与多个测试焊盘122间隔开。
图12是根据本发明构思的示例性实施例的半导体芯片110Cc的平面图。
参见图12，半导体芯片110Cc可以包括裸片区域110和围绕裸片区域110的周边的残余划片槽120R。
半导体芯片110Cc可以包括钝化层140和覆盖钝化层140的一部分的芯片保护层130Rc。
钝化层140可以不覆盖多个芯片焊盘112和多个残余测试焊盘122R，而是可以暴露多个芯片焊盘112和多个残余测试焊盘122R。
芯片保护层130Rc可以覆盖钝化层140的上表面的一部分。芯片保护层130Rc可以包括仅覆盖裸片边缘110B内的裸片区域110的覆盖保护层132a、以及覆盖多个残余划片槽120R的一部分的缓冲保护层134Rc。覆盖保护层132a和缓冲保护层134Rc可以一体形成。
缓冲保护层134Rc可以包括：角部保护层134XRc，其覆盖多个残余划片槽120R的设置在半导体芯片110Cc的角部上的一部分；以及延伸保护层134YRc，其是在残余划片槽120R中与覆盖保护层132a接触并沿着裸片边缘110B的一部分延伸的部分。角部保护层134XRc和延伸保护层134YRc可以一体形成。
延伸保护层134YRc的与角部保护层134XRc相对的端部可以与残余测试焊盘122R分开。延伸保护层134YRc的与角部保护层134XRc相对的端部可以具有分离槽134GRc。分离槽134GRc可以具有朝向角部保护层134XRc延伸的基本恒定的宽度。延伸保护层134YRc的端部的一部分可以通过分离槽134GRc与半导体芯片110Cc的边缘分离。延伸保护层134YRc的端部可以具有钝形形状。延伸保护层134YRc的与分离槽134GRc相邻的一部分可以具有基本恒定的宽度并且朝向延伸保护层134YRc的端部延伸。
图13A和13B是根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底100的平面图。具体地，图13A是对应于图1A中的区域Ib的部分的平面图，图13B是图13A中的区域XIIIb的放大图。
一起参见图13A和图13B，半导体衬底100可以具有由第一侧102上的划片槽120限定的多个裸片区域110。多个芯片焊盘112可以布置在半导体衬底100的第一侧102上的多个裸片区域110的每一个中。多个测试焊盘122可以布置在半导体衬底100的第一侧102上的划片槽120中。
钝化层140和覆盖钝化层的一部分的覆盖保护层130d设置在半导体衬底100的第一侧102上。覆盖保护层130d可以覆盖钝化层140的上表面的一部分。
覆盖保护层130可以包括覆盖裸片区域110的第一覆盖保护层132和覆盖划片槽120的一部分的第二覆盖保护层134d。第一覆盖保护层132和第二覆盖保护层134d可以一体形成。
第一覆盖保护层132可以包括覆盖保护层130的覆盖与裸片边缘110B相邻的划片槽120的一部分的部分。例如，第一覆盖保护层132可以包括覆盖裸片区域110的覆盖中心部分132X，以及围绕裸片区域110并且距离裸片边缘110B具有恒定的第一宽度W1的覆盖周边部分132Y。覆盖中心部分132X和覆盖周边部分132Y可以一体形成。
第二覆盖保护层134d可以包括正交地延伸的划片槽120的交叉部分。例如，第二覆盖保护层134d可以包括：覆盖设置在彼此相邻的四个裸片区域110的边缘之间的部分的覆盖交叉部分134Xd；以及覆盖延伸部分134Yd，其是从覆盖交叉部分134Xd沿着划片槽120延伸的部分。覆盖交叉部分134Xd和覆盖延伸部分134Yd可以一体形成。
第二覆盖保护层134d可以具有设置在沿划片槽120延伸的端部处的分离诱导槽134Gd。分离诱导槽134Gd可以朝向覆盖交叉部分134Xd延伸并且具有在延伸方向上逐渐减小的宽度。覆盖延伸部分134Yd的端部的宽度可以与分离诱导槽134Gd在相同方向上的最大宽度相同。因此，第二覆盖保护层134d的端部可以通过设置在其间的分离诱导槽134Gd分叉，并且可以包括沿着划片槽120延伸并且在延伸方向上宽度变窄的2个尖锐部。
第二覆盖保护层134d的沿着第二覆盖保护层134d的划片槽120延伸的端部可以与多个测试焊盘122间隔开。
图14是示出根据本发明构思的示例性实施例的制造半导体芯片的方法的平面图。
参见图14，改性层150以与如上文在图3A和图3B中描述的相同的方法形成。
改性层150可以在划片槽120中正交地延伸。改性层150可以在第二覆盖保护层134d下方彼此垂直并且在覆盖彼此相邻的两个裸片区域110的第一覆盖保护层132之间沿着划片槽120的一部分延伸。
可以在划片槽120中形成改性层150以与分离诱导槽134Gd重叠。改性层150可以形成为沿着划片槽120中的彼此面对的两个分离诱导槽134Gd之间的间隙延伸。
图15是根据本发明构思的实施例的半导体芯片110Cd的平面图。
参见图15，半导体芯片110Cd可以包括裸片区域110和围绕裸片区域110的周边的残余划片槽120R。
半导体芯片110Cd可以包括钝化层140和覆盖钝化层140的一部分的芯片保护层130Rd。
钝化层140可以不覆盖多个芯片焊盘112和多个残余测试焊盘122R，而是相反地，可以暴露多个芯片焊盘112和多个残余测试焊盘122R。
芯片保护层130Rd可以覆盖钝化层140的上表面的一部分。芯片保护层130Rd可以包括覆盖裸片区域110的覆盖保护层132、和覆盖残余划片槽120R的一部分的缓冲保护层134Rd。覆盖保护层132和缓冲保护层134Rd可以一体形成。
覆盖保护层132还可以包括覆盖残余划片槽120R的与裸片边缘110B相邻的一部分的部分。例如，覆盖保护层132可以包括：覆盖裸片区域110的覆盖中心部分132X；以及具有恒定宽度的覆盖周边部分132Y，其从裸片边缘110B朝向残余划片槽120R延伸并且覆盖多个残余划片槽120R的一部分以围绕裸片区域110。覆盖中心部分132X和覆盖周边部分132Y可以一体形成。
缓冲保护层134Rd可以包括：角部保护层134XRd，其覆盖残余划片槽120R在半导体芯片110Cd的角部处的一部分；以及延伸保护层134YRd，其是在残余划片槽120R中从角部保护层134XRd延伸到裸片边缘110B的部分。角部保护层134XRd和延伸保护层134YRd可以一体形成。
延伸保护层134YRd的与角部保护层134XRd相对的端部可以具有分离槽134GRd。延伸保护层134YRd的一部分可以通过分离槽134GRd与半导体芯片110Cd的边缘分离。分离槽134GRd可以朝向角部保护层134XRd延伸并且在延伸方向上宽度变窄。延伸保护层134YRd的一端可以具有尖锐的形状。延伸保护层134YRd的与分离槽134GRd相邻的一部分可以朝向延伸保护层134YRd的端部延伸并且可以在延伸方向上宽度上变窄。
图16是根据本发明构思的示例性实施例的用于制造半导体芯片的半导体衬底100的平面图。特别地，图16是对应于图1A中的区域Ib的部分的平面图。
参见图16，半导体衬底100可以具有由半导体衬底100的第一侧102上的划片槽120限定的多个裸片区域110。多个芯片焊盘112可以布置在半导体衬底100的第一侧102上的多个裸片区域110中的每一个中。多个测试焊盘122可以布置在半导体衬底100的第一侧102上的划片槽120中。
钝化层140和覆盖钝化层的一部分的覆盖保护层130e设置在半导体衬底100的第一侧102上。覆盖保护层130e可以覆盖钝化层140的上表面的一部分。
覆盖保护层130e可以包括覆盖裸片区域110的第一覆盖保护层132a和覆盖划片槽120的一部分的第二覆盖保护层134e。第一覆盖保护层132a和第二覆盖保护层134e可以一体形成。
第一覆盖保护层132a可以是覆盖裸片边缘110B内部的裸片区域110的部分。第一覆盖保护层132a可以不覆盖划片槽120。
第二覆盖保护层134e可以包括正交地延伸的划片槽120的交叉部分。例如，第二覆盖保护层134e包括设置在彼此相邻的四个裸片区域110的边缘之间的部分、以及沿着划片槽120延伸的部分。
第二覆盖保护层134e可以在沿着划片槽120延伸的部分的端部处具有分离诱导槽134Ge。分离诱导槽134Ge可以朝向第二覆盖保护层134e的内部延伸并且其宽度可能会逐渐变窄。第二覆盖保护层134e的沿着划片槽120延伸的部分的端部的宽度可以与分离诱导槽134Ge在相同方向上的最大宽度相同。第二覆盖保护层134e的沿着划片槽120延伸的端部可以通过设置在其间的分离诱导槽134Ge分叉，并且可以包括沿着划片槽120延伸并且宽度变窄的2个尖锐部。
第二覆盖保护层134e的沿着划片槽120延伸的部分的端部可以与多个测试焊盘122间隔开。
图17是根据本发明构思的示例性实施例的半导体芯片110Ce的平面图。
参见图17，半导体芯片110Ce可以包括裸片区域110和围绕裸片区域110的周边的残余划片槽120R。
半导体芯片110Ce可以包括钝化层140和覆盖钝化层140的一部分的芯片保护层130Re。
钝化层140可以不覆盖多个芯片焊盘112和多个残余测试焊盘122R，而是相反地，可以暴露多个芯片焊盘112和多个残余测试焊盘122R。
芯片保护层130Re可以覆盖钝化层140的上表面的一部分。芯片保护层130Re可以包括仅覆盖裸片边缘110B内的裸片区域110的覆盖保护层132a、以及覆盖多个残余划片槽120R的一部分的缓冲保护层134Re。覆盖保护层132a和缓冲保护层134Re可以一体形成。
缓冲保护层134Re可以包括：角部保护层134XRe，其覆盖多个残余划片槽120R的在半导体芯片110Ce的角部处的部分；以及延伸保护层134YRe，其是在残余划片槽120R中与覆盖保护层132a接触并沿着裸片边缘110B的一部分延伸的部分。角部保护层134XRe和延伸保护层134YRe可以一体形成。
延伸保护层134YRe的与角部保护层134XRe相对的端部可以与残余测试焊盘122R间隔开。延伸保护层134YRe的与角部保护层134XRe相对的端部可以具有分离槽134GRe。分离槽134GRe可以朝向角部保护层134XRe延伸并且在延伸方向上的宽度变窄。延伸保护层134YRe的端部的一部分可以通过分离槽134GRe与半导体芯片110Ce的边缘分离。延伸保护层134YRe的端部可以具有尖锐的形状。延伸保护层134YRe的与分离槽134GRe邻近的一部分可以朝向延伸保护层134YRe的端部延伸，并且可以在延伸方向上宽度变窄。
虽然已经参见本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体芯片，包括：
半导体衬底，其包括至少部分地围绕具有裸片边缘的裸片区域的残余划片槽；
钝化层，其至少部分地覆盖所述半导体衬底；以及
覆盖保护层，其设置在所述钝化层的一部分和所述裸片区域上，其中，所述覆盖保护层与覆盖所述残余划片槽的一部分的缓冲保护层一体形成，
其中所述缓冲保护层包括：角部保护层，其与和所述半导体衬底的角部邻近的边缘的一部分接触；以及延伸保护层，其沿着从所述角部保护层的表面延伸的所述残余划片槽延伸，并且接触所述覆盖保护层。
2.根据权利要求1所述的半导体芯片，其中所述延伸保护层的与所述角部保护层相对的端部的一部分通过分离槽与所述半导体衬底的角部间隔开。
3.根据权利要求2所述的半导体芯片，其中所述分离槽的宽度在朝向所述角部保护层的方向上减小。
4.根据权利要求2所述的半导体芯片，其中所述分离槽在朝向所述角部保护层延伸的方向上具有恒定的宽度。
5.根据权利要求2所述的半导体芯片，其中所述延伸保护层的与所述分离槽接触的部分的宽度在远离所述角部保护层的方向上减小。
6.根据权利要求2所述的半导体芯片，其中所述延伸保护层的与所述分离槽接触的部分具有远离所述角部保护层延伸的恒定宽度。
7.根据权利要求1所述的半导体芯片，其中所述延伸保护层的与所述角部保护层相对的端部具有尖锐形状。
8.根据权利要求1所述的半导体芯片，其中所述延伸保护层的与所述角部保护层相对的端部具有钝形形状。
9.根据权利要求1所述的半导体芯片，还包括：
残余测试焊盘，其位于未被所述钝化层或所述缓冲保护层覆盖的所述残余划片槽中，
其中，所述延伸保护层的与所述角部保护层相对的端部与所述残余测试焊盘间隔开。
10.根据权利要求9所述的半导体芯片，其中所述延伸保护层的所述端部与所述残余测试焊盘之间的距离小于从所述裸片边缘到所述延伸保护层的所述端部的延伸长度。
11.根据权利要求1所述的半导体芯片，其中所述缓冲保护层的下表面与多个钝化层中所有钝化层的上表面接触。
12.根据权利要求1所述的半导体芯片，其中所述覆盖保护层包括覆盖中心部分和覆盖周边部分，其中所述覆盖中心部分覆盖所述裸片边缘的内部，所述覆盖周边部分具有距离所述裸片边缘的恒定宽度以围绕所述覆盖中心部分，并覆盖所述部分残余划片槽的一部分，其中所述延伸保护层与所述覆盖周边部分接触。
13.根据权利要求12所述的半导体芯片，其中所述残余划片槽的宽度大于所述覆盖周边部分的宽度。
14.一种半导体芯片，包括：
半导体衬底，其包括其中布置有多个芯片焊盘的裸片区域和围绕所述裸片区域的边缘的周边并且其中布置有多个残余测试焊盘的残余划片槽；
钝化层，其至少部分地覆盖所述半导体衬底并暴露所述多个芯片焊盘和所述多个残余测试焊盘；以及
覆盖保护层，其至少部分地覆盖所述钝化层的一部分并与所述钝化层的该部分集成，
其中，所述覆盖保护层包括至少部分地覆盖所述裸片边缘的内部区域的第一部分、与和所述残余划片槽中的所述半导体衬底的角部邻近的边缘的一部分接触的第二部分、以及从所述第二部分沿着所述残余划片槽延伸并且与所述多个残余测试焊盘间隔开的第三部分，其中所述第三部分的与所述第二部分相对的端部的一部分与所述半导体衬底的边缘间隔开。
15.根据权利要求14所述的半导体芯片，其中所述残余划片槽在所述半导体衬底的所述裸片区域的方向上延伸并且沿着所述裸片边缘延伸。
16.根据权利要求15所述的半导体芯片，其中在所述半导体衬底的所述边缘和所述第三部分之间的分离槽在所述半导体衬底的所述裸片区域的方向上延伸。
17.根据权利要求14所述的半导体芯片，其中所述覆盖保护层还包括第四部分，所述第四部分具有距离所述裸片边缘的恒定宽度以围绕所述第一部分，并覆盖所述残余划片槽的一部分，并且所述第三部分与所述第四分接触并沿着所述残余划片槽延伸。
18.一种半导体芯片，包括：
半导体衬底，其包括其中布置有多个芯片焊盘的裸片区域以及至少部分地围绕所述裸片区域的裸片边缘的周边的残余划片槽；
钝化层，其至少部分地覆盖所述半导体衬底上方的部分；和
覆盖保护层，其至少部分地覆盖所述钝化层的一部分；
其中，所述残余划片槽包括多个交叉区域和测试区域，所述多个交叉区域是与所述半导体衬底的每个角部邻近的部分，所述测试区域是其中在所述多个交叉区域之间的设置多个残余测试焊盘的部分，并且
其中，所述覆盖保护层包括：
覆盖中心部分，其至少部分地覆盖所述裸片边缘的内部的区域，
覆盖周边部分，其具有距离所述裸片边缘的恒定宽度并围绕所述覆盖中心部分且覆盖所述残余划片槽的一部分，
角部保护层，其与所述交叉区域中的所述半导体衬底的边缘的一部分接触，以及
延伸保护层，其从所述角部保护层沿着所述残余划片槽延伸并且在所述交叉区域中与所述覆盖周边部分接触。
19.根据权利要求18所述的半导体芯片，其中所述延伸保护层与所述多个残余测试焊盘间隔开，并且所述延伸保护层的与所述角部保护层相对的端部的一部分与所述半导体衬底的所述边缘间隔开。
20.根据权利要求18所述的半导体芯片，其中所述钝化层实质上覆盖所述交叉区域中的所述半导体衬底的全部。
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