CN110364494A - 半导体封装结构 - Google Patents
半导体封装结构 Download PDFInfo
- Publication number
- CN110364494A CN110364494A CN201810761244.XA CN201810761244A CN110364494A CN 110364494 A CN110364494 A CN 110364494A CN 201810761244 A CN201810761244 A CN 201810761244A CN 110364494 A CN110364494 A CN 110364494A
- Authority
- CN
- China
- Prior art keywords
- connection pad
- conductive
- column
- conductive part
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 239000000084 colloidal system Substances 0.000 claims abstract description 56
- 238000012856 packing Methods 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 229910052802 copper Inorganic materials 0.000 claims description 15
- 239000010949 copper Substances 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- MSNOMDLPLDYDME-UHFFFAOYSA-N gold nickel Chemical compound [Ni].[Au] MSNOMDLPLDYDME-UHFFFAOYSA-N 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 description 8
- 238000007747 plating Methods 0.000 description 7
- 238000005253 cladding Methods 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- -1 sn-ag alloy Chemical compound 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000010422 painting Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/1605—Shape
- H01L2224/16057—Shape in side view
- H01L2224/16059—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
- H01L2224/16168—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
本发明提供一种半导体封装结构，包括半导体基板、第一绝缘层、第一接垫、第一导电柱、封装胶体及线路基板。第一绝缘层配置于半导体基板上。第一接垫设置于第一绝缘层中且暴露于第一绝缘层外。第一导电柱配置于第一接垫上。第一导电柱包括相连接的第一导电部与第二导电部，且第一导电部连接第一接垫。第二导电部包括第一柱部及焊球部，且第一导电部与焊球部分别位于第一柱部的相对两侧。封装胶体包覆第一绝缘层、第一接垫及第一导电柱。焊球部暴露于封装胶体外。线路基板与半导体基板分别位于第一导电柱的相对两侧，且焊球部连接第一柱部与线路基板。
Description
技术领域
本发明涉及一种封装结构，尤其涉及一种半导体封装结构。
背景技术
为因应高密度、窄间距的半导体封装需求，改采铜柱来接合半导体元件与线路基板，已逐渐成为当前半导体封装的主流。一般来说，铜柱上仍需设有含锡焊料，以作为接合铜柱与线路基板的媒介，并提供电性上与机械性上的可靠连接。具体而言，在通过电镀或涂布等方式形成含锡焊料于铜柱上之后，通常会先对含锡焊料进行加热的动作而形成含锡焊球。接着，使含锡焊球抵接线路基板，并进行回焊(reflow)，以完成覆晶接合的步骤。然而，在覆晶接合的过程中，受压的铜柱容易产生断裂的情况，并且，受热熔融的含锡焊球容易塌陷而溢流，甚至是造成相邻的线路或接点搭接短路。
发明内容
本发明提供一种半导体封装结构，其具有良好的可靠度。
本发明的半导体封装结构包括半导体基板、第一绝缘层、第一接垫、第一导电柱、封装胶体及线路基板。第一绝缘层配置于半导体基板上。第一接垫设置于第一绝缘层中且暴露于第一绝缘层外。第一导电柱配置于第一接垫上。第一导电柱包括相连接的第一导电部与第二导电部，且第一导电部连接第一接垫。第二导电部包括第一柱部及焊球部，且第一导电部与焊球部分别位于第一柱部的相对两侧。封装胶体配置于半导体基板上，并包覆第一绝缘层、第一接垫及第一导电柱。焊球部暴露于封装胶体外。线路基板与半导体基板分别位于第一导电柱的相对两侧，且焊球部连接第一柱部与线路基板。
在本发明的一实施例中，上述的线路基板包括基材与配置于基材上的线路接垫，且焊球部接合于线路接垫。
在本发明的一实施例中，上述的第一导电部的材质与线路接垫的材质分别包括铜，且第二导电部的材质至少包括锡。
在本发明的一实施例中，上述的第一导电柱在基材上的正投影面积大于线路接垫在基材上的正投影面积。
在本发明的一实施例中，上述的第一导电部具有第一高度，且第二导电部具有第二高度。第一导电部的第一高度大于等于第一导电柱的宽度的两倍，且第二导电部的第二高度大于第一导电柱的宽度。
在本发明的一实施例中，上述的第一柱部的侧表面的局部暴露于封装胶体外。
在本发明的一实施例中，上述的半导体封装结构还包括第二绝缘层、第二接垫以及第二导电柱。第二绝缘层配置于第一绝缘层上。第二绝缘层与半导体基板分别位于第一绝缘层的相对两侧，且第二绝缘层暴露出第一接垫。第二接垫配置于第二绝缘层上。第一绝缘层与第二接垫分别位于第二绝缘层的相对两侧，且第二接垫位于第一接垫的一侧。第二导电柱配置于第二接垫上，且位于第二绝缘层与线路基板之间。第二导电柱包括相连接的第三导电部与第四导电部。第三导电部连接第二接垫，且第四导电部包括第二柱部及焊垫部。第三导电部与焊垫部分别位于第二柱部的相对两侧，其中焊垫部暴露于封装胶体外，且焊垫部连接第二柱部与线路基板。
在本发明的一实施例中，上述的第二柱部的侧表面的局部暴露于封装胶体外。
在本发明的一实施例中，上述的第一导电柱的高度大于第二导电柱的高度。
在本发明的一实施例中，上述的线路基板包括基材与配置于基材上的线路接垫，且焊垫部接合于线路接垫。
在本发明的一实施例中，上述的第三导电部的材质包括铜，第四导电部的材质至少包括锡，且线路接垫至少包括镍金层。
在本发明的一实施例中，上述的第二导电柱在基材上的正投影面积小于线路接垫在基材上的正投影面积。
基于上述，本发明的半导体封装结构利用封装胶体包覆第一导电柱，因此，在覆晶接合的过程中，封装胶体可用以支撑与保护第一导电柱，避免第一导电柱受压而断裂。另一方面，在对第一导电柱的第二导电部进行回焊时，部分第二导电部会因内聚力形成焊球部，并与线路基板连接。由于受热熔融的第二导电部不会塌陷而溢流，因此能避免造成相邻的线路或接点搭接短路。因此，本发明的半导体封装结构不仅具有良好的可靠度，也能符合高密度、窄间距的半导体封装需求。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是本发明一实施例的半导体封装结构的截面图。
图1B是图1A的半导体组件回焊前的截面示意图。
图2A是本发明另一实施例的半导体封装结构的截面示意图。
图2B是图2A的半导体组件回焊前的截面示意图。
附图标记说明
100、100a：半导体封装结构
101、101a：半导体组件
110：半导体基板
111：主动面
120：第一绝缘层
121：开口
130：第一接垫
140：第一导电柱
141：第一导电部
142、142a：第二导电部
1420：端面
1421、1421a：第一柱部
1422、1422a：焊球部
150：封装胶体
151：表面
160：线路基板
161：基材
162：第一线路接垫
163：第二线路接垫
164：防焊层
170：第二绝缘层
171：开孔
180：第二接垫
190：第二导电柱
191：第三导电部
192、192a：第四导电部
1920：端面
1921、1921a：第二柱部
1922：焊垫部
H1、H2、H3：高度
W：宽度
具体实施方式
图1A是本发明一实施例的半导体封装结构的截面示意图。图1B是图1A的半导体组件回焊前的截面示意图。请参照图1A与图1B，在本实施例中，半导体封装结构100包括半导体基板110、第一绝缘层120、第一接垫130、第一导电柱140、封装胶体150以及线路基板160，其中半导体基板110与线路基板160相对设置，且第一绝缘层120、第一接垫130、第一导电柱140以及封装胶体150分别位于半导体基板110与线路基板160之间。
半导体基板110具有朝向线路基板160的主动面111，其上设有图案化线路(未示出)，且第一接垫130电性连接图案化线路(未示出)。第一绝缘层120配置于半导体基板110的主动面111上，且具有开口121，用以容纳第一接垫130。也就是说，第一接垫130设置于第一绝缘层120中，并经由开口121暴露出其朝向线路基板160的表面。第一导电柱140配置于第一接垫130上，并与第一接垫130电性连接，其中半导体基板110与第一导电柱140分别位于第一接垫130的相对两侧。其中，第一接垫130可为铝垫或其他导电金属垫，又或者是导电合金垫。
在本实施例中，半导体封装结构100还包括第二绝缘层170、第二接垫180以及第二导电柱190，且第二绝缘层170、第二接垫180以及第二导电柱190分别位于半导体基板110与线路基板160之间。第二绝缘层170配置于第一绝缘层120上，且第二绝缘层170与半导体基板110分别位于第一绝缘层120的相对两侧。第二绝缘层170具有对位于开口121的开孔171，以使第二绝缘层170暴露出第一接垫130。其中，第一导电部141用以连接第一接垫130的一端穿过开孔171。
另一方面，第二接垫180配置于第二绝缘层170上，其中第一绝缘层120与第二接垫180分别位于第二绝缘层170的相对两侧，且第二接垫180位于第一接垫130的一侧。举例来说，第二接垫180可以是虚接垫(Dummy pad)，但不限于此。第二导电柱190配置于第二接垫180上，且第二导电柱190位于第二绝缘层170与线路基板160之间。
图1B示出出半导体组件101回焊前的实施方式，其中半导体组件101包括半导体基板110、第一绝缘层120、第一接垫130、第一导电柱140、封装胶体150、第二绝缘层170、第二接垫180以及第二导电柱190，其中封装胶体150配置于半导体基板110的主动面111上，且包覆第一绝缘层120、第一接垫130、第一导电柱140、第二绝缘层170、第二接垫180以及第二导电柱190。
进一步而言，第一导电柱140包括第一导电部141与第二导电部142，其中第一导电部141的一端连接第一接垫130，且第一导电部141的另一端连接第二导电部142。也就是说，第一接垫130与第二导电部142分别位于第一导电部141的相对两侧。另一方面，第二导电柱190与第一导电柱140并列设置，且第二导电柱190包括第三导电部191与第四导电部192。第三导电部191的一端连接第二接垫180，且第三导电部191的另一端连接第四导电部192。也就是说，第二接垫180与第四导电部192分别位于第三导电部191的相对两侧。
第一导电部141可以是电镀形成于第一接垫130上的铜柱，且其侧表面完全被封装胶体150包覆。第二导电部142可以是电镀形成于第一导电部141上的导电柱体，其材质至少包含锡，例如是锡银合金，但不限于此。另一方面，第二导电部142的侧表面完全被封装胶体150包覆，但第二导电部142中未与第一导电部141连接的端面1420暴露于封装胶体150外。第三导电部191可以是电镀形成于第二接垫180上的铜柱，且其侧表面完全被封装胶体150包覆。第四导电部192可以是电镀形成于第三导电部191上的导电柱体，其材质至少包含锡，例如是锡银合金，但不限于此。另一方面，第四导电部192的侧表面完全被封装胶体150包覆，但第四导电部192中未与第三导电部191连接的端面1920暴露于封装胶体150外。
就制程上而言，制作第一导电柱、第二导电柱以及封装胶体的先后顺序例如是：先形成第一导电柱140与第二导电柱190于半导体基板110上，接着，形成封装胶体150于半导体基板110上，并使封装胶体150完全包覆第一导电柱140与第二导电柱190。之后，移除部分封装胶体150，以使第二导电部142的端面1420以及第四导电部192的端面1920暴露于外，并使第二导电部142的端面1420、第四导电部192的端面1920以及封装胶体150中相对于半导体基板110的表面151互为齐平。在其他实施例中，若模具的模穴大小控制得宜，可使成型后的封装胶体暴露出于第二导电部的端面与第四导电部的端面，并使第二导电部的端面、第四导电部的端面以及封装胶体中相对于半导体基板的一表面互为齐平，无须进行移除封装胶体的步骤。
在其他实施例中，制作第一导电柱、第二导电柱以及封装胶体的先后顺序可作调整，例如是：先形成封装胶体于半导体基板上，接着，移除部分封装胶体以形成暴露出第一接垫与第二接垫的两盲孔，最后，在对应于第一接垫的盲孔内电镀形成第一导电柱，并在对应于第二接垫的盲孔内电镀形成第二导电柱。
请参考图1A与图1B，在本实施例中，线路基板160包括基材161、第一线路接垫162、第二线路接垫163以及防焊层164，其中第一线路接垫162、第二线路接垫163以及防焊层164分别设置于基材161朝向半导体基板110的一表面，且防焊层164暴露出第一线路接垫162与第二线路接垫163。
就制程上而言，先使回焊前的半导体组件101中的第一导电柱140对准于第一线路接垫162，并使第二导电柱190对准于第二线路接垫163。接着，使第二导电部142的端面1420压合于第一线路接垫162，并使第四导电部192的端面1920压合于第一线路接垫162。在此压合的过程中，封装胶体150可用以支撑与保护第一导电柱140与第二导电柱190，避免第一导电柱140与第二导电柱190受压而断裂。之后，对第二导电部142与第四导电部192进行回焊。
在本实施例中，第一线路接垫162可以是铜接垫，经回焊的第二导电部142的部分会流出封装胶体150外，并因内聚力而收缩形成与第一线路接垫162相接合的焊球部1422。至于第二导电部142仍留置于封装胶体150内的另一部分则形成第一柱部1421，且第一导电部141与焊球部1422分别位于第一柱部1421的相对两侧。由于受热熔融的第二导电部142不会塌陷而溢流，因此能避免造成相邻的线路或接点搭接短路。因此，本发明的半导体封装结构100不仅具有良好的可靠度，也能符合高密度、窄间距的半导体封装需求。特别说明的是，因第二导电部142被封装胶体150包覆，封装胶体150可用以牵制受热熔融的第二导电部142，避免产生过度溢流的情形。
另一方面，第二线路接垫163可至少包括镍金层，且例如是设置于铜接垫上。进一步而言，铜接垫连接基材161，且金层与铜接垫分别位于镍层的相对两侧。经回焊的第四导电部192的部分会流出封装胶体150外，并因与亲和性高的金层相接合而平摊形成焊垫部1922。至于第四导电部192仍留置于封装胶体150内的另一部分则形成第二柱部1921，且第三导电部191与焊垫部1922分别位于第二柱部1921的相对两侧。特别说明的是，因第四导电部192被封装胶体150包覆，封装胶体150可用以牵制受热熔融的第四导电部192，避免产生过度溢流的情形。
在本实施例中，第一导电柱140在基材161上的正投影面积大于第一线路接垫162在基材161上的正投影面积，且第二导电柱190在基材161上的正投影面积小于第二线路接垫163在基材161上的正投影面积。首先，因受热熔融且流出封装胶体150外的部分第二导电部142会因内聚力而收缩形成球部1422，故不会产生溢流的情形，使第一线路接垫162得以维持窄线宽。再者，虽受热熔融且流出封装胶体150外的部分第四导电部192会因与金层的亲和性而平摊形成焊垫部1922，但第二线路接垫163具有足够大的面积用以承载焊垫部1922，故不会产生过度溢流的情形。
另一方面，因封装胶体150的支撑与保护，第一导电柱140与第二导电柱190的高度得以被增加，也不会因受压而断裂。进一步而言，第一导电部141具有第一高度H1，且第二导电部142具有第二高度H2。第一导电部141的第一高度H1大于等于第一导电柱140的宽度W的两倍，且第二导电部142的第二高度H2大于第一导电柱140的宽度W。以也就是说，第一导电柱140的总高(即第一高度H1与第二高度H2的总和)至少大于第一导电柱140的宽度W的三倍，即第一导电柱140为瘦长型的导电结构。再者，因第二导电柱190配置于第二绝缘层170上，故第一导电柱140的总高(即第一高度H1与第二高度H2的总和)大于第二导电柱190的高度H3。
在本实施例中，第一接垫130与第一线路接垫162作为功能接垫，半导体基板110可通过第一接垫130、第一导电柱140以及第一线路接垫162电性连接至线路基板160，并进行电性或讯号的传输。另一方面，第二接垫180作为虚拟接垫，例如是未与半导体基板110电性连接，而接合于第二接垫180与第二线路接垫163之间的第二导电柱180可起支撑的效用，用以分散第一导电柱140受压时的力量。
以下将列举其他实施例以作为说明。在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2A是本发明另一实施例的半导体封装结构的截面示意图。图2B是图2A的半导体组件回焊前的截面示意图。请参照图2A与图2B，本实施例的半导体封装结构100a(或半导体组件101a)与前一实施例的半导体封装结构100(或半导体组件101)之间的主要差异在于：第一柱部1421a的侧表面的局部暴露于封装胶体外，且第二柱部1921a的侧表面的局部暴露于封装胶体150外。进一步而言，第二导电部142a的端面1420与第四导电部192a的端面1920分别与封装胶体150中相对于半导体基板110的表面151之间具有落差。
综上所述，本发明的半导体封装结构利用封装胶体包覆第一导电柱及第二导电柱，因此，在覆晶接合的过程中，封装胶体可用以支撑与保护第一导电柱与第二导电柱，避免第一导电柱与第二导电柱受压而断裂，尤其是在第一导电柱与第二导电柱为细长型柱体时，还可通过封装胶体的支撑与保护来避免第一导电柱与第二导电柱受压而断裂。另一方面，在对第一导电柱的第二导电部进行回焊时，部分第二导电部会因内聚力形成焊球部，并与线路基板连接。由于受热熔融的第二导电部不会塌陷而溢流，因此能避免造成相邻的线路或接点搭接短路。另一方面，在对第二导电柱的第四导电部进行回焊时，部分第四导电部会因与金层的亲和性而平摊形成焊垫部，并与线路基板连接。由于第二线路接垫具有足够大的面积用以承载焊垫部，因此不会产生过度溢流的情形。因此，本发明的半导体封装结构不仅具有良好的可靠度，也能符合高密度、窄间距的半导体封装需求。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (12)
1.一种半导体封装结构，其特征在于，包括：
半导体基板；
第一绝缘层，配置于所述半导体基板上；
第一接垫，设置于所述第一绝缘层中，且暴露于所述第一绝缘层外；
第一导电柱，配置于所述第一接垫上，其中所述第一导电柱包括相连接的第一导电部与第二导电部，且所述第一导电部连接所述第一接垫，所述第二导电部包括第一柱部及焊球部，且所述第一导电部与所述焊球部分别位于所述第一柱部的相对两侧；
封装胶体，配置于所述半导体基板上，并包覆所述第一绝缘层、所述第一接垫以及所述第一导电柱，所述焊球部暴露于所述封装胶体外；以及
线路基板，与所述半导体基板分别位于所述第一导电柱的相对两侧，其中所述焊球部连接所述第一柱部与所述线路基板。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述线路基板包括基材与配置于所述基材上的线路接垫，且所述焊球部接合于所述线路接垫。
3.根据权利要求2所述的半导体封装结构，其特征在于，所述第一导电部的材质与所述线路接垫的材质分别包括铜，且所述第二导电部的材质至少包括锡。
4.根据权利要求2所述的半导体封装结构，其特征在于，所述第一导电柱在所述基材上的正投影面积大于所述线路接垫在所述基材上的正投影面积。
5.根据权利要求1所述的半导体封装结构，其特征在于，所述第一导电部具有第一高度，且所述第二导电部具有第二高度，所述第一导电部的所述第一高度大于等于所述第一导电柱的宽度的两倍，且所述第二导电部的所述第二高度大于所述第一导电柱的宽度。
6.根据权利要求1所述的半导体封装结构，其特征在于，所述第一柱部的侧表面的局部暴露于所述封装胶体外。
7.根据权利要求1所述的半导体封装结构，其特征在于，所述半导体封装结构还包括：
第二绝缘层，配置于所述第一绝缘层上，其中所述第二绝缘层与所述半导体基板分别位于所述第一绝缘层的相对两侧，且所述第二绝缘层暴露出所述第一接垫；
第二接垫，配置于所述第二绝缘层上，其中所述第一绝缘层与所述第二接垫分别位于所述第二绝缘层的相对两侧，且所述第二接垫位于所述第一接垫的一侧；以及
第二导电柱，配置于所述第二接垫上，且位于所述第二绝缘层与所述线路基板之间，其中所述第二导电柱包括相连接的第三导电部与第四导电部，所述第三导电部连接所述第二接垫，且所述第四导电部包括第二柱部及焊垫部，所述第三导电部与所述焊垫部分别位于所述第二柱部的相对两侧，其中所述焊垫部暴露于所述封装胶体外，且所述焊垫部连接所述第二柱部与所述线路基板。
8.根据权利要求7所述的半导体封装结构，其特征在于，所述第二柱部的侧表面的局部暴露于所述封装胶体外。
9.根据权利要求7所述的半导体封装结构，其特征在于，所述第一导电柱的高度大于所述第二导电柱的高度。
10.根据权利要求7所述的半导体封装结构，其特征在于，所述线路基板包括基材与配置于所述基材上的线路接垫，且所述焊垫部接合于所述线路接垫。
11.根据权利要求10所述的半导体封装结构，其特征在于，所述第三导电部的材质包括铜，所述第四导电部的材质至少包括锡，且所述线路接垫至少包括镍金层。
12.根据权利要求10所述的半导体封装结构，其特征在于，所述第二导电柱在所述基材上的正投影面积小于所述线路接垫在所述基材上的正投影面积。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107110368 | 2018-03-26 | ||
| TW107110368A TWI678742B (zh) | 2018-03-26 | 2018-03-26 | 半導體封裝結構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110364494A true CN110364494A (zh) | 2019-10-22 |
Family
ID=68213064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810761244.XA Pending CN110364494A (zh) | 2018-03-26 | 2018-07-12 | 半导体封装结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN110364494A (zh) |
| TW (1) | TWI678742B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11610833B2 (en) | 2020-10-22 | 2023-03-21 | Nanya Technology Corporation | Conductive feature with non-uniform critical dimension and method of manufacturing the same |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244164A (ja) * | 2004-01-29 | 2005-09-08 | Ngk Spark Plug Co Ltd | 中継基板付き基板及びその製造方法 |
| TW200820375A (en) * | 2006-10-31 | 2008-05-01 | Qimonda Ag | Solder pillar bumping and a method of making the same |
| CN101383292A (zh) * | 2007-09-05 | 2009-03-11 | 台湾积体电路制造股份有限公司 | 芯片封装体、其导电柱的制造及修改其上载球层的方法 |
| CN102903691A (zh) * | 2011-07-29 | 2013-01-30 | 台湾积体电路制造股份有限公司 | 半导体器件、封装方法和结构 |
| US20130256876A1 (en) * | 2012-03-30 | 2013-10-03 | Samsung Electronics Co., Ltd. | Semiconductor package |
| CN105280602A (zh) * | 2014-06-27 | 2016-01-27 | 瑞萨电子株式会社 | 半导体器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101167805B1 (ko) * | 2011-04-25 | 2012-07-25 | 삼성전기주식회사 | 패키지 기판 및 이의 제조방법 |
| US8587120B2 (en) * | 2011-06-23 | 2013-11-19 | Stats Chippac, Ltd. | Semiconductor device and method of forming interconnect structure over seed layer on contact pad of semiconductor die without undercutting seed layer beneath interconnect structure |
-
2018
- 2018-03-26 TW TW107110368A patent/TWI678742B/zh active
- 2018-07-12 CN CN201810761244.XA patent/CN110364494A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244164A (ja) * | 2004-01-29 | 2005-09-08 | Ngk Spark Plug Co Ltd | 中継基板付き基板及びその製造方法 |
| TW200820375A (en) * | 2006-10-31 | 2008-05-01 | Qimonda Ag | Solder pillar bumping and a method of making the same |
| CN101383292A (zh) * | 2007-09-05 | 2009-03-11 | 台湾积体电路制造股份有限公司 | 芯片封装体、其导电柱的制造及修改其上载球层的方法 |
| CN102903691A (zh) * | 2011-07-29 | 2013-01-30 | 台湾积体电路制造股份有限公司 | 半导体器件、封装方法和结构 |
| US20130256876A1 (en) * | 2012-03-30 | 2013-10-03 | Samsung Electronics Co., Ltd. | Semiconductor package |
| CN105280602A (zh) * | 2014-06-27 | 2016-01-27 | 瑞萨电子株式会社 | 半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201941317A (zh) | 2019-10-16 |
| TWI678742B (zh) | 2019-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5783870A (en) | Method for connecting packages of a stacked ball grid array structure | |
| US5057969A (en) | Thin film electronic device | |
| TW201237976A (en) | Bump-on-lead flip chip interconnection | |
| TWI419300B (zh) | 內建電子零件之基板及其製造方法 | |
| JP2005129955A (ja) | 超薄型フリップチップパッケージの製造方法 | |
| US5841198A (en) | Ball grid array package employing solid core solder balls | |
| US5925445A (en) | Printed wiring board | |
| JP2008288489A (ja) | チップ内蔵基板の製造方法 | |
| US20050184371A1 (en) | Circuit carrier | |
| TW456008B (en) | Flip chip packaging process with no-flow underfill method | |
| JP2907168B2 (ja) | 半導体装置および半導体装置と基板の接合構造 | |
| KR100648039B1 (ko) | 솔더 볼 형성 방법과 이를 이용한 반도체 패키지의 제조방법 및 구조 | |
| CN110364494A (zh) | 半导体封装结构 | |
| JP2005340448A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JPH05175275A (ja) | 半導体チップの実装方法および実装構造 | |
| JP3834424B2 (ja) | 半導体装置 | |
| JP2005109088A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JPH10189863A (ja) | 実装用基板 | |
| TWI440145B (zh) | 金屬柱焊接晶片連接之封裝構造及其電路基板 | |
| JP2008270446A (ja) | 積層型半導体装置とその製造方法 | |
| TW200812027A (en) | Flip-chip attach structure and method | |
| KR100746365B1 (ko) | 플립칩 실장용 기판의 제조방법 | |
| JP3813747B2 (ja) | バンプ形成方法 | |
| WO2023095447A1 (ja) | 電子部品パッケージ、回路モジュール及び電子部品パッケージの製造方法 | |
| JP2685900B2 (ja) | フィルムキャリア |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20191022 |