CN110349944A - 扇出封装pop机械附接方法领域 - Google Patents

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CN
China
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tube core
hole
edge
redistributing layer
conductive welding
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D·奥沙利文
G·塞德曼
R·帕滕
B·魏达斯
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Intel IP Corp
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Abstract

本发明涉及扇出封装POP机械附接方法领域。实施例包括半导体封装以及形成半导体封装的方法。一种半导体封装包括位于第一管芯和第一通孔之上及其周围的模制物。半导体封装具有设置在第一管芯的顶表面和/或模制物的顶表面上的第一再分布层的导电焊盘。半导体封装包括第二管芯，其具有耦合到第二管芯的底表面上的管芯焊盘的焊球，其中第二管芯的焊球耦合到第一再分布层。第一再分布层将第二管芯耦合到第一管芯，其中第二管芯具有第一边缘和第二边缘，并且其中第一边缘定位在第一管芯的占用区域内，第二边缘定位在第一管芯的占用区域外。

Description

扇出封装POP机械附接方法领域
技术领域
实施例涉及封装半导体器件。更具体而言，实施例涉及用于堆叠式封装(POP)的机械附接的扇出封装。
背景技术
诸如载体管芯或晶圆的半导体器件的封装存在几个问题。封装载体管芯或晶圆的主要问题之一包括利用扇出封装的堆叠式封装(POP)封装。
POP是一种集成电路封装技术，其中多个球栅阵列(BGA)封装垂直布置，这最终增加了半导体器件的垂直互连面积。通常，POP封装减少了单个半导体器件占用的板面积。POP封装还可以使经常进行互操作的部件之间的轨迹长度最小化。因此，实现POP提供了更快速的信号传播、降低的噪声以及减少的信道串扰。
利用扇出封装作为载体的POP封装可能导致一些问题，因为顶部封装(例如，存储器阵列、管芯等)的附接可能导致非优化的整体封装占用区域。此外，POP封装可能需要额外的工艺/组装步骤，这增加了总的制造成本和产量损失的风险。例如，存储器阵列或其它芯片与具有载体芯片的扇出晶圆的附接通常是利用通孔条、穿模通孔(TMV)和/或通孔条和TMV与复杂的背面再分布层(RDL)解决方案的组合来实现的。
通孔条通常设置成与载体芯片相邻(例如，通孔条位于芯片的左侧)并且需要机械地支撑载体芯片上的顶部存储器管芯，同时在所述通孔条的相对端上的一个或多个通孔条(例如，通孔条位于芯片的右侧)用于传输电信号。该POP实施方式迫使顶部存储器管芯与底部载体管芯尺寸大致相同，因此两个管芯的尺寸未经优化。因而，现有的POP在载体芯片或顶部封装上没有经过尺寸优化，从而导致顶部封装的表面积和体积的浪费，同时还需要不具有成本效益的复杂的背面RDL解决方案。
附图说明
本文描述的实施例通过示例而非限制的方式在附图中示出，其中相似的附图标记表示相似的特征。此外，已经省略了一些常规细节，以免使本文所述的发明构思难以理解。
图1A是根据一个实施例的具有堆叠式封装(POP)实施方式的包括模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的半导体封装的截面图。
图1B是根据一个实施例的具有POP实施方式的包括模制层、载体管芯、一个或多个顶部管芯、再分布层和一个或多个通孔的半导体封装的截面图。
图2A-2E是根据一些实施例的形成包括模制层、载体管芯、顶部管芯、再分布层、图案化掩模和通孔的半导体封装的工艺流程的截面图。
图3是根据一个实施例的具有一个或多个POP、封装衬底、衬底和管芯的半导体封装系统的截面图。
图4是示出根据一个实施例的形成具有POP实施方式的包括模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的半导体封装的方法的工艺流程。
图5是示出根据一个实施例的利用具有模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的半导体/设备封装的计算机系统的示意性框图。
具体实施方式
本文描述的是包括具有堆叠式封装(POP)封装的半导体封装的系统以及形成这种半导体封装的方法。根据一些实施例，以下描述的半导体封装和形成这种半导体封装的方法包括模制层、载体管芯、顶部管芯、一个或多个再分布层、图案化掩模和一个或多个通孔。对于一些实施例，本文所述的半导体封装减少了处理/组装步骤，并由此降低了产量损失的风险。
根据一些实施例，描述了诸如POP封装的半导体封装(例如，图1A-B中所示的POP封装100)。对于一个实施例，半导体封装包括设置在第一管芯(例如，载体管芯)和第一通孔(例如，第一通孔可以包括穿模通孔(TMV)、通孔条等)之上及其周围的模制层/化合物(或封装层)。对于一个实施例，半导体封装具有直接设置在模制层的顶表面上的第一再分布层(例如，如图2C-2D所示)。对于另一实施例，半导体封装具有直接设置在第一管芯和第一通孔的顶表面上的第一再分布层(例如，如图1B所示)。对于一个实施例，第一再分布层可以包括一个或多个导电焊盘(或导电迹线/线)(例如，如图1A-1B所示)。对于另外的实施例，第一再分布层可以包括导电焊盘(或导电迹线/线)和一个或多个凸块下金属(UBM)焊盘(例如，如图2D所示)。另外，对于一些另外的实施例，第一再分布层可以包括封装底填材料，以在需要时提供额外的防腐蚀保护。
如在本文中所使用的，“再分布层”可以指集成多层互连结构和再分布层从而实现具有不同引脚配置的灵活性的一个或多个互连层。具体地，如在本文中所使用的，“第一再分布层”可以指一个或多个互连层(例如，形成在第一层导电焊盘/接触部/迹线/线上的第二层UBM焊盘)，其：(i)实现用于扇出封装(例如，POP封装)的机械附接，(ii)集成多层互连结构和再分布层，(iii)实现顶部管芯的占用区域/尺寸的减小，以及(iv)由此优化用于要被放置在模制的载体管芯上的其它部件的额外空间。第一再分布层可以是模制的载体管芯上的附加互连层(例如，Cu等的金属层)，其使得IC的输入/输出(I/O)焊盘在其它位置可用。可以通过添加设置在模制的载体管芯(或封装/模制的晶圆)的表面上的一个或多个金属和/或电介质层来形成第一再分布层，以将I/O布局重新布线为新的、更宽松的间距占用区域。例如，这种再分布层可以包括一种或多种不同的材料，例如薄膜聚合物、UBM和/或金属(例如，Cu、Al等)，以互连一个或多个POP管芯并通过如下方式来改善POP封装：(i)优化顶部管芯的一个或多个不同的占用区域，以及(ii)减少POP组装步骤，这降低了制造成本和产量损失的风险。
对于一个实施例，第一再分布层可以由包括导电焊盘(或导电元件、导电接触部、导电线/迹线等)的单个/第一层形成。对于一个实施例，第一再分布层可以直接(但不限于)设置在载体管芯的模制层的顶表面上，载体管芯的顶表面上，模制层和/或载体管芯的顶表面上的粘合层上，和/或具有载体管芯的衬底的顶表面上。应注意，出于说明的目的，说明了具有至少一个或两个互连层的第一再分布层的实施例。在其它实施例中，诸如本文描述的那些的工艺或其它类似工艺可以用于创建具有多于两个互连层的多层再分布结构。
如在本文中所使用的，“导电焊盘”可以指导电元件/材料，例如导电焊盘、导电线/迹线和导电平面，其在模制层的表面、载体/底部管芯和通孔(例如，通孔条、TMV等)上形成第一再分布层。例如，第一再分布层的导电焊盘可以用于在相同的单个导电焊盘上耦合两个或多个顶部管芯(如图1B所示)。
半导体封装还包括第二管芯(例如，存储器管芯、顶部封装等)，其具有耦合到第二管芯的底表面上的管芯焊盘的焊球，其中第二管芯的焊球设置在第一再分布层上，以将第二管芯耦合到第一管芯(例如，如图1A-1B和2E所示)。注意，对于一个实施例，如果需要的话，可以基于封装设计省略第二管芯上的管芯焊盘。对于一个实施例，第二管芯具有第一边缘和与第一边缘相对的第二边缘(例如，如图1所示的第一边缘105a和第二边缘105b)，因为第二管芯的第一边缘定位(或设置)在第一管芯的占用区域内，并且第二管芯的第二边缘可以定位在第一管芯的占用区域外(例如，如图1所示)。
如在本文中所使用的，“占用区域”可以指由结构或部件(例如，管芯)占据的表面空间(或表面空间的量)。例如，第一管芯的占用区域可以大于第二管芯的占用区域。另外，如在本文中所使用的，“偏移”可以指第一占用区域与第二占用区域之间的占用区域的差异。由此，半导体封装的实施例可以包括第一管芯的占用区域与第二管芯的占用区域之间的偏移，其通过如下方式来改善(或优化)POP的整体尺寸：(i)实现第二管芯(或顶部管芯)的尺寸的减小，以及(ii)有助于更多的表面空间用于要设置在第一管芯上方的模制层上的附加部件(例如，集成电路(IC)封装、无源部件、其它管芯等)(即，第三管芯可以设置在第一管芯上方的剩余表面空间和/或剩余表面空间的一部分上，如图1B所示)。
对于一些另外的实施例，第一再分布层可以包括设置在导电焊盘上的UBM焊盘，因为导电焊盘可以直接设置在模制层和第一管芯中的至少一个上(例如，如图1B和2D所示)。半导体封装还可以具有设置在第一管芯的底表面上的第二再分布层，以及与第一通孔相邻设置的第二通孔，其中第二通孔延伸穿过模制层。对于一个实施例，第一再分布层可以包括设置在第一通孔和第二通孔中的至少一个上的一个或多个通孔导电焊盘(例如，如图2C所示)。在一个实施例中，半导体封装可以具有设置在UBM焊盘上的第二管芯的焊球，所述UBM焊盘位于导电焊盘上，其中第二管芯耦合到导电焊盘、第一通孔和第二通孔。
半导体封装的实施例通过(在晶圆级或封装级)提供模制的载体封装的背面以使其经受例如使用一个或多个金属遮蔽掩模的溅射或蒸发工艺来增强封装解决方案，所述金属遮蔽掩模有助于在模制的载体封装的背面上形成再分布层。例如，这些掩模被图案化为具有开口以将再分布层/结构设置在晶圆的背面上，其包括模制的载体封装(或管芯)。因此，设置在载体封装上方的模制层上的后续再分布层/结构可以用于将顶部封装附接(或耦合)到载体封装上方的模制层上的再分布层上，并由此在不需要光刻或蚀刻的情况下组装POP。
另外，半导体封装的实施例通过在面板级和/或晶圆级上直接在载体管芯上方的模制层上实施再分布层来改进封装解决方案。半导体封装的这些实施例还通过要求减少的处理时间和步骤来改善现有的POP封装，这由此降低了整体产量风险。此外，如本文所述，通过减小顶部管芯的占用区域来优化POP的整体尺寸，这允许更多的空间用于要设置在载体管芯上的另外的部件(例如，如图1B所示)。
在以下描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以将其工作的实质传达给本领域的其他技术人员。然而，对于本领域技术人员而言显而易见的是，可以仅利用所描述的一些方面来实践本发明的实施例。出于解释的目的，阐述了具体的数字、材料和配置，以便提供对说明性实施方式的透彻理解。然而，对于本领域技术人员而言显而易见的是，可以在没有具体细节的情况下实践本实施例。在其它情况下，省略或简化了公知的特征，以免使说明性实施方式难以理解。
以最有助于理解本实施例的方式将各种操作依次描述为多个分立操作，然而描述的顺序不应被解释为暗示这些操作必须是顺序相关的。具体地，这些操作不需要按呈现的顺序执行。
如在本文中所使用的，当针对一个或多个元件使用时，术语“顶部”、“底部”、“上部”、“下部”、“最下部”和“最上部”旨在传达相对而不是绝对的物理配置。由此，当设备被倒置时，被描述为设备中的“最上部元件”或“顶部元件”的元件可以反过来形成设备中的“最下部元件”或“底部元件”。类似地，当设备被倒置时，被描述为设备中的“最下部元件”或“底部元件”的元件可以反过来形成设备中的“最上部元件”或“顶部元件”。
图1A是具有POP实施方案的半导体封装100的截面图。对于一个实施例，半导体封装100包括载体管芯110、顶部管芯105、模制层130、一个或多个通孔160和第一再分布层170。在一些实施例中，半导体封装100是利用第一再分布层170以将顶部管芯105耦合在载体管芯110(或模制的载体管芯/封装)上而无需额外的光刻和/或蚀刻处理步骤的POP。注意，可以在面板级和/或晶圆级组装半导体封装100。举例来说，模制的载体管芯可以被称为在载体管芯之上及其周围具有模制层的载体管芯。还要注意，所示的通孔160可以形成为但不限于通孔条和TMV，其中TMV可能需要设置在TMV下方的焊盘。应当理解，通孔160在附图中示出为具有一种形状，以避免不必要地使本发明的实施例(即，通孔160可以是通孔条和/或TMV)难以理解。
根据一些实施例，半导体封装100包括设置在载体管芯110(或第一管芯)的顶表面110a和通孔160之上及其周围的模制层130(或封装层)。对于一个实施例，半导体封装100可以包括一个或多个通孔160(即，基于所需的封装设计，半导体封装可以具有通孔条、TMV或者两个或多个TMV/通孔条的组合)。对于一些实施例，半导体封装100也可以包括TMV和/或通孔条(或通孔、通孔柱等)(例如，如图1B所示)。对于一个实施例，通孔160可以形成为与载体管芯110的任何边缘相邻(例如，形成在左侧而不是右侧，或者一个通孔在一个边缘上，而另一个通孔在相对的边缘上)。对于一个实施例，通孔160彼此相邻地设置并且垂直地定位在载体管芯110的一个边缘上。对于一个实施例，通孔160的z高度大于载体管芯110的z高度。对于另一实施例，通孔160可以具有与载体管芯110大致相似/相等的z高度(例如，如图1B中所示)。
对于一个实施例，载体管芯110可以包括但不限于半导体管芯、封装(例如，载体晶圆封装)、电子设备(例如，无线设备)、集成电路(IC)、中央处理单元(CPU)、微处理器、平台控制器集线器(PCH)、存储器和现场可编程门阵列(FPGA)。载体管芯110可以由诸如硅的材料形成，并且其上具有可以耦合到另一衬底(例如计算机主板)的电路。
对于一个实施例，模制层130由具有一种或多种填充材料的环氧树脂(例如，软环氧树脂、硬环氧树脂、不透明环氧树脂等)制成。根据一些实施例，用于模制层130的一种或多种材料可以包括但不限于用于半导体器件、压力传感器的超顺应材料，用于阻挡光子进入管芯的可见光、紫外(UV)和红外(IR)吸收/反射材料，用于封装互连和/或引线键合的硬聚合物，和/或用于能量收集(例如，太阳能电池)的透明材料。
对于一个实施例，半导体封装100使用第一再分布层170将顶部管芯105安装/耦合(或机械附接)在模制的载体管芯110的顶表面130a上。在一个实施例中，第一再分布层170设置在模制层130的顶表面130a上，因为第一再分布层170可以包括一个或多个导电焊盘170(即，第一再分布层170可以由一个或多个导电焊盘170形成)。对于其它实施例，可以进一步使模制层130凹陷以暴露载体管芯110的顶表面110a(当通孔160可以与载体管芯110的顶表面110a共面并且可以具有与载体管芯110大致相似或相等的z高度时)，因为第一再分布层170可以具有直接设置在载体管芯的顶表面110a和通孔160上的一个或多个导电焊盘/迹线。
对于另一实施例，第一再分布层170直接设置在模制层130的顶表面130a上，因为第一再分布层170可以包括一个或多个导电焊盘170和一个或多个UBM焊盘171。注意，作为可选实施例，可以在导电焊盘170上添加/形成UBM焊盘171(即，再分布层170可以是仅用导电焊盘形成)。例如，第一再分布层170可以包括第一层导电焊盘170，然后是设置在第一层导电焊盘170上的第二层UBM焊盘171(例如，也如图2D所示)。对于其它实施例，基于所需的封装设计，再分布层170可以直接形成在封装层(例如，模制层)、粘合层和/或管芯上(例如，使用冷喷涂)，和/或可以布线(或形成)在聚合物层之上。
返回参考图1，对于一个实施例，第一再分布层170仅设置(或溅射)在模制层130的顶表面130a之上。对于另外的实施例，第一再分布层170设置在模制层130的表面130a和通孔160的暴露部分之上。在实施例中，可以通过使用任何适当的方法(包括蒸发、溅射、电镀、印刷、喷射、形成柱形凸起、直接放置等)溅射(或设置/沉积)共形导电层(例如Cu、Ni、Sn、Au、Ag、Al、Al合金、W、Ti、Ta、TiN、TaN等的层)来形成第一再分布层170。对于一个实施例，第一再分布层170被图案化并设置在模制层的顶表面130a上以形成导电焊盘170(或导电元件/接触部)，其用作第一再分布层的导电焊盘和再分配线。注意，第一再分布层170可以包括导电焊盘170而不需要UBM焊盘。
在一个实施例中，再分布层170可以被示出为具有沿着右侧大致覆盖通孔160(或在其上)的两个第一导电焊盘(或通孔接触部)，以及沿着左侧的另一个第一导电焊盘，其中这一个第一导电焊盘不是直接覆盖通孔，而是位于载体管芯110的顶表面110a上方的模制层130的顶表面130a上。第一导电焊盘170用作第一再分布层，因为导电焊盘/元件用于提供与通孔160的电连接并提供将顶部管芯105耦合到载体管芯110的再分布线。
根据一些实施例，如果需要的话，基于封装设计，位于左侧上并且设置在载体管芯110上方的一个导电焊盘170可以定位在载体管芯110的占用区域内，并且定位为耦合顶部管芯105的第一边缘105a。对于一个实施例，这一个导电焊盘170可以设置在模制的载体管芯110上方，以提供对顶部管芯105的机械支撑。对于一些实施例，如果需要的话，基于封装设计，位于右侧上并设置在通孔160上的两个第一导电焊盘170可以定位在第一管芯110的占用区域外，并且定位为将顶部管芯105的第二边缘105b耦合到通孔160。对于一个实施例，两个导电焊盘170可以设置并耦合到通孔160，以传输顶部管芯105、载体管芯110和一个或多个电气部件(例如，印刷电路板、第三管芯等)中的至少一个的电信号。
半导体封装还包括顶部管芯105(或第二管芯)，其具有耦合到顶部管芯105的底表面105b上的管芯焊盘106的焊球134。对于一个实施例，顶部管芯105可以包括但不限于半导体管芯、顶部封装、电子设备(例如，无线设备)、IC、CPU、微处理器、PCH、存储器和FPGA。顶部管芯105可以由诸如硅的材料形成并且在其上具有可以耦合到另一个衬底和/或另一个管芯(例如，载体管芯110)的电路。
对于一个实施例，顶部管芯105设置在第一再分布层170上，以将顶部管芯105耦合到载体管芯110。对于一个实施例，顶部管芯105的底表面105b上的管芯焊盘106和焊球134耦合到第一再分布层170，从而利用第一再分布层170和通孔160将顶部管芯105耦合到载体管芯110。注意，对于一个实施例，可以省略通孔160上的两个导电焊盘170，由此顶部管芯105的一个或多个焊球134可以直接耦合在通孔160的暴露表面上。在该实施例中，当导电焊盘170没有设置在暴露的通孔160上而是设置在模制层130上时，顶部管芯105的一个或多个焊球134可以具有比顶部管芯105的其它/剩余的焊球134更大的间距尺寸。
对于一个实施例，如上所述，顶部管芯105具有左侧上的第一边缘105a和右侧上的第二边缘105b，因为第二边缘105b与第一边缘105a相对。顶部管芯105可以具有定位(或设置)在载体管芯110的占用区域内的第一边缘105a和定位在载体管芯110的占用区域外的第二边缘105b。在一个实施例中，顶部管芯105的占用区域延伸超出载体管芯110的占用区域，因为载体管芯110的表面区域可以大于顶部管芯105的表面区域。在该实施例中，半导体封装100可以在载体管芯110的占用区域上方具有额外的(或附加的/剩余的)表面区域或者空间，其中但不限于，附加管芯、IC、电子部件和/或封装可以添加在载体管芯110上方的剩余表面区域上并且可以与顶部管芯105相邻。另外，对于一个实施例，顶部管芯105可以具有堆叠在顶部管芯105的顶表面105a上方的一个或多个管芯(即，半导体封装100可以包括三维(3D)堆叠的管芯)。
在替代实施例中，载体管芯110的表面区域可以小于顶部管芯105的表面区域(如果需要的话，基于封装设计)，这可以通过第一再分布层170来实现。对于一个实施例，第二再分布层120可以形成在载体管芯110的底表面110b上，因为第二再分布层120包括焊球135，其可以用于将载体管芯110耦合到衬底(例如，印刷电路板(PCB)、主板、封装、电子设备等)。
注意，基于所需的封装设计，图1A的半导体封装100可以包括更少或额外的封装部件。
图1B是具有POP实施方式的半导体封装150的截面图和相应的平面图。半导体封装150类似于图1A的半导体封装100，但是半导体封装150可以具有设置在载体管芯110上方的两个或更多个电子器件，例如顶部管芯105、115和125。注意，载体管芯110上方的额外空间可以用于另外的管芯(例如，顶部管芯115和125)，但是也可以包括但不限于任何其它的一个或多个封装部件，例如IC、封装/衬底、无源部件、管芯、分立部件(例如，电感器和电容器)和/或任何附加部件。
对于一个实施例，半导体封装150使用第一再分布层170将顶部管芯105、115和125安装/耦合(或机械附接)在模制的载体管芯110的顶表面110a上。对于一个实施例，顶部管芯105的占用区域延伸超出载体管芯110的占用区域(至载体管芯110的右侧)，顶部管芯115的占用区域在载体管芯110的占用区域内，顶部管芯125的占用区域延伸超出载体管芯110的占用区域(至载体管芯110的左侧)。在一个实施例中，再分布层170具有一个或多个导电焊盘，以将顶部管芯105、115和125耦合到载体管芯110的顶表面110a。对于一个实施例，如俯视图/平面图所示，再分布层170可以具有两个导电焊盘(或导电线)以耦合顶部管芯105和115，并且可以具有三个导电焊盘以耦合顶部管芯115和125。另外，再分布层170允许顶部管芯115完全设置在载体管芯110的占用区域内并且安装/附接到载体管芯110的顶表面110a，而无需通孔条和/或TMV。
对于一个实施例，如上所述，顶部管芯105可以使用一个通孔160(而不是如图1A所示的两个通孔160)设置在载体管芯110上方。此外，通孔160可以是穿模通孔和/或通过条/柱。注意，对于其它实施例，如果需要的话，顶部管芯105和125可以耦合到两个或多个通孔。对于另一实施例，再分布层170可以用于耦合四个顶部管芯，因为每个顶部管芯可以定位在载体管芯110的一个角上(因为每个顶部管芯可以延伸超出载体管芯的角部占用区域)。此外，如半导体封装150的俯视图所示，顶部管芯105、115和125具有暴露的顶表面105a、115a和125a，而顶部管芯105、115和125的底表面(105b、115b和125b，如截面图所示)平行于第一再分布层170和载体管芯110的顶表面110a。另外，对于一些实施例，顶部管芯105、115和125可以具有堆叠在顶部管芯105、115和125的暴露顶面105a、115a和125a中的至少一个上方的一个或多个管芯(例如，3D堆叠的管芯)。
注意，基于所需的封装设计，图1B的半导体封装150可包括更少或额外的封装部件。
图2A-2E是根据一些实施例的用于形成包括模制层230、载体管芯210、顶部管芯205、再分布层270、图案化掩模280-281和通孔260的半导体晶圆201的工艺流程200的截面图。对于一个实施例，工艺流程200包括用于形成半导体晶圆201的一个或多个步骤，可以对半导体晶圆201进行切割以产生如本文所述的半导体封装(例如，图1A-1B的半导体封装100和150)。另外，工艺流程200可以用于在面板级形成本文所述的半导体封装(例如，图1A-1B的半导体封装100和150)(即，半导体封装可以用为扇出面板级封装(FOPLP)而实施的类似的工艺流程来形成)。注意，由工艺流程200形成的半导体封装(例如，如图2E所示)可以类似于图1A-1B的半导体封装，其中基于所需的封装设计，图2E所示的半导体封装可以包括更少或额外的封装部件。另外，半导体晶圆201的图2A-2E的图示可以仅示出半导体晶圆201的一部分。还要注意，在图2A-2E中，通孔260(或通孔条)可以与载体管芯210(或嵌入式芯片)同时设置/放置。
图2A示出了一个或多个模制的载体管芯210，在每个模制的载体管芯210的右侧具有通孔260。对于一个实施例，载体管芯210具有设置在载体管芯210和通孔260之上及其周围的模制层230。在一个实施例中，通孔260可以形成在载体管芯210的任何边缘上，并且可以基于例如顶部管芯的尺寸、顶部管芯的电气要求和/或再分布层的图案，以一个通孔、两个通孔、或者两个或更多个通孔来形成通孔260。另外，对于一些实施例，载体管芯210可以用作扇出晶圆级封装(FOWLP)管芯，其可以放置在上部位置或下部位置(例如，如图2A所示，载体管芯处于下部位置)。对于一个实施例，半导体晶圆201可以层叠至晶圆载体(例如，玻璃载体)上的切割带(例如，热释放带)上。
半导体晶圆201包括模制层230，其可以被实施为压缩模制以封装半导体晶圆201。注意，如图2A所示，半导体晶圆201可以已经从带和晶圆载体移除。例如，模制层230可以用于承载半导体晶圆201的扇出区域并保护载体管芯210的背面。
注意，基于所需的封装设计，图2A的半导体晶圆201可以包括更少或额外的封装部件。
图2B示出了在载体管芯210的底表面上设置具有焊球235的第二再分布层220。另外，根据实施例，图2B还示出了在半导体晶圆201的背面上执行的减薄/研磨工艺以暴露通孔260的多个顶表面260a。对于一些实施例，减薄工艺可以研磨模制层230以暴露通孔260，其中可以使用机械研磨工艺、化学机械抛光(CMP)工艺、湿法或干法蚀刻工艺和/或或其组合执行减薄工艺。对于替代实施例，可以在将半导体晶圆201的背面研磨至最终/期望的厚度之后，在工艺流程200的这一阶段形成通孔260。因而，可以从图2A中省略通孔260，并且可替换地在工艺流程200的图2B中的这一阶段形成通孔260。
注意，基于所需的封装设计，图2B的半导体晶圆201可以包括更少或额外的封装部件。
图2C示出了设置在半导体晶圆201的背面上以形成第一再分布层270的第一图案化掩模280。对于一个实施例，第一图案化掩模280具有用于在模制层230和通孔260的顶表面260a上产生第一再分布层270的多个开口280a。对于替代实施例，如上所述，第一再分布层270可以仅形成在模制层230上，而使通孔260的顶表面260a暴露出来。对于另一实施例，第一再分布层270可以设置在模制层230以及每个载体管芯210的右侧上的两个相邻的通孔260中的一个上。
对于一个实施例，第一图案化掩模280的开口280a限定第一再分布层270的可以用作导电焊盘和再分布线的部分。对于一个实施例，第一图案化掩模280可以是图案化的光刻胶掩模、硬掩模、它们的组合等。在实施例中，可以使用任何适当的方法(例如，溅射工艺、蒸发工艺、打印工艺(例如，3D打印工艺)、喷射工艺、电镀工艺等)，通过第一图案化掩模280的开口280a设置第一导电材料(例如，Cu、Al、Au、Ni、Ag等)以形成第一再分布层270的一个或多个导电焊盘(或导电线/迹线)。对于其它实施例，第一图案化掩模280可以包括用于形成第一再分布层270的附加导电焊盘的附加开口(例如，开口280a)，第一再分布层270可以在每个载体管芯210上方容纳两个或更多个部件(例如，载体管芯上方的两个或更多个部件，如图1B所示)。
对于一个实施例，第一再分布层270可以是单层金属导电焊盘和/或一个或多个堆叠金属焊盘和层，例如Ti/Al/Ti、Cu、Al、Ni/Cu、Cr/Cu/Cr等。对于一个实施例，用于第一再分布层270的第一导电材料可以形成为圆形或矩形图案以产生导电焊盘(或导电迹线、着陆焊盘等)。导电焊盘270可以用于为随后的POP封装提供连接点。导电焊盘270可以是单层金属或金属层的堆叠体，例如Al、Al/Ni/Cu、Ti/Al/Ti、Cu、Ni/Au/Cu等。
注意，基于所需的封装设计，图2C的半导体晶圆201可以包括更少或额外的封装部件。
图2D示出了设置在半导体晶圆201的背面上以形成第一再分布层270的第二图案化掩模281。对于一个实施例，第二图案化掩模281具有用于在每个载体管芯210的占用区域内的第一再分布层270的导电焊盘上形成UBM焊盘271的多个开口281a(即，UBM焊盘271设置在左侧上的导电焊盘270上而不是设置在右侧上的定位在通孔260上方的导电焊盘270上)。对于一个实施例，第一再分布层270的UBM焊盘271可以由与用于形成导电焊盘270的材料不同的材料形成。对于替代实施例，如上所述，第一再分布层270可以省略UBM焊盘271，其中顶部管芯由此可以直接耦合到导电焊盘270，而无需在导电焊盘270与顶部管芯的焊球之间形成UBM焊盘。
对于一个实施例，第二图案化掩模281的开口281a限定第一再分布层270的可以用作UBM焊盘以在第一再分布层270的导电焊盘与顶部管芯的管芯焊盘之间提供改善结合的部分。对于一个实施例，第二图案化掩模281可以是图案化的光刻胶掩模、硬掩模、它们的组合等。在实施例中，可以使用任何适当的方法(例如，溅射工艺、蒸发工艺、打印工艺(例如，3D打印工艺)、喷射工艺、电镀工艺等)，通过第二图案化掩模281的开口281a设置第二导电材料(例如，Cu、Al、Au、Ni、Ag、其中的组合等)以形成第一再分布层270的一个或多个UBM焊盘271。对于一个实施例，导电焊盘270的第一导电材料可以与UBM焊盘271的第二材料相同或不同。对于其它实施例，第二图案化掩模281可以包括用于形成第一再分布层270的附加UBM焊盘271的附加开口(例如，开口281a)，第一再分布层270可以在每个载体管芯210上方容纳两个或更多个部件(例如，载体管芯上方的两个或更多个部件，如图1B所示)。另外，对于一个实施例，第二图案化掩模281可以包括用于在第一再分布层270的一个或多个剩余导电焊盘上形成附加UBM焊盘271的附加开口(例如，开口281a)(即，一个或多个附加UBM焊盘271可以形成在定位于通孔260上的一个或多个导电焊盘270上)。注意，对于一个实施例，UBM焊盘271的直径可以等于或小于导电焊盘270的直径。
注意，基于所需的封装设计，图1B的半导体封装150可以包括更少或额外的封装部件。
图2E示出了切割/锯切为半导体封装250-252的半导体晶圆201。对于一个实施例，可以使用单一化工艺将半导体晶圆201切割/锯切为半导体封装250-252，其中单一化工艺可以用任何适当的方法(例如，使用锯片、激光器等)来实现。另外，在将每个半导体封装250-252单一化之后，将每个具有管芯焊盘206和焊球234的顶部管芯205设置到每个相应的半导体封装250-252的相应的第一再分布层270，以形成如本文所述的POP。对于另外的实施例，可以添加一个或多个管芯/部件(例如，如图1B中所示的管芯115)使其与顶部管芯205相邻(例如，在顶部管芯205的左侧或载体管芯210上方剩余的占用区域中的任何地方)和/或堆叠在顶部管芯205上方。
注意，基于所需的封装设计，图2E的半导体封装250-252可以包括更少或额外的封装部件。
图3是根据一个实施例的具有一个或多个堆叠式封装(POP)350、封装衬底302、衬底312和管芯314的半导体封装300(或半导体封装系统)的截面图。具体地，图3示出了根据一些实施例的POP350(例如，诸如本文所述的半导体封装)，其具有载体管芯、顶部管芯、模制层、一个或多个通孔和第一再分布层。注意，POP 350可以类似于图1A-1B和2E的半导体封装100、150和250-252。
对于一个实施例，半导体封装300仅是其中集成电路管芯314经由由相应的微凸块形成的一个或多个焊料凸块/焊接点耦合到衬底(例如，内插物)312的实施例的一个示例。对于一个实施例，可以通过焊接微凸块形成焊球(或焊接点)(根据一个实施例其本身可以称为“凸块”和/或“微凸块”)。对于一些实施例，半导体封装300可以具有设置在内插物312上的管芯314，其中堆叠的管芯314和内插物312都设置在封装衬底302上。根据一些实施例，封装衬底302可以包括但不限于封装、衬底、PCB和主板。对于一个实施例，封装衬底302是PCB。对于一个实施例，PCB由在两侧具有层叠的薄铜箔的FR-4玻璃环氧树脂基底制成。对于某些实施例，可以使用多层PCB，其中预浸料和铜箔用于制备附加层。例如，多层PCB可以包括一个或多个电介质层，其中每个电介质层可以是光敏电介质层。对于一些实施例，可以在PCB 302中钻孔。对于一个实施例，PCB 302还可以包括导电铜迹线、金属焊盘和孔。
对于一个实施例，管芯314可以包括但不限于半导体管芯、电子设备(例如，无线设备)、IC、CPU、微处理器、PCH、存储器和FPGA。管芯314可以由诸如硅的材料形成并且在其上具有要耦合到内插物312的电路。虽然一些实施例在这方面不受限制，但是封装衬底302又可以耦合到另一个主体(例如，计算机主板)。封装衬底302、内插物312和管芯314之间的一个或多个连接(例如，包括凸块316、318和320中的一些或全部)可以包括一个或多个互连结构。在一些实施例中，这些互连结构(或连接)可以以各种方式包括镍、钯和锡(在一些实施例中，以及铜)的合金。
封装衬底302与另一个主体之间的连接可以使用任何适当的结构(例如，所示的说明性凸块320)来实现。封装衬底302可以包括形成在其上或其中的各种电子结构。内插物312还可以包括形成在其上或其中的电子结构，其可以用于将管芯314耦合到封装衬底302。对于一个实施例，可以使用一种或多种不同的材料来形成封装衬底和内插物。在某些实施例中，封装衬底302是由一层或多层聚合物基础材料制成的有机衬底，具有用于传输信号的导电区域。在某些实施例中，内插物312由陶瓷基础材料制成，其包括用于传输信号的金属区域。虽然一些实施例在这方面不受限制，但是半导体封装300可以包括间隙控制结构330(例如，位于封装衬底302与内插物312之间)。这种间隙控制结构330可以减轻封装衬底302与内插物312之间的间隙的高度的变化，否则这可能在管芯314附接到内插物312时的回流期间发生。注意，半导体封装300包括位于内插物312与管芯314之间的底流材料328，以及位于封装衬底302与内插物312之间的底流材料326。底流材料(或层)326和328可以是注入在层之间的一种或多种聚合物。
注意，基于所需的封装设计，半导体封装300可以包括更少或额外的封装部件。
图4是示出根据一个实施例的形成包括模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的半导体封装的方法的工艺流程400。对于一个实施例，工艺流程400包括用于形成如本文所述的POP半导体封装(例如，图1A-1B的半导体封装100和150，图2E的半导体封装250-252，以及图3的半导体封装350)的一个或多个步骤。
在框405处，工艺流程400在第一管芯和第一通孔之上及其周围设置模制层，其中第一通孔延伸穿过模制层并且与第一管芯的边缘相邻(例如，如图2A所示)。在框410处，工艺流程400使模制层凹陷以暴露第一通孔的顶表面和第一管芯的顶表面(例如，如图2B所示)。在框415处，工艺流程400在第一管芯的底表面上设置第二再分布层(例如，如图2B所示)。在框420处，工艺流程400在第一管芯的顶表面和模制层的顶表面中的至少一个上设置第一再分布层的导电焊盘(即，在第一管芯和/或模制层上设置导电焊盘)，其中导电焊盘基于第一图案化掩模中的开口被图案化并且定位在第一管芯和/或模制层的顶表面上(例如，如图2C所示)。
在框425处，工艺流程400在第一再分布层的导电焊盘上设置UBM焊盘，其中UBM焊盘基于第二图案化掩模中的开口被图案化并定位在导电焊盘上(例如，如图2D所示)。在框430处，工艺流程400将第二管芯耦合(设置或机械附接)在第一再分布层的UBM焊盘和导电焊盘上，其中第二管芯的底表面耦合到焊球，其中第二管芯的焊球设置在第一再分布层的UBM焊盘和导电焊盘上，其中第一再分布层将第二管芯耦合到第一管芯，其中第二管芯具有第一边缘和与第一边缘相对的第二边缘，并且其中第一边缘定位在第一管芯的占用区域内，第二边缘定位在第一管芯的占用区域外(例如，如图2E所示)。
对于另外的实施例，工艺流程可以包括邻近第一通孔设置的第二通孔，其中第二通孔延伸穿过模制层，其中第一再分布层包括设置在第一通孔和第二通孔中的至少一个上的一个或多个通孔导电焊盘(例如，如图2C所示)，其中第二管芯耦合到第一通孔、第二通孔和导电焊盘，并且其中第二再分布层包括第二焊球(例如，如图2E所示)。对于一个实施例，工艺流程可以使第一管芯的占用区域大于第二管芯的占用区域(例如，如图1A所示)。
对于替代实施例，工艺流程可以使第一再分布层仅设置在第一管芯的顶表面和模制层的顶表面中的至少一个上，并且第一再分布层不设置在第一和第二通孔上，由此第二管芯可以直接耦合到第一再分布层的导电焊盘以及第一和第二通孔上的暴露表面。对于其它实施例，工艺流程可以包括在第三通孔以及第一管芯的顶表面和模制层的顶表面中的至少一个上设置第一再分布层的一个或多个导电焊盘，其中第三通孔与第一管芯的第二边缘相邻，并且其中第二边缘与第一管芯的边缘相对(例如，如图1A所示)。
对于其它实施例，工艺流程可以包括将第三顶部管芯耦合到第一再分布层的一个或多个导电焊盘，其中第三管芯的底表面耦合到一个或多个焊球，其中第三管芯的焊球设置在第一再分布层的一个或多个导电焊盘上，其中第一再分布层将第三管芯耦合到第一管芯，其中第三管芯具有第一边缘和与第一边缘相对的第二边缘，并且其中第一边缘定位在第一管芯的占用区域外，第二边缘定位在第一管芯的占用区域内(例如，如图1A所示)。对于其它实施例，工艺流程可以具有设置在第一再分布层的相同导电焊盘上的一个或多个顶部管芯(例如，顶部管芯105和115设置在相同的导电焊盘170上，如图1B所示)。
注意，基于所需的封装设计，由工艺流程400形成的半导体封装可以包括更少或额外的封装部件(例如，如图1-3所示)。
图5是示出根据一个实施例的利用具有包括模制层、载体管芯、顶部管芯、再分布层和一个或多个通孔的POP封装的设备封装510(或半导体封装)的计算机系统500的示意性框图。图5示出了计算设备500的示例。计算设备500容纳主板502。对于一个实施例，主板502可以类似于图3的封装衬底(例如，图3的封装衬底302)。主板502可以包括多个部件，包括但不限于处理器504、设备封装510和至少一个通信芯片506。处理器504物理且电耦合到主板502。对于一些实施例，至少一个通信芯片506也物理且电耦合到主板502。对于其它实施例，至少一个通信芯片506是处理器504的一部分。
取决于其应用，计算设备500可以包括可以或可以不物理且电耦合到板502的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多用盘(DVD)等)。
至少一个通信芯片506能够实现用于来往于计算设备500的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质使用经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含。至少一个通信芯片506可以实施多个无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片506可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备500的处理器504包括封装在处理器504内的集成电路管芯。设备封装510可以是但不限于封装衬底和/或印刷电路板。设备封装510可以是计算设备500的POP半导体封装，其具有模制层、载体管芯、一个或多个顶部管芯、再分布层和一个或多个通孔(如图1-3所示)(或者来自本文所述附图的任何其它部件)。此外，如本文所述，设备封装510可以通过在模制的载体管芯上提供第一再分布层(例如，图1A的第一再分布层170)以减少顶部管芯所需的占用区域(无需诸如光刻和/或蚀刻的额外步骤)，来帮助减少计算设备500的处理/组装步骤和产量损失风险。
注意，设备封装510可以是单个部件/设备，部件的子集和/或整个系统，因为材料、特征和部件可能限于设备封装510和/或可能需要用于POP封装的模制的载体管芯上的第一再分布层的计算设备500的任何其它部件(例如，主板502和/或处理器504可能需要如本文所述的类似POP封装)。
对于某些实施例，集成电路管芯可以与一个或多个设备一起封装在封装衬底上以减小计算设备的z-高度，所述封装衬底包括用于无线通信的热稳定RFIC和天线以及如本文所述的设备封装。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
至少一个通信芯片506也包括封装在通信芯片506内的集成电路管芯。对于一些实施例，通信芯片的集成电路管芯可以与一个或多个设备一起封装在封装衬底上，所述封装衬底包括如本文所述的一个或多个设备封装。
在前述说明书中，已经参考其具体示例性实施例描述了实施例。然而，应该记住，所有这些和类似术语都与适当的物理量相关联，并且仅仅是应用于这些量的方便标记。显而易见的是，可以在不脱离更广泛的精神和范围的情况下，对其进行各种修改。因而，说明书和附图应被视为是具有说明性的意义而非限制性的意义。
尽管以上描述了示例性装置和方法的具体实施例，但是本领域技术人员将认识到，在其它实施例中，可以重新布置和/或省略许多上述步骤。对具体实施例的先前描述充分揭示了本公开的一般性质，其他人可以通过应用当前知识，在不脱离一般概念的情况下容易对其进行修改和/或调整以用于各种应用。例如，附加的再分布迹线、焊盘和/或聚合物层可以用于在半导体封装(或半导体晶圆)上方形成一种或多种材料(例如，金属)的附加或多层。因此，这些调整和修改在所公开实施例的等同方案的含义和范围内。
以下示例涉及其它实施例。不同实施例的各种特征可以以各种方式进行组合，包括一些特征并排除其它特征以适合各种不同的应用。
以下示例涉及其它实施例：
示例1是一种半导体封装，包括：位于第一管芯和第一通孔之上及其周围的模制物。第一通孔延伸穿过模制物并与第一管芯的边缘相邻；位于第一管芯的顶表面和模制物的顶表面中的至少一个上的第一再分布层。第一再分布层包括导电焊盘；以及第二管芯，其具有耦合到第二管芯的底表面上的管芯焊盘的焊球。第二管芯的焊球耦合到第一再分布层。第一再分布层将第二管芯耦合到第一管芯。第二管芯具有第一边缘和与第一边缘相对的第二边缘。第一边缘定位在第一管芯的占用区域内，第二边缘定位在第一管芯的占用区域外。
在示例2中，示例1的主题可以可选地包括位于第一管芯的底表面上的第二再分布层；第一再分布层包括位于导电焊盘上的凸块下金属(UBM)焊盘。导电焊盘设置在第一管芯的顶表面和模制物的顶表面中的至少一个上；与第一通孔相邻的第二通孔。第二通孔延伸穿过模制物。第一再分布层包括设置在第一通孔和第二通孔中的至少一个上的一个或多个通孔导电焊盘；第一焊球位于UBM焊盘上。第二管芯耦合到第一通孔、第二通孔和导电焊盘；以及位于第二再分布层上的第二焊球。
在示例3中，示例1-2中任一个的主题可以可选地包括第一管芯的占用区域大于第二管芯的占用区域。
在示例4中，示例1-3中任一个的主题可以可选地包括第一再分布层仅设置在第一管芯的顶表面和模制物的顶表面中的至少一个上，并且第一再分布层不设置在第一通孔和第二通孔上。
在示例5中，示例1-4中任一个的主题可以可选地包括第二管芯直接耦合到第一再分布层的导电焊盘以及第一通孔和第二通孔上的暴露表面。
在示例6中，示例1-5中任一个的主题可以可选地包括相邻于第一管芯的第二边缘设置的第三通孔。第二边缘与第一管芯的边缘相对；第一再分布层在第三通孔以及第一管芯的顶表面和模制物的顶表面中的至少一个上设置一个或多个导电焊盘；以及第三管芯，其具有耦合到第三管芯的底表面上的一个或多个管芯焊盘的焊球。第三管芯的焊球耦合到第一再分布层的一个或多个导电焊盘。第一再分布层将第三管芯耦合到第一管芯。第三管芯具有第一边缘和与第一边缘相对的第二边缘。第一边缘定位在第一管芯的占用区域外，第二边缘定位在第一管芯的占用区域内。
在示例7中，示例1-6中任一个的主题可以可选地包括导电焊盘和通孔导电焊盘包括第一材料，并且UBM焊盘包括第二材料。第一材料与第二材料不同。
在示例8中，示例1-7中任一个的主题可以可选地包括第一再分布层的导电焊盘具有第一直径，并且UBM焊盘具有第二直径。第二直径等于或小于第一直径。
在示例9中，示例1-8中任一个的主题可以可选地包括设置在第一再分布层的相同导电焊盘上的一个或多个顶部管芯。
示例10是一种形成半导体封装的方法，包括：在第一管芯和第一通孔之上及其周围设置模制物。第一通孔延伸穿过模制物并与第一管芯的边缘相邻；使模制物凹陷以暴露第一通孔的顶表面和第一管芯的顶表面；在第一管芯的底表面上设置第二再分布层；在第一管芯的顶表面和模制物的顶表面中的至少一个上设置第一再分布层的导电焊盘。基于第一图案化掩模中的开口图案化并定位导电焊盘；在第一再分布层的导电焊盘上设置UBM焊盘。基于第二图案化掩模中的开口图案化并定位UBM焊盘；并且将第二管芯耦合在第一再分布层的UBM焊盘和导电焊盘上。第二管芯的底表面耦合到焊球。第二管芯的焊球设置在第一再分布层的UBM焊盘和导电焊盘上。第一再分布层将第二管芯耦合到第一管芯。第二管芯具有第一边缘和与第一边缘相对的第二边缘。第一边缘定位在第一管芯的占用区域内，第二边缘定位在第一管芯的占用区域外。
在示例11中，示例10的主题可以可选地包括与第一通孔相邻的第二通孔。第二通孔延伸通过模制物。第一再分布层包括设置在第一通孔和第二通孔中的至少一个上的一个或多个通孔导电焊盘。第二管芯耦合到第一通孔、第二通孔和导电焊盘。第二再分布层包括第二焊球。
在示例12中，示例10-11中任一个的主题可以可选地包括第一管芯的占用区域大于第二管芯的占用区域。
在示例13中，示例10-12中任一个的主题可以可选地包括第一再分布层仅设置在第一管芯的顶表面和模制物的顶表面中的至少一个上，并且第一再分布层不设置在第一通孔和第二通孔上。
在示例14中，示例10-13中任一个的主题可以可选地包括第二管芯直接耦合到第一再分布层的导电焊盘以及第一通孔和第二通孔上的暴露表面。
在示例15中，示例10-14中任一个的主题可以可选地包括在第三通孔以及第一管芯的顶表面和模制物的顶表面中的至少一个上设置第一再分布层的一个或多个导电焊盘。第三通孔与第一管芯的第二边缘相邻。第二边缘与第一管芯的边缘相对；以及将第三管芯耦合到第一再分布层的一个或多个导电焊盘。第三管芯的底表面耦合到一个或多个焊球。第三管芯的焊球设置在第一再分布层的一个或多个导电焊盘上。第一再分布层将第三管芯耦合到第一管芯。第三管芯具有第一边缘和与第一边缘相对的第二边缘。第一边缘定位在第一管芯的占用区域外，第二边缘定位在第一管芯的占用区域内。
在示例16中，示例10-15中任一个的主题可以可选地包括导电焊盘和通孔导电焊盘包括第一材料，并且UBM焊盘包括第二材料。第一材料与第二材料不同。
在示例17中，示例10-16中任一个的主题可以可选地包括第一再分布层的导电焊盘具有第一直径，并且UBM焊盘具有第二直径。第二直径等于或小于第一直径。
在示例18中，示例10-17中任一个的主题可以可选地包括设置在第一再分布层的相同导电焊盘上的一个或多个顶部管芯。
示例19是一种半导体封装系统，包括：位于封装衬底上的衬底；位于衬底上的管芯；位于封装衬底上的堆叠式封装(POP)，其中POP包括：位于第一管芯和第一通孔之上及其周围的模制物。第一通孔延伸穿过模制物并与第一管芯的边缘相邻；位于第一管芯的顶表面和模制物的顶表面中的至少一个上的第一再分布层。第一再分布层包括导电焊盘；以及第二管芯，其具有耦合到第二管芯的底表面上的管芯焊盘的焊球。第二管芯的焊球耦合到第一再分布层。第一再分布层将第二管芯耦合到第一管芯。第二管芯具有第一边缘和与第一边缘相对的第二边缘。第一边缘定位在第一管芯的占用区域内，第二边缘定位在第一管芯的占用区域外。
在示例20中，示例19的主题可以可选地包括POP还包括：位于第一管芯的底表面上的第二再分布层；第一再分布层包括位于导电焊盘上的凸块下金属(UBM)焊盘。导电焊盘设置在第一管芯的顶表面和模制物的顶表面中的至少一个上；第二通孔与第一通孔相邻。第二通孔延伸穿过模制物。第一再分布层包括设置在第一通孔和第二通孔中的至少一个上的一个或多个通孔导电焊盘；第一焊球位于UBM焊盘上。第二管芯耦合到第一通孔、第二通孔和导电焊盘；以及位于第二再分布层上的第二焊球。
在示例21中，示例19-20中任一个的主题可以可选地包括第一管芯的占用区域大于第二管芯的占用区域。第二POP设置在衬底上。
在示例22中，示例19-21中任一个的主题可以可选地包括第一再分布层仅设置在第一管芯的顶表面和模制物的顶表面中的至少一个上，并且第一再分布层不设置在第一通孔和第二通孔上。
在示例23中，示例19-22中任一个的主题可以可选地包括第二管芯直接耦合到第一再分布层的导电焊盘以及第一通孔和第二通孔上的暴露表面。
在示例24中，示例19-23中任一个的主题可以可选地包括POP还包括相邻于第一管芯的第二边缘设置的第三通孔。第二边缘与第一管芯的边缘相对；第一再分布层在第三通孔以及第一管芯的顶表面和模制物的顶表面中的至少一个上设置一个或多个导电焊盘；以及第三管芯，其具有耦合到第三管芯的底表面上的一个或多个管芯焊盘的焊球。第三管芯的焊球耦合到第一再分布层的一个或多个导电焊盘。第一再分布层将第三管芯耦合到第一管芯。第三管芯具有第一边缘和与第一边缘相对的第二边缘。第一边缘定位在第一管芯的占用区域外，第二边缘定位在第一管芯的占用区域内。
在示例25中，示例19-24中任一个的主题可以可选地包括导电焊盘和通孔导电焊盘包括第一材料，并且UBM焊盘包括第二材料。第一材料与第二材料不同。第一再分布层的导电焊盘具有第一直径，并且UBM焊盘具有第二直径。第二直径等于或小于第一直径。一个或多个顶部管芯设置在第一再分布层的相同导电焊盘上。
在前述说明书中，已经参考其具体示例性实施例描述了方法和装置。显而易见的是，可以在不脱离更广泛的精神和范围的情况下，对其进行各种修改。因而，说明书和附图应被视为是具有说明性的意义而非限制性的意义。

Claims (25)

1.一种半导体封装，包括：
模制物，位于第一管芯和第一通孔之上及其周围，其中，所述第一通孔延伸穿过所述模制物并与所述第一管芯的边缘相邻；
第一再分布层，位于所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，其中，所述第一再分布层包括导电焊盘；以及
第二管芯，具有耦合到所述第二管芯的底表面上的管芯焊盘的焊球，其中，所述第二管芯的所述焊球耦合到所述第一再分布层，其中，所述第一再分布层将所述第二管芯耦合到所述第一管芯，其中，所述第二管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的占用区域内，并且第二边缘定位在所述第一管芯的所述占用区域外。
2.根据权利要求1所述的半导体封装，还包括：
位于所述第一管芯的底表面上的第二再分布层；
所述第一再分布层包括位于所述导电焊盘上的凸块下金属(UBM)焊盘，其中，所述导电焊盘设置在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上；
与所述第一通孔相邻的第二通孔，其中，所述第二通孔延伸穿过所述模制物，并且其中，所述第一再分布层包括设置在所述第一通孔和所述第二通孔中的至少一个上的一个或多个通孔导电焊盘；
第一焊球位于所述UBM焊盘上，其中，所述第二管芯耦合到所述第一通孔、所述第二通孔和所述导电焊盘；以及
位于所述第二再分布层上的第二焊球。
3.根据权利要求1或2所述的半导体封装，其中，所述第一管芯的所述占用区域大于所述第二管芯的占用区域。
4.根据权利要求2所述的半导体封装，其中，所述第一再分布层仅设置在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，并且所述第一再分布层不设置在所述第一通孔和所述第二通孔上。
5.根据权利要求4所述的半导体封装，其中，所述第二管芯直接耦合到所述第一再分布层的所述导电焊盘以及所述第一通孔和所述第二通孔上的暴露表面。
6.根据权利要求2所述的半导体封装，还包括：
相邻于所述第一管芯的第二边缘设置的第三通孔，其中，所述第二边缘与所述第一管芯的所述边缘相对；
所述第一再分布层在所述第三通孔以及所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上设置一个或多个导电焊盘；以及
第三管芯，具有耦合到所述第三管芯的底表面上的一个或多个管芯焊盘的焊球，其中，所述第三管芯的所述焊球耦合到所述第一再分布层的所述一个或多个导电焊盘，其中，所述第一再分布层将所述第三管芯耦合到所述第一管芯，其中，所述第三管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的所述占用区域外，并且所述第二边缘定位在所述第一管芯的所述占用区域内。
7.根据权利要求2所述的半导体封装，其中，所述导电焊盘和通孔导电焊盘包括第一材料，并且所述UBM焊盘包括第二材料，并且其中，所述第一材料与所述第二材料不同。
8.根据权利要求2所述的半导体封装，其中，所述第一再分布层的所述导电焊盘具有第一直径，并且所述UBM焊盘具有第二直径，并且其中，所述第二直径等于或小于所述第一直径。
9.根据权利要求1或2所述的半导体封装，其中，一个或多个顶部管芯设置在所述第一再分布层的相同导电焊盘上。
10.一种形成半导体封装的方法，包括：
在第一管芯和第一通孔之上及其周围设置模制物，其中，所述第一通孔延伸穿过所述模制物并与所述第一管芯的边缘相邻；
使所述模制物凹陷以暴露所述第一通孔的顶表面和所述第一管芯的顶表面；
在所述第一管芯的底表面上设置第二再分布层；
在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上设置第一再分布层的导电焊盘，其中，基于第一图案化掩模中的开口图案化并定位所述导电焊盘；
在所述第一再分布层的所述导电焊盘上设置UBM焊盘，其中，基于第二图案化掩模中的开口图案化并定位所述UBM焊盘；以及
将第二管芯耦合在所述第一再分布层的所述UBM焊盘和所述导电焊盘上，其中，所述第二管芯的底表面耦合到焊球，其中，所述第二管芯的所述焊球设置在所述第一再分布层的所述UBM焊盘和所述导电焊盘上，其中，所述第一再分布层将所述第二管芯耦合到所述第一管芯，其中，所述第二管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的占用区域内，并且所述第二边缘定位在所述第一管芯的所述占用区域外。
11.根据权利要求10所述的方法，其中，第二通孔与所述第一通孔相邻，其中，所述第二通孔延伸穿过所述模制物，并且其中，所述第一再分布层包括设置在所述第一通孔和所述第二通孔中的至少一个上的一个或多个通孔导电焊盘，其中，所述第二管芯耦合到所述第一通孔、所述第二通孔和所述导电焊盘，并且其中，所述第二再分布层包括第二焊球。
12.根据权利要求10或11所述的方法，其中，所述第一管芯的所述占用区域大于所述第二管芯的占用区域。
13.根据权利要求11所述的方法，其中，所述第一再分布层仅设置在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，并且所述第一再分布层不设置在所述第一通孔和所述第二通孔上。
14.根据权利要求13所述的方法，其中，所述第二管芯直接耦合到所述第一再分布层的所述导电焊盘以及所述第一通孔和所述第二通孔上的暴露表面。
15.根据权利要求10或11所述的方法，还包括：
在第三通孔以及所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上设置所述第一再分布层的一个或多个导电焊盘，其中，所述第三通孔与所述第一管芯的第二边缘相邻，其中，所述第二边缘与所述第一管芯的所述边缘相对；以及
将第三管芯耦合到所述第一再分布层的所述一个或多个导电焊盘，其中，所述第三管芯的底表面耦合到一个或多个焊球，其中，所述第三管芯的所述焊球设置在所述第一再分布层的所述一个或多个导电焊盘上，其中，所述第一再分布层将所述第三管芯耦合到所述第一管芯，其中，所述第三管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的所述占用区域之外，所述第二边缘定位在所述第一管芯的所述占用区域内。
16.根据权利要求10或11所述的方法，其中，所述导电焊盘和通孔导电焊盘包括第一材料，并且所述UBM焊盘包括第二材料，并且其中，所述第一材料与所述第二材料不同。
17.根据权利要求10或11所述的方法，其中，所述第一再分布层的所述导电焊盘具有第一直径，并且所述UBM焊盘具有第二直径，并且其中，所述第二直径等于或小于所述第一直径。
18.根据权利要求10或11所述的方法，其中，一个或多个顶部管芯设置在所述第一再分布层的相同导电焊盘上。
19.一种半导体封装系统，包括：
位于封装衬底上的衬底；
位于所述衬底上的管芯；以及
位于所述封装衬底上的堆叠式封装(POP)，其中，所述POP包括：
模制物，位于第一管芯和第一通孔之上及其周围，其中，所述第一通孔延伸穿过所述模制物并与所述第一管芯的边缘相邻；
第一再分布层，位于所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，其中，所述第一再分布层包括导电焊盘；以及
第二管芯，具有耦合到所述第二管芯的底表面上的管芯焊盘的焊球，其中，所述第二管芯的所述焊球耦合到所述第一再分布层，其中，所述第一再分布层将所述第二管芯耦合到所述第一管芯，其中，所述第二管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的占用区域内，并且所述第二边缘定位在所述第一管芯的所述占用区域外。
20.根据权利要求19所述的半导体封装系统，其中，所述POP还包括：
位于所述第一管芯的底表面上的第二再分布层；
所述第一再分布层包括位于所述导电焊盘上的凸块下金属(UBM)焊盘，其中，所述导电焊盘设置在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上；
与所述第一通孔相邻的第二通孔，其中，所述第二通孔延伸穿过所述模制物，并且其中，所述第一再分布层包括设置在所述第一通孔和所述第二通孔中的至少一个上的一个或多个通孔导电焊盘；
第一焊球位于所述UBM焊盘上，其中，所述第二管芯耦合到所述第一通孔、所述第二通孔和所述导电焊盘；以及
位于所述第二再分布层上的第二焊球。
21.根据权利要求19或20所述的半导体封装系统，其中，所述第一管芯的所述占用区域大于所述第二管芯的占用区域，并且其中，第二POP设置在所述衬底上。
22.根据权利要求20所述的半导体封装系统，其中，所述第一再分布层仅设置在所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上，并且所述第一再分布层不设置在所述第一通孔和所述第二通孔上。
23.根据权利要求22所述的半导体封装系统，其中，所述第二管芯直接耦合到所述第一再分布层的所述导电焊盘以及所述第一通孔和所述第二通孔上的暴露表面。
24.根据权利要求19或20所述的半导体封装系统，其中，所述POP还包括：
相邻于所述第一管芯的第二边缘设置的第三通孔，其中，所述第二边缘与所述第一管芯的所述边缘相对；
所述第一再分布层在第三通孔以及所述第一管芯的顶表面和所述模制物的顶表面中的至少一个上设置一个或多个导电焊盘；以及
第三管芯，具有耦合到第三管芯的底表面上的一个或多个管芯焊盘的焊球，其中，所述第三管芯的所述焊球耦合到所述第一再分布层的所述一个或多个导电焊盘，其中，所述第一再分布层将所述第三管芯耦合到所述第一管芯，其中，所述第三管芯具有第一边缘和与所述第一边缘相对的第二边缘，并且其中，所述第一边缘定位在所述第一管芯的所述占用区域外，并且所述第二边缘定位在所述第一管芯的所述占用区域内。
25.根据权利要求19或20所述的半导体封装系统，其中，所述导电焊盘和通孔导电焊盘包括第一材料，并且所述UBM焊盘包括第二材料，并且其中，所述第一材料与所述第二材料不同，其中，所述第一再分布层的所述导电焊盘具有第一直径，并且所述UBM焊盘具有第二直径，其中，所述第二直径等于或小于所述第一直径，并且其中，一个或多个顶部管芯设置在所述第一再分布层的相同导电焊盘上。
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