CN110060919B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN110060919B
CN110060919B CN201810049867.4A CN201810049867A CN110060919B CN 110060919 B CN110060919 B CN 110060919B CN 201810049867 A CN201810049867 A CN 201810049867A CN 110060919 B CN110060919 B CN 110060919B
Authority
CN
China
Prior art keywords
layer
forming
groove
etched
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810049867.4A
Other languages
English (en)
Other versions
CN110060919A (zh
Inventor
严强生
詹扬
张启阳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810049867.4A priority Critical patent/CN110060919B/zh
Publication of CN110060919A publication Critical patent/CN110060919A/zh
Application granted granted Critical
Publication of CN110060919B publication Critical patent/CN110060919B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Weting (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，其中方法包括：提供基底，所述基底表面具有待刻蚀层，采用第一刻蚀工艺去除部分待刻蚀层，直至暴露出基底表面，在待刻蚀层内形成凹槽；对所述凹槽底部基底表面进行表面处理，在凹槽底部基底表面形成第一牺牲层；采用第二刻蚀工艺去除凹槽底部的第一牺牲层，暴露出凹槽底部的基底表面。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构；位于栅极结构一侧半导体衬底内的源区；位于栅极结构另一侧半导体衬底内的漏区。
MOS晶体管的工作原理是：通过在栅极结构施加电压，调节栅极结构底部沟道的电流来产生开关信号。
然而，现有技术形成的MOS晶体管构成的半导体器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底表面具有待刻蚀层；采用第一刻蚀工艺去除部分待刻蚀层，直至暴露出基底表面，在待刻蚀层内形成凹槽；对所述凹槽底部基底表面进行表面处理，在凹槽底部基底表面形成第一牺牲层；采用第二刻蚀工艺去除凹槽底部的第一牺牲层，暴露出凹槽底部的基底表面。
可选的，所述表面处理包括氧化处理。
可选的，所述氧化处理包括湿法氧化处理。
可选的，所述湿法氧化处理的参数包括：氧化溶液为双氧水溶液，所述双氧水溶液中双氧水与H2O的体积百分比为20％～40％，氧化时间为5分钟～10分钟。
可选的，所述湿法氧化处理的参数包括：氧化溶液为含臭氧的水溶液，所述臭氧水溶液中臭氧的质量百分比浓度为0.1mg/L～10mg/L，氧化时间为30 秒～120秒。
可选的，所述第一牺牲层的厚度为10埃～40埃。
可选的，形成所述凹槽的方法包括：在待刻蚀层表面形成图形化层，所述图形化层暴露出部分待刻蚀层表面；以所述图形化层为掩膜，刻蚀所述待刻蚀层，直至暴露出基底表面，形成凹槽。
可选的，所述待刻蚀层的材料包括：氧化硅、氮化硅或氮氧化硅。
可选的，所述第一刻蚀工艺包括湿法刻蚀工艺。
可选的，当所述待刻蚀层的材料为氧化硅时，所述第一刻蚀的工艺参数包括：采用的刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液为氟化铵与氢氟酸的混合溶液，且氟化铵与氢氟酸的体积比为6:1～100:1。
可选的，形成凹槽后，对所述凹槽底部表面进行表面处理前，还包括：对所述凹槽底部表面进行酸性处理。
可选的，所述酸性处理的溶液为有机酸溶液。
可选的，所述有机酸溶液包括：醋酸、甲酸、乙酸或丙酸。
可选的，所述第一牺牲层的材料包括：氧化硅、氮化硅或氮氧化硅。
可选的，所述第二刻蚀工艺包括湿法刻蚀工艺。
可选的，所述第二刻蚀工艺的参数包括：采用的刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液为氟化铵与氢氟酸的混合溶液，且氟化铵与氢氟酸的体积比为6:1～100:1。
可选的，所述第二刻蚀工艺的刻蚀时间为第一刻蚀工艺刻蚀时间的十分之三。
可选的，进行第二刻蚀工艺后，在所述凹槽底部表面形成栅介质层，所述栅介质层的材料为氧化硅。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，采用第一刻蚀工艺去除基底表面部分待刻蚀层，形成凹槽；第一刻蚀为主刻蚀，此时凹槽底部表面还残留有部分待刻蚀层未被完全去除，凹槽底部表面暴露出部分基底表面，通过对凹槽底部表面暴露出的基底表面进行表面处理，在凹槽底部表面形成第一牺牲层；第二刻蚀为过刻蚀，第二刻蚀工艺主要用于去除第一牺牲层和凹槽底部表面之前残留的待刻蚀层，对基底表面的损伤减少，基底表面的粗糙度较小，使得凹槽底部基底表面的平整度较好，后续在凹槽底部基底表面形成的栅介质层的厚度均匀，形成栅介质层后，使得栅介质层的质量较好，且栅介质层的介电常数较高。综上，提高了半导体器件的性能。
进一步，第二刻蚀工艺的刻蚀时间为第一刻蚀工艺时间的十分之三，在第二刻蚀过程中，主要用于去除第一牺牲层，刻蚀基底的时间减少，对基底的损伤减少，凹槽底部基底表面的平整度好，后续在凹槽内形成栅介质层的厚度均匀，介电常数较高，因此，提高了半导体器件的性能。
附图说明
图1至图2是一种半导体器件形成过程的结构示意图；
图3至图7是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图2是一种半导体器件形成过程的结构示意图。
参考图1，提供基底101，所述基底的材料为单晶硅，所述基底上具有待刻蚀层102；在待刻蚀层102上形成图形化层103，所述图形化层103暴露出待刻蚀层102部分表面。
参考图2，以所述图形化层103为掩膜，刻蚀去除部分待刻蚀层102，直至暴露出基底101的表面，在待刻蚀层102中形成凹槽104。
在形成凹槽104的过程中，为了保证所述凹槽104内的待刻蚀层102被完全去除，会延长刻蚀时间以进行过刻蚀，即会刻蚀掉部分基底101表面。通常在过刻蚀基底101后，凹槽104底部的基底101表面的粗糙度较高，过刻蚀工艺使得凹槽104底部的基底101表面单晶硅的结构从<100>面变成 <111>面，而<111>面在炉管工艺中生长形成氧化硅的厚度高于<100>面，导致后续在凹槽104底部的基底101表面形成的氧化硅厚度不均匀，从而影响所要形成的器件的电性能与良率。
在刻蚀去除所述待刻蚀层时，所述过刻蚀时间依据所述待刻蚀层的厚度来确定，一般为过刻蚀时间为需要去除的待刻蚀层所需要的刻蚀时间的30％，当待刻蚀层越厚时，过刻蚀时间越长，过刻蚀后的基底表面的平整度越低，表面粗糙度越高，后续在基底上形成的氧化硅的厚度差异越大，影响器件的性能。
本发明中，通过在第一刻蚀后在凹槽底部的基底表面形成第一牺牲层，使第二刻蚀过程主要用于去除第一牺牲层和残留的待刻蚀层，相应的使第二刻蚀对凹槽底部基底的刻蚀时间较少，则基底表面受到的损伤较小，基底表面的粗糙度较小，有利于后续形成厚度均匀的氧化物层，从而提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图7是本发明一实施例中半导体器件形成过程的结构示意图。
参考图3，提供基底201，在基底201表面形成待刻蚀层202。
本实施例中，所述半导体器件为平面式的MOS晶体管，基底201为平面式的半导体衬底，所述平面式半导体衬底的材料为单晶硅。
在一实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明，相应的，基底201包括半导体衬底(图未示)和位于半导体衬底上的鳍部。
所述半导体衬底的材料为单晶硅。所述鳍部通过图形化所述半导体衬底而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。所述鳍部的材料为单晶硅。
形成所述待刻蚀层202的工艺包括：化学气相沉积工艺或物理气相沉积工艺。
所述待刻蚀层202的材料包括：氧化硅、氮化硅或氮氧化硅。
本实施例中，所述待刻蚀层202的材料为氧化硅。
其他实施例中，所述待刻蚀层202的材料为氮化硅或氮氧化硅。
参考图4，形成待刻蚀层202后，在待刻蚀层202表面形成图形化层203，所述图形化203暴露出部分待刻蚀层202表面。
后续以所述图形化层203为掩膜刻蚀待刻蚀层202。
所述图形化层203的材料包括：光刻胶。
形成所述图形化层203的过程包括：在待刻蚀层202上旋涂形成初始图层(未图示)，对所述初始图层进行曝光处理，所述曝光过程中的曝光模板暴露出需要刻蚀的部分待刻蚀层202的位置，对曝光后的初始图层进行显影处理，去除部分初始图层，暴露出待刻蚀层202部分表面，形成所述图形化层 203。
参考图5，形成图形化层203后，以所述图形化层203为掩膜，采用第一刻蚀工艺去除部分待刻蚀层202，直至暴露出基底201表面，在待刻蚀层202 内形成凹槽204。
刻蚀所述待刻蚀层202的工艺包括各向同性湿法刻蚀工艺。
所述第一刻蚀工艺包括湿法刻蚀工艺。
本实施例中，所述待刻蚀层202为氧化硅，所述第一刻蚀的工艺参数包括：采用的刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液为氟化铵与氢氟酸的混合溶液，且氟化铵与氢氟酸的体积比为6:1～100:1。
其他实施例中，所述待刻蚀层202为氮化硅，所述第一刻蚀的工艺参数包括：刻蚀溶液为稀释的氢氟酸溶液，所述氢氟酸溶液中HF与H2O的体积比为1/2000～1/100。
去除基底201表面部分待刻蚀层202，直至暴露出基底201表面，形成凹槽204；此时凹槽204底部表面还残留有部分待刻蚀层202未被完全去除，同时凹槽204底部表面暴露出部分基底201表面，需要进行第二刻蚀工艺以便完全去除所述待刻蚀层202。第二刻蚀工艺前，在凹槽204底部形成第一牺牲层205，所述第二刻蚀工艺主要用于去除第一牺牲层205和残留的待刻蚀层 202，减少了对基底201的刻蚀，使得凹槽204底部的基底201表面平整度较高，粗糙度较低，后续在凹槽204底部的基底201表面形成的栅介质层的厚度均匀，介电系数高，从而提高器件的性能。
形成凹槽204之后，进行表面处理前，还包括去除待刻蚀层202表面的图形化层203。
去除所述图形化层203的工艺为灰化工艺。
参考图6，形成凹槽204后，对所述凹槽204底部表面进行表面处理，在凹槽204底部表面形成第一牺牲层205。
形成凹槽204后，对所述凹槽204底部表面进行表面处理前，还包括：对所述凹槽204底部表面进行酸性处理。
所述酸性处理可以中和第一刻蚀工艺中的刻蚀溶液，使得表面处理时的效果更好。
所述酸性处理的溶液为有机酸溶液，所述有机酸溶液包括醋酸、甲酸、乙酸或丙酸。
本实施例中，所述酸性处理的参数包括：采用醋酸溶液冲洗所述凹槽204 底部，所述醋酸溶液的体积百分比为5％～15％，时间为5分钟～10分钟，所述醋酸溶液的速率为5升/分钟。
其他实施例中，所述酸性处理可以为甲酸，乙酸，丙酸等有机酸溶液。
本实施例中，所述基底201为半导体衬底，所述酸性处理和表面处理作用于半导体衬底表面。
其他实施例中，所述基底201包括半导体衬底和位于半导体衬底上的鳍部；对凹槽204底部暴露出的鳍部表面进行酸性处理和表面处理，在凹槽204 底部暴露出的鳍部表面形成第一牺牲层205。
第一牺牲层205在后续第二刻蚀工艺中，消耗掉部分第二刻蚀的刻蚀时间，减小了对基底201的刻蚀时间，使得基底201的表面刻蚀减小，表面平整度较高，后续在基底201表面形成的栅介质层厚度较均匀，从而使得所形成的半导体器件的性能提高。
所述第一牺牲层205的厚度为10埃～40埃。所述第一牺牲层205的厚度选择此范围的意义包括：若所述第一牺牲层205的厚度过小，导致绝缘性差，漏电；若所述第一牺牲层205的厚度过大，导致阈值电压过大，难以导通。
所述第一牺牲层205的材料包括：氧化硅、氮化硅或氮氧化硅。
本实施例中，所述第一牺牲层205的材料为氧化硅。
所述表面处理包括氧化处理。
所述氧化处理包括湿法氧化处理。
本实施例中，所述氧化处理为湿法氧化处理，所述湿法氧化处理的参数包括：采用的溶液为双氧水溶液，所述双氧水溶液的体积百分比为20％～40％，氧化时间为5分钟～10分钟，所述双氧水溶液的速率为5升/分钟。
在一实施例中，所述氧化处理为湿法氧化处理，所述湿法氧化处理的参数包括：采用的溶液为含臭氧的水溶液，臭氧的质量百分比浓度为 0.1mg/L～10mg/L，氧化时间为30秒～120秒。
在其它实施例中，所述氧化处理为干法氧化处理。
参考图7，形成第一牺牲层205后，采用第二刻蚀工艺去除凹槽204底部的第一牺牲层205，暴露出凹槽204底部的基底201表面。
所述第二刻蚀工艺包括湿法刻蚀工艺。
本实施例中，所述第二刻蚀工艺的参数包括：采用的刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液为氟化铵与氢氟酸的混合溶液，且氟化铵与氢氟酸的体积比为6:1～100:1。
第一刻蚀去除基底201表面的部分待刻蚀层202，形成凹槽204；此时凹槽204底部表面还残留有部分待刻蚀层202未被完全去除，凹槽204底部表面暴露出部分基底201表面，通过对凹槽204底部表面暴露出的基底201表面进行表面处理，在凹槽204底部表面形成第一牺牲层205；第二刻蚀工艺主要用于去除第一牺牲层205和凹槽204底部表面之前残留的待刻蚀层202，对凹槽204底部暴露出的基底201表面的损伤减少，凹槽204底部暴露出基底201表面的粗糙度较小，使得凹槽204底部暴露出的基底201表面的平整度较好，后续在凹槽204底部暴露出的基底201表面形成的栅介质层的厚度均匀，形成栅介质层后，使得栅介质层的质量较好，且栅介质层的介电常数较高。综上，提高了半导体器件的性能。
本实施例中，所述待刻蚀层202的材料为氧化硅，所述第一牺牲层205 的材料为氧化硅，所述第一刻蚀工艺和第二刻蚀工艺均用于去除氧化硅，所述第二刻蚀工艺的刻蚀时间为第一刻蚀工艺刻蚀时间的十分之三。
第二刻蚀工艺的刻蚀时间为第一刻蚀工艺时间的十分之三，能够保证完全去除待刻蚀层202的残留。
其他实施例中，所述待刻蚀层202的材料为氮化硅，所述第一牺牲层205 的材料为氧化硅，凹槽204底部基底201表面的材料为硅，所述湿法刻蚀处理需要选择能够去除氮化硅和氧化硅，同时对硅的影响较小的溶液。
第二刻蚀工艺去除第一牺牲层205后，在凹槽204底部的基底表面形成栅介质层(未图示)。
本实施例中，所述栅介质层位于凹槽204底部的半导体衬底表面。
其他实施例中，所述栅介质层横跨鳍部、且覆盖鳍部的部分顶部表面和部分侧壁表面。
所述栅介质层的材料为氧化硅。
本实施例中，还包括：形成栅电极层，所述栅电极层位于栅介质层表面。
通过第一刻蚀去除部分待刻蚀层202以形成凹槽204，此时凹槽204内会有部分待刻蚀层202残留；对凹槽204底部的基底201表面进行表面处理形成第一牺牲层，使的第二刻蚀过程主要用于去除第一牺牲层205和残留的待刻蚀层202，相应的使第二刻蚀对凹槽204底部基底201的刻蚀减少，则凹槽 204底部基底201表面受到的损伤较小，所述基底201表面的粗糙度较小，有利于后续形成厚度均匀的氧化物层，从而提高了半导体器件的性能。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底表面具有待刻蚀层；
采用第一刻蚀工艺去除部分待刻蚀层，直至暴露出基底表面，在待刻蚀层内形成凹槽，去除的部分待刻蚀层位于所述凹槽内；
对所述凹槽底部基底表面进行表面处理，在凹槽底部基底表面形成第一牺牲层；
采用第二刻蚀工艺去除凹槽底部的第一牺牲层，暴露出凹槽底部的基底表面；
所述第二刻蚀工艺的刻蚀时间为第一刻蚀工艺刻蚀时间的十分之三。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述表面处理包括氧化处理。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述氧化处理包括湿法氧化处理。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述湿法氧化处理的参数包括：氧化溶液为双氧水溶液，所述双氧水溶液中双氧水与H2O的体积百分比为20％～40％，氧化时间为5分钟～10分钟。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述湿法氧化处理的参数包括：氧化溶液为含臭氧的水溶液，所述臭氧的水溶液中臭氧的质量百分比浓度为0.1mg/L～10mg/L，氧化时间为30秒～120秒。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一牺牲层的厚度为10埃～40埃。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述凹槽的方法包括：在待刻蚀层表面形成图形化层，所述图形化层暴露出部分待刻蚀层表面；以所述图形化层为掩膜，刻蚀所述待刻蚀层，直至暴露出基底表面，形成凹槽。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述待刻蚀层的材料包括：氧化硅、氮化硅或氮氧化硅。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一刻蚀工艺包括湿法刻蚀工艺。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，当所述待刻蚀层的材料为氧化硅时，所述第一刻蚀工艺的工艺参数包括：采用的刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液为氟化铵与氢氟酸的混合溶液，且氟化铵与氢氟酸的体积比为6:1～100:1。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成凹槽后，对所述凹槽底部表面进行表面处理前，还包括：对所述凹槽底部表面进行酸性处理。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述酸性处理的溶液为有机酸溶液。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述有机酸溶液包括：甲酸、乙酸或丙酸。
14.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第一牺牲层的材料包括：氧化硅、氮化硅或氮氧化硅。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第二刻蚀工艺包括湿法刻蚀工艺。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，当所述第一牺牲层的材料为氧化硅时，所述第二刻蚀工艺的参数包括：采用的刻蚀液为缓冲氧化物刻蚀液，所述缓冲氧化物刻蚀液为氟化铵与氢氟酸的混合溶液，且氟化铵与氢氟酸的体积比为6:1～100:1。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，进行第二刻蚀工艺后，在所述凹槽底部表面形成栅介质层，所述栅介质层的材料为氧化硅。
18.一种根据权利要求1至17任意一项方法形成的半导体器件。
CN201810049867.4A 2018-01-18 2018-01-18 半导体器件及其形成方法 Active CN110060919B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810049867.4A CN110060919B (zh) 2018-01-18 2018-01-18 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810049867.4A CN110060919B (zh) 2018-01-18 2018-01-18 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN110060919A CN110060919A (zh) 2019-07-26
CN110060919B true CN110060919B (zh) 2021-08-06

Family

ID=67315663

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810049867.4A Active CN110060919B (zh) 2018-01-18 2018-01-18 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN110060919B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582262B (zh) * 2020-11-27 2022-10-04 中国电子科技集团公司第十三研究所 一种多层材料的非选择性湿法腐蚀方法及其应用

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102931067A (zh) * 2012-10-30 2013-02-13 中国电子科技集团公司第五十五研究所 一种减小碳化硅凹槽损伤提高肖特基栅可靠性的方法
CN103000534A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 沟槽式p型金属氧化物半导体功率晶体管制造方法
CN103137483A (zh) * 2011-11-30 2013-06-05 上海华虹Nec电子有限公司 一种消除沟槽顶端尖角的方法
CN104810268A (zh) * 2014-01-29 2015-07-29 北大方正集团有限公司 沟槽型功率器件栅氧化层的制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546226B2 (en) * 2011-07-25 2013-10-01 United Microelectronics Corp. SONOS non-volatile memory cell and fabricating method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137483A (zh) * 2011-11-30 2013-06-05 上海华虹Nec电子有限公司 一种消除沟槽顶端尖角的方法
CN102931067A (zh) * 2012-10-30 2013-02-13 中国电子科技集团公司第五十五研究所 一种减小碳化硅凹槽损伤提高肖特基栅可靠性的方法
CN103000534A (zh) * 2012-12-26 2013-03-27 上海宏力半导体制造有限公司 沟槽式p型金属氧化物半导体功率晶体管制造方法
CN104810268A (zh) * 2014-01-29 2015-07-29 北大方正集团有限公司 沟槽型功率器件栅氧化层的制备方法

Also Published As

Publication number Publication date
CN110060919A (zh) 2019-07-26

Similar Documents

Publication Publication Date Title
US9048087B2 (en) Methods for wet clean of oxide layers over epitaxial layers
US7439183B2 (en) Method of manufacturing a semiconductor device, and a semiconductor substrate
US20230377898A1 (en) Methods for reducing scratch defects in chemical mechanical planarization
CN104616980B (zh) 金属栅极的形成方法
CN108321090B (zh) 半导体器件及其形成方法
CN110060919B (zh) 半导体器件及其形成方法
JP4358556B2 (ja) 半導体装置の製造方法
KR100801744B1 (ko) 반도체소자의 금속게이트 형성방법
CN112397450B (zh) 半导体结构的形成方法
CN111863614B (zh) 半导体结构及其形成方法
CN108074803B (zh) 半导体结构及其形成方法
CN109585290B (zh) 半导体器件及其形成方法
CN107706153B (zh) 半导体器件的形成方法
KR100557611B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
JP4101130B2 (ja) 半導体装置の製造方法
US6727166B1 (en) Removal of silicon oxynitride material using a wet chemical process after gate etch processing
KR100608378B1 (ko) 반도체 소자의 리세스 게이트 형성방법
CN112768360A (zh) 半导体结构及其形成方法
KR20090027105A (ko) 듀얼 게이트 절연막 형성방법
JP2005079316A (ja) エッチング方法及び半導体装置の製造方法
JPH065565A (ja) 半導体装置の製造方法
JP2005079315A (ja) エッチング方法及び半導体装置の製造方法
KR100783642B1 (ko) 반도체 소자의 제조방법
KR100800944B1 (ko) 플래시 메모리의 게이트 전극 제조방법
CN115799063A (zh) 一种氧化物层的刻蚀方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant