CN110047447B - 扫描信号线驱动电路及具备其的显示装置 - Google Patents

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Abstract

本发明提供一种栅极驱动器(扫描信号线驱动电路)，其为可以抑制边框尺寸增大并中途停止扫描的栅极驱动器(用于具备触摸面板的显示装置的栅极驱动器)。在每个单元电路中设有薄膜晶体管(第一稳定化晶体管)T6，在薄膜晶体管T6中，栅极端子被提供帧期间结束时成为导通电平的清除信号CLR，漏极端子连接电荷存储节点N1，源极端子被提供关断电平的电位。在此，使薄膜晶体管T6的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。或者，薄膜晶体管T6采用多栅极结构，其它电荷存储节点关断晶体管采用单栅极结构。

Description

扫描信号线驱动电路及具备其的显示装置
技术领域
下面的公开涉及驱动配置在显示装置的显示部上的栅极总线(扫描信号线)的扫描信号线驱动电路，特别涉及在具备触摸面板的显示装置上设置的扫描信号线驱动电路。
背景技术
一直以来，已知有具备包括多根源极总线(视频信号线)及多根栅极总线(扫描信号线)的显示部的有源矩阵型液晶显示装置。关于这样的液晶显示装置，目前，用于驱动栅极总线的栅极驱动器(扫描信号线驱动电路)多作为IC(Integrated Circuit)芯片搭载于构成液晶面板的基板的周边部。但是，近年来，为了谋求窄边框化，在构成液晶面板的两片玻璃基板中的一个基板即TFT基板上直接形成栅极驱动器的情况逐渐增多。这种栅极驱动器被称为”单片栅极驱动器”。
有源矩阵型液晶显示装置的显示部上形成有：多根源极总线；多根栅极总线；分别与以上多根源极总线和多根栅极总线的交差点对应设置的多个像素形成部。上述多个像素形成部配置成矩阵状而构成像素阵列。各像素形成部包括：作为开关元件的薄膜晶体管，该薄膜晶体管的栅极端子与通过对应的交差点的栅极总线连接，并且，源极端子与通过该交差点的源极总线连接；及用于保持像素电压值的像素电容等。另外，在有源矩阵型液晶显示装置中还设置有上述栅极驱动器及用于驱动源极总线的源极驱动器(视频信号线驱动电路)。
表示像素电压值的视频信号通过源极总线传送。但是，各源极总线不能一次(同时)传送表示多行大小的像素电压值的视频信号。因此，逐行依次向配置成矩阵状的上述像素形成部内的像素电容写入(充电)视频信号。因此，栅极驱动器由包括多个级的移位寄存器构成，以使多根栅极总线每规定期间依次被选择。并且，通过从移位寄存器的各级依次输出有效的扫描信号，如上所述，逐行依次向像素电容写入视频信号。
需要说明的是，在本说明书中，将构成移位寄存器的各级(重复单元)的电路称为“单元电路”。另外，将逐行依次选择第一行栅极总线至最后一行栅极总线的操作简单称为“扫描”，将在第一行至最后一行中途停止扫描的操作称为“中途停止扫描”。而且，将扫描停止期间称为“暂停期间”。
图34为表示构成单片栅极驱动器的移位寄存器内的现有单元电路的一个构成例的电路图。由图34可知，单元电路由电容器和多个薄膜晶体管构成。在图34所示的单元电路中，若设置信号S由低电平变为高电平，则节点N1的电位因预充电而升高(节点N1中保持所需量的电荷)。这样一来，若当节点N1处于预充电状态时，输入时钟信号CKin由低电平变为高电平，则节点N1的电位大幅升高，输出信号(扫描信号)G形成高电平。由此，与该单元电路连接的栅极总线形成选择状态。通过从移位寄存器的第一级至最后一级依次进行如上操作，设于显示部的多根栅极总线按照规定期间依次形成选择状态。需要说明的是，在本说明书中，如上述节点N1那样，用于存储电荷以向与相应的单元电路连接的栅极总线输出高电平(导通电平)的扫描信号的节点被称为“电荷存储节点”。另外，如图34中的节点N2那样，用于控制电荷存储节点的电位的节点被称为“稳定化节点”。
然而，当单元电路内的薄膜晶体管的阈值电压较低时，薄膜晶体管位于关断状态时所产生的漏电流(关断漏电流)可能增大。若这样的漏电流增大，则栅极驱动器的操作变得不稳定，从而引起异常操作。
因此，日本特开2008-140489号公报中记载了，为了防止因关断漏电流造成移位寄存器的误操作，构成单元电路的多个晶体管中的部分晶体管采用双栅极结构。需要说明的是，关于移位寄存器的操作的稳定性相关内容，例如，日本特开2008-140490号公报、日本特开2002-55644号公报、日本特开平9-64375号公报中也有记载。另外，关于具备触摸面板的显示装置，例如，日本特开2014-164327号公报中进行了记载。
发明内容
本发明所要解决的技术问题
另外，关于液晶显示装置等显示装置，近年来，多搭载有检测手指或笔等的触摸位置的触摸面板功能。关于这一点，目前，外挂式(out-cell)触摸面板一直是主流，但近年来，将公共电极用作检测触摸位置的电极的完全内嵌式(full-in-cell)触摸面板的开发正在蓬勃发展。在具备如上完全内嵌式(full-in-cell)触摸面板的液晶显示装置中，如上所述那样将公共电极用作检测触摸位置的电极，因此，在未进行栅极总线扫描时需要进行检测触摸位置的处理。因此，为了确保充分的应答性能，在一个帧期间(一个垂直扫描期间)中需要设置多次用于检测触摸位置的期间即上述暂停期间。即，需要在一个帧期间内多次反复停止或重启扫描。需要说明的是，图35中，利用粗实线示意性表示从第一行栅极总线GL(1)至第i行(最后一行)栅极总线GL(i)依次进行扫描的情况。
关于栅极总线的扫描，当某一行栅极总线的扫描完成之后中途停止扫描时，在暂停期间结束之后，必须从该行的下一行栅极总线重启扫描。因此，当采用单片栅极驱动器时，在扫描的重启位置及与其附近的位置相对应的单元电路中，必须在暂停期间内保持电荷存储节点的电位(即，必须保持预充电状态)。但是，暂停期间的长度一般设置为100微秒～600微秒，在这么长的暂停期间内，与电荷存储节点连接的薄膜晶体管可能产生较大的关断漏电流。此时，在暂停期间内，电荷存储节点的电位降低，导致不能正常重启扫描。
在日本特开2008-140489号公报所公开的移位寄存器中，为了防止因关断漏电流造成移位寄存器的误操作，与电荷存储节点连接的多个薄膜晶体管的结构采用了双栅极结构。但是，如采用这样的构成，则每个单元电路的电路面积增大，因此，边框尺寸增大。另外，在日本特开2008-140489号公报中，关于扫描的停止及重启未有任何记载。
因此，下面的公开的目的在于，提供可以抑制边框尺寸增大并中途停止扫描的栅极驱动器(用于具备触摸面板的显示装置的栅极驱动器)。
解决问题的手段
作为一些实施方式中的扫描信号线驱动电路，其用于驱动配置在具备触摸面板的显示装置的显示部上的多根扫描信号线，具备：
移位寄存器，其由多个单元电路构成，所述单元电路基于多个时钟信号操作，分别包含多个晶体管且与对应的扫描信号线连接，
为了检测相对于所述触摸面板的触摸位置，在帧期间内设置的暂停期间内，所述多个时钟信号的时钟操作停止，
每个单元电路包含：
电荷存储节点，其用于存储电荷，以向对应的扫描信号线输出导通电平的扫描信号；
输出控制晶体管，其栅极端子与所述电荷存储节点连接，源极端子与对应的扫描信号线连接；
多个电荷存储节点关断晶体管，其用于根据栅极端子的电位使所述电荷存储节点的电位向着关断电平变化，
所述多个电荷存储节点关断晶体管包含第一稳定化晶体管，该第一稳定化晶体管中，栅极端子被提供帧期间结束时成为导通电平的清除信号，漏极端子与所述电荷存储节点连接，源极端子被提供关断电平的电位，
所述第一稳定化晶体管的栅极长度大于每个单元电路所包含的所述多个电荷存储节点关断晶体管中的除了所述第一稳定化晶体管以外的晶体管的栅极长度。
作为其它一些实施方式中扫描信号线驱动电路，其用于驱动配置在具备触摸面板的显示装置的显示部上的多根扫描信号线，所述扫描信号线驱动电路具备：
移位寄存器，其由多个单元电路构成，所述单元电路基于多个时钟信号操作，分别包括多个晶体管且与对应的扫描信号线连接，
为了检测相对于所述触摸面板的触摸位置，在帧期间内设置的暂停期间内，所述多个时钟信号的时钟操作停止，
每个单元电路包含：
电荷存储节点，其用于存储电荷，以向对应的扫描信号线输出导通电平的扫描信号；
输出控制晶体管，其栅极端子与所述电荷存储节点连接，源极端子与对应的扫描信号线连接；
多个电荷存储节点关断晶体管，其用于根据栅极端子的电位使所述电荷存储节点的电位向着关断电平变化，
所述多个电荷存储节点关断晶体管包括第一稳定化晶体管，该第一稳定化晶体管中，栅极端子被提供帧期间结束时成为导通电平的清除信号，漏极端子与所述电荷存储节点连接，源极端子被提供关断电平的电位，
在每个单元电路中，所述第一稳定化晶体管具有多栅极结构，所述多个电荷存储节点关断晶体管中的除了所述第一稳定化晶体管以外的晶体管具有单栅极结构。
发明效果
在构成扫描信号线驱动电路内的移位寄存器的单元电路中，在晶体管的漏极端子与电荷存储节点连接的暂停期间(中途停止扫描的期间)内产生瞬态漏电流的可能性高的晶体管、即第一稳定化晶体管的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。这样一来，通过使产生来自电荷存储节点的电荷的泄漏的可能性高的晶体管的栅极长度加长，可以停止并进行重启扫描而不会引起异常操作。另外，通过仅使第一稳定化晶体管的栅极长度大于其它电荷存储节点关断晶体管，可以抑制边框尺寸增大。由此，实现了可以抑制边框尺寸增大并中途停止扫描的扫描信号线驱动电路(用于具备触摸面板的显示装置的扫描信号线驱动电路)。
附图说明
图1为用于对全部实施方式中的电荷泄漏措施进行说明的图。
图2为表示全部实施方式中的液晶显示装置的功能构成的框图。
图3为表示全部实施方式中的一个像素形成部的构成的电路图。
图4为用于对第一实施方式中的栅极驱动器的简要构成进行说明的框图。
图5为表示上述第一实施方式中配置在显示部的一端侧的移位寄存器的构成的框图。
图6为表示上述第一实施方式中配置在显示部的另一端侧的移位寄存器的构成的框图。
图7为表示上述第一实施方式中的单元电路的构成的电路图。
图8为用于对上述第一实施方式中未中途停止扫描时的一个单元电路的操作进行说明的信号波形图。
图9为用于对上述第一实施方式中中途停止扫描时的移位寄存器(配置在显示部的一端侧的移位寄存器)的操作进行说明的信号波形图。
图10为上述第一实施方式中表示模拟结果的信号波形图，该模拟是指，在暂停期间内，使清除信号、控制信号VTP及直流电源电压的波形以与触摸检测信号的波形相同的方式变化。
图11为用于对上述第一实施方式中暂停期间内的薄膜晶体管T3o的状态进行说明的图。
图12为用于对上述第一实施方式中暂停期间内的薄膜晶体管T5o的状态进行说明的图。
图13为用于对上述第一实施方式中暂停期间内的薄膜晶体管T6o的状态进行说明的图。
图14为用于对第二实施方式中的栅极驱动器的简要构成进行说明的框图。
图15为表示上述第二实施方式中配置在显示部的一端侧的移位寄存器的构成的框图。
图16为表示上述第二实施方式中配置在显示部的另一端侧的移位寄存器的构成的框图。
图17为用于对上述第二实施方式中未中途停止扫描时的一个单元电路的操作进行说明的信号波形图。
图18为用于对上述第二实施方式中中途停止扫描时的移位寄存器(配置在显示部的一端侧的移位寄存器)的操作进行说明的信号波形图。
图19为用于对第三实施方式中的栅极驱动器的简要构成进行说明的框图。
图20为用于对第四实施方式中的栅极驱动器的简要构成进行说明的框图。
图21为表示上述第四实施方式中配置在显示部的一端侧的移位寄存器的构成的框图。
图22为表示上述第四实施方式中配置在显示部的另一端侧的移位寄存器的构成的框图。
图23为表示上述第四实施方式中的单元电路的构成的电路图。
图24为用于对上述第四实施方式中未中途停止扫描时的一个单元电路的操作进行说明的信号波形图。
图25为用于对上述第四实施方式中中途停止扫描时的移位寄存器(配置在显示部的一端侧的移位寄存器)的操作进行说明的信号波形图。
图26为表示上述第四实施方式的第一变形例中的单元电路的构成的电路图。
图27为表示上述第四实施方式的第二变形例中的单元电路的构成的电路图。
图28为用于对第五实施方式中的栅极驱动器的简要构成进行说明的框图。
图29为表示上述第五实施方式中配置在显示部的一端侧的移位寄存器的构成的框图。
图30为表示上述第五实施方式中配置在显示部的另一端侧的移位寄存器的构成的框图。
图31为用于对上述第五实施方式中，未中途停止扫描时的一个单元电路的操作进行说明的信号波形图。
图32为用于对上述第五实施方式中，中途停止扫描时的移位寄存器(配置在显示部的一端侧的移位寄存器)的操作进行说明的信号波形图。
图33为用于对第六实施方式中的栅极驱动器的简要构成进行说明的框图。
图34为表示现有单元电路的一个构成例的电路图。
图35为用于对在具备完全内嵌式(full-in-cell)触摸面板的液晶显示装置中，一个帧期间内需要设置多次暂停期间这一情况进行说明的图。
具体实施方式
下面，对实施方式进行说明。需要说明的是，下面，将例举采用n沟道型薄膜晶体管的例子进行说明。关于这一点，在n沟道型晶体管中，漏极和源极中电位较高的一者被称为漏极，但在本说明书的说明中，将一个定义为漏极，另一个定义为源极，因此源极电位也可能高于漏极电位。
<0.显示装置的功能构成>
首先，对全部实施方式中通用的事项进行说明。图2为表示全部实施方式中的液晶显示装置的功能构成的框图。需要说明的是，由于图2为表示功能构成的图，因此构成部件之间的位置关系与实际情况不同。如图2所示，该液晶显示装置具备显示控制电路100、栅极驱动器200、源极驱动器300及显示部400。
另外，栅极驱动器200和显示部400形成在同一基板(构成液晶面板的两片基板中的一片基板即TFT基板)上。即，栅极驱动器200为单片栅极驱动器。需要说明的是，在全部实施方式中，假设构成显示部400的液晶面板与触摸面板形成一体。即，全部实施方式中的液晶显示装置为具备完全内嵌式(full-in-cell)触摸面板的液晶显示装置。关于触摸面板的构成，可以采用公知的构成，因此不予赘述。
图2中，显示部400上配置有多根源极总线(视频信号线)SL和多根栅极总线(扫描信号线)GL。在显示部400内，源极总线SL和栅极总线GL的交差点处设有形成像素的像素形成部。图3为表示一个像素形成部4的构成的电路图。像素形成部4包括：作为开关元件的像素TFT(薄膜晶体管)40，其栅极端子与通过对应的交差点的栅极总线GL连接，并且，源极端子与通过该交差点的源极总线SL连接；与像素TFT40的漏极端子连接的像素电极41；与形成在显示部400内的多个像素形成部4共同设置的公共电极44及辅助电容电极45；由像素电极41和公共电极44所形成的液晶电容42；由像素电极41和辅助电容电极45所形成的辅助电容43。像素电容46由液晶电容42和辅助电容43构成。需要说明的是，像素形成部4的构成不限定于图3所示的构成，例如，也可以采用未设有辅助电容43及辅助电容电极45的构成。另外，公共电极44也可以用作用于检测触摸位置的电极。当将公共电极44也用作用于检测触摸位置的电极时，公共电极44被按照段状分割为多个电极。
作为像素TFT40，可以采用：半导体层中使用非晶硅的薄膜晶体管(a-Si TFT)、半导体层中使用微晶硅的薄膜晶体管、半导体层中使用氧化物半导体的薄膜晶体管(氧化物TFT)、半导体层中使用低温多晶硅的薄膜晶体管(LTPS-TFT)等。作为氧化物TFT，例如，可以采用：具有包括In-Ga-Zn-O类半导体(例如，铟镓锌氧化物)的氧化物半导体层的薄膜晶体管。关于这一点，栅极驱动器200内的薄膜晶体管也相同。需要说明的是，通过采用氧化物TFT，可以降低关断漏电流。
下面，对图2所示的构成部件的操作进行说明。显示控制电路100接收由外部发送来的图像信号DAT和水平同步信号或垂直同步信号等定时信号组TG，数码视频信号DV输出用于控制栅极驱动器200的操作的栅极控制信号GCTL和用于控制源极驱动器300的操作的源极控制信号SCTL。栅极控制信号GCTL中包括栅极启动脉冲信号、栅极时钟信号等。源极控制信号SCTL中包括源极启动脉冲信号、源极时钟信号及锁存选通信号。
栅极驱动器200基于由显示控制电路100发送来的栅极控制信号GCTL，以一个垂直扫描期间为期间，反复向各栅极总线GL施加有效的扫描信号。即，栅极驱动器200对栅极总线GL进行扫描。其中，进行触摸位置检测处理时，中途停止扫描。
源极驱动器300基于由显示控制电路100发送来的数码视频信号DV和源极控制信号SCTL向源极总线SL施加驱动用视频信号。此时，在源极驱动器300中，在产生源极时钟信号脉冲的定时，依次保持数码视频信号DV，该数码视频信号DV表示应施加至各源极总线SL的电压。并且，在产生锁存选通信号的脉冲的定时，上述所保持的数码视频信号DV被转换为模拟电压。该转换后的模拟电压被作为驱动用视频信号而一次性施加至全部源极总线SL。
如上所述，通过向栅极总线GL施加扫描信号，并向源极总线SL施加驱动用视频信号，与由外部发送来的图像信号DAT相对应的图像被显示在显示部400上。
另外，在图2所示的构成部件中，每个实施方式的栅极驱动器200的构成都不同。因此，下面，按照每个实施方式，对栅极驱动器200的详细构成进行说明。
<1.第一实施方式>
<1.1栅极驱动器的简要构成>
图4为用于对本实施方式中的栅极驱动器200的简要构成进行说明的框图。本实施方式中的栅极驱动器200由配置在显示部400的一端侧(图4中的左侧)的移位寄存器210L和配置在显示部400的另一端侧(图4中的右侧)的移位寄存器210R构成。显示部400中配置有i根栅极总线GL(1)～GL(i)，移位寄存器210L驱动地奇数行栅极总线GL，移位寄存器210R驱动第偶数行栅极总线GL。即，在本实施方式中，栅极总线GL(1)～GL(i)通过被称为“梳齿驱动”或者“交错驱动”的驱动方式而被驱动。
移位寄存器210L由p个单元电路2L(1)～2L(p)构成，移位寄存器210R由p个单元电路2R(1)～2R(p)构成。P为i/4。需要说明的是，图4中，移位寄存器210L内的单元电路带有以“2L”开头的附图标记，而移位寄存器210R内的单元电路带有以“2R”开头的附图标记，但下面，当提到不特定的单元电路时，单元电路仅带有附图标记2。
由图4可知，在本实施方式中，每个单元电路2与两根栅极总线GL连接。更具体而言，若将q设为1以上且p以下的整数，则移位寄存器210L内的单元电路2L(q)与栅极总线GL(4q-3)及栅极总线GL(4q-1)连接，移位寄存器210R内的单元电路2R(q)与栅极总线GL(4q-2)及栅极总线GL(4q)连接。
<1.2移位寄存器的构成>
图5为表示移位寄存器210L的构成的框图。图6为表示移位寄存器210R的构成的框图。如上所述，移位寄存器210L由p个单元电路2L(1)～2L(p)构成，移位寄存器210R由p个单元电路2R(1)～2R(p)构成。
向移位寄存器210L提供栅极启动脉冲信号GSP1、GSP3、清除信号CLR1、CLR3、栅极时钟信号CK1、CK3、CK5及CK7以及控制信号VTP1作为栅极控制信号GCTL。向移位寄存器210R提供栅极启动脉冲信号GSP2、GSP4、清除信号CLR2、CLR4、栅极时钟信号CK2、CK4、CK6及CK8以及控制信号VTP2作为栅极控制信号GCTL。另外，也向移位寄存器210L、210R提供高电平的直流电源电压VDD及低电平的直流电源电压VSS。栅极时钟信号CK1～CK8为八相的时钟信号。需要说明的是，由图5及图6可知，由于移位寄存器210L和移位寄存器210R的构成相同，因此，下面仅对移位寄存器210L的构成进行说明，而省略有关移位寄存器210R的构成的说明。
在移位寄存器210L中，提供给每个单元电路2的信号如下所述(参见图5)。若设o为奇数，e为偶数，则向单元电路2L(o)提供栅极时钟信号CK1作为输入时钟信号CKA，并且，提供栅极时钟信号CK3作为输入时钟信号CKC，向单元电路2L(e)提供栅极时钟信号CK5作为输入时钟信号CKA，并且，提供栅极时钟信号CK7作为输入时钟信号CKC。另外，向任意级(在此，设为第q级)的单元电路2L(q)提供由单元电路2L(q-1)所输出的输出信号G1作为设置信号S1，并提供由单元电路2L(q-1)输出的输出信号G2作为设置信号S2，提供由单元电路2L(q+1)输出的输出信号G1作为重置信号R1，提供由单元电路2L(q+1)输出的输出信号G2作为重置信号R2。其中，向单元电路2L(1)提供栅极启动脉冲信号GSP1作为设置信号S1，并且，提供栅极启动脉冲信号GSP3作为设置信号S2，向单元电路2L(p)提供清除信号CLR1作为重置信号R1，并且，提供清除信号CLR3作为重置信号R2。另外，向全部单元电路2均提供直流电源电压VSS、直流电源电压VDD、控制信号VTP1及清除信号CLR3。控制信号VTP1是仅在暂停期间形成高电平的信号，清除信号CLR3是在全部栅极总线GL扫描结束后形成高电平的信号。需要说明的是，清除信号CLR1、CLR3及控制信号VTP1的低电平侧的电位与基于直流电源电压VSS的电位相等。
由移位寄存器210L的每个单元电路2输出输出信号G1、G2。由任意级(这里，设为第q级)的单元电路2L(q)输出的输出信号G1被提供给栅极总线GL(4q-3)作为扫描信号G(4q-3)，除此之外，被提供给单元电路2L(q-1)作为重置信号R1，并且，被提供给单元电路2L(q+1)作为设置信号S1。由任意级的单元电路2L(q)输出的输出信号G2被提供给栅极总线GL(4q-1)作为扫描信号G(4q-1)，除此之外，被提供给单元电路2L(q-1)作为重置信号R2，并且，被提供给单元电路2L(q+1)作为设置信号S2。其中，由单元电路2L(1)输出的输出信号G1、G2不会被提供给其它单元电路作为重置信号，由单元电路2L(p)输出的输出信号G1、G2不会被提供给其它单元电路作为设置信号。
需要说明的是，虽然向移位寄存器210L提供了两个栅极启动脉冲信号GSP1、GSP3，但也可以仅向移位寄存器210L提供一个栅极启动脉冲信号。此时，仅第一级单元电路2L(1)与其它单元电路的操作状态不同，因此，优选由第一级单元电路2L(1)输出的输出信号G1、G2作为虚拟输出。
另外，虽然向移位寄存器210L提供两个清除信号CLR1、CLR3，但也可以仅向移位寄存器210L提供一个清除信号。此时，仅第p级单元电路2L(p)与其它单元电路的操作状态不同，因此，优选由第p级单元电路2L(p)输出的输出信号G1、G2作为虚拟输出。
<1.3单元电路的构成>
图7为表示本实施方式中的单元电路2的构成的电路图。需要说明的是，图7所示的单元电路2与第n行栅极总线GL(n)及第(n+2)行栅极总线GL(n+2)连接。如图7所示，该单元电路2具备20个薄膜晶体管T1o～T9o、T1e～T9e、T10及T11以及两个电容器(电容元件)C1o、C1e。另外，该单元电路2除用于直流电源电压VSS的输入端子以外，还具有九个输入端子21o～23o、21e～23e及24～26以及两个输出端子29o、29e。在此，接收输入时钟信号CKA的输入端子带有附图标记21o，接收设置信号S1的输入端子带有附图标记22o，接收重置信号R1的输入端子带有附图标记23o，接收输入时钟信号CKC的输入端子带有附图标记21e，接收设置信号S2的输入端子带有附图标记22e，接收重置信号R2的输入端子带有附图标记23e，接收直流电源电压VDD的输入端子带有附图标记24，接收清除信号CLR的输入端子带有附图标记25，接收控制信号VTP的输入端子带有附图标记26。另外，输出输出信号G(n)的输出端子带有附图标记29o，输出输出信号G(n+2)的输出端子带有附图标记29e。图7中的清除信号CLR相当于图5中的清除信号CLR3，图7中的控制信号VTP相当于图5中的控制信号VTP1，图7中的输出信号G(n)相当于图5中的输出信号G1，图7中的输出信号G(n+2)相当于图5中的输出信号G2。需要说明的是，在与移位寄存器210L连接的栅极总线GL中，与奇数号栅极总线GL相对应的构成部件在附图标记的末尾带有“o”，与偶数号栅极总线GL相对应的构成部件在附图标记的末尾带有“e”。
接着，对单元电路2内的构成部件之间的连接关系进行说明。薄膜晶体管T1o的栅极端子、薄膜晶体管T2o的源极端子、薄膜晶体管T3o的漏极端子、薄膜晶体管T4o的栅极端子、薄膜晶体管T5o的漏极端子、薄膜晶体管T6o的漏极端子及电容器C1o的一端经由电荷存储节点N1(n)彼此连接。同样地，薄膜晶体管T1e的栅极端子、薄膜晶体管T2e的源极端子、薄膜晶体管T3e的漏极端子、薄膜晶体管T4e的栅极端子、薄膜晶体管T5e的漏极端子、薄膜晶体管T6e的漏极端子及电容器C1e的一端经由电荷存储节点N1(n+2)彼此连接。另外，薄膜晶体管T4o的漏极端子、薄膜晶体管T5o的栅极端子、薄膜晶体管T7o的栅极端子、薄膜晶体管T4e的漏极端子、薄膜晶体管T5e的栅极端子、薄膜晶体管T7e的栅极端子、薄膜晶体管T10的源极端子及薄膜晶体管T11的漏极端子经由稳定化节点N2彼此连接。
关于薄膜晶体管T1o，栅极端子与电荷存储节点N1(n)连接，漏极端子与输入端子21o连接，源极端子与输出端子29o连接。关于薄膜晶体管T2o，栅极端子与输入端子22o连接，漏极端子与输入端子24连接，源极端子与电荷存储节点N1(n)连接。关于薄膜晶体管T3o，栅极端子与输入端子23o，漏极端子与电荷存储节点N1(n)连接，源极端子与用于直流电源电压VSS的输入端子连接。关于薄膜晶体管T4o，栅极端子与电荷存储节点N1(n)连接，漏极端子与稳定化节点N2连接，源极端子与用于直流电源电压VSS的输入端子连接。关于薄膜晶体管T5o，栅极端子与稳定化节点N2连接，漏极端子与电荷存储节点N1(n)连接，源极端子与用于直流电源电压VSS的输入端子连接。关于薄膜晶体管T6o，栅极端子与输入端子25连接，漏极端子与电荷存储节点N1(n)连接，源极端子与用于直流电源电压VSS的输入端子连接。关于薄膜晶体管T7o，栅极端子与稳定化节点N2连接，漏极端子与输出端子29o连接，源极端子与用于直流电源电压VSS的输入端子连接。关于薄膜晶体管T8o，栅极端子与输入端子25连接，漏极端子与输出端子29o连接，源极端子与用于直流电源电压VSS的输入端子连接。关于薄膜晶体管T9o，栅极端子与输入端子26连接，漏极端子与输出端子29o连接，源极端子与用于直流电源电压VSS的输入端子连接。关于薄膜晶体管T1e～T9e，其与薄膜晶体管T1o～T9o相同。
关于薄膜晶体管T10，栅极端子及漏极端子与输入端子24连接(即，形成二极管连接)，源极端子与稳定化节点N2连接。关于薄膜晶体管T11，栅极端子与输入端子25连接，漏极端子与稳定化节点N2连接，源极端子与用于直流电源电压VSS的输入端子连接。电容器C1o的一端与电荷存储节点N1(n)连接，另一端与输出端子29o连接。电容器C1e的一端与电荷存储节点N1(n+2)连接，另一端与输出端子29e连接。
另外，由图7可知，稳定化节点N2被与第n行栅极总线GL(n)相对应的部分和与第(n+2)行栅极总线GL(n+2)相对应的部分共用。通过采用这样的构成，可以减少栅极驱动器200整体所需元件的数量。
接着，对各构成部件的功能进行说明。在电荷存储节点N1(n)的电位为高电平时，薄膜晶体管T1o向输出端子29o提供输入时钟信号CKA的电位。当设置信号S1为高电平时，薄膜晶体管T2o使电荷存储节点N1(n)的电位向着高电平变化。当重置信号R1为高电平时，薄膜晶体管T3o使电荷存储节点N1(n)的电位向着低电平变化。当电荷存储节点N1(n)的电位为高电平时，薄膜晶体管T4o使稳定化节点N2的电位向着低电平变化。当稳定化节点N2的电位为高电平时，薄膜晶体管T5o使电荷存储节点N1(n)的电位向着低电平变化。当清除信号CLR为高电平时，薄膜晶体管T6o使电荷存储节点N1(n)的电位向着低电平变化。当稳定化节点N2的电位为高电平时，薄膜晶体管T7o使输出端子29o的电位(输出信号G(n)的电位)向着低电平变化。当清除信号CLR为高电平时，薄膜晶体管T8o使输出端子29o的电位(输出信号G(n)的电位)向着低电平变化。当控制信号VTP为高电平时，薄膜晶体管T9o使输出端子29o的电位(输出信号G(n)的电位)向着低电平变化。薄膜晶体管T1e～T9e与薄膜晶体管T1o～T9o相同。
只要薄膜晶体管T4o、薄膜晶体管T4e及薄膜晶体管T11中的至少一个不是开启状态，则薄膜晶体管T10能够以高电平维持稳定化节点N2的电位。当清除信号CLR为高电平时，薄膜晶体管T11使稳定化节点N2的电位向着低电平变化。电容器C1o作为用于使电荷存储节点N1(n)的电位升高的自举电容器起作用。电容器C1e作为用于使电荷存储节点N1(n+2)的电位升高的自举电容器起作用。
需要说明的是，在本实施方式中，薄膜晶体管T3o、T5o、T6o、T3e、T5e及T6e相当于电荷存储节点关断晶体管，薄膜晶体管T6o、T6e相当于第一稳定化晶体管，薄膜晶体管T3o、T3e相当于第二稳定化晶体管，薄膜晶体管T5o、T5e相当于第三稳定化晶体管。另外，薄膜晶体管T1o、T1e相当于输出控制晶体管。
<1.4栅极驱动器的操作>
接着，对栅极驱动器200的操作进行说明。首先，对未中途停止扫描时的操作进行说明，然后，对中途停止扫描时的操作进行说明。
<1.4.1未中途停止扫描时的操作>
图8为用于对未中途停止扫描时的一个单元电路2的操作进行说明的信号波形图。需要说明的是，假设向在此所说明的单元电路2提供栅极时钟信号CK1作为输入时钟信号CKA，并且，提供栅极时钟信号CK3作为输入时钟信号CKC。
在时刻t01以前的时段，设置信号S1为低电平，设置信号S2为低电平，电荷存储节点N1(n)的电位为低电平，输出信号G(n)为低电平，稳定化节点N2的电位为高电平，电荷存储节点N1(n+2)的电位为低电平，输出信号G(n+2)为低电平，重置信号R1为低电平，重置信号R2为低电平。关于输入时钟信号CKA(栅极时钟信号CK1)及输入时钟信号CKC(栅极时钟信号CK3)，则在高电平和低电平之间反复交替。另外，单元电路2内的薄膜晶体管T1o中存在寄生电容。因此，在时刻t01以前的时段，由于输入时钟信号CKA的时钟操作和薄膜晶体管T1o中寄生电容的存在，电荷存储节点N1(n)的电位可能产生变动。因此，输出端子29o的电位(输出信号G(n)的电位)即提供给栅极总线GL(n)的扫描信号G(n)的电位可能升高。但是，在稳定化节点N2的电位被保持在高电平的时段，薄膜晶体管T5o、T7o被保持在开启状态。因此，在时刻t01以前的时段，薄膜晶体管T5o、T7o保持为开启状态，电荷存储节点N1(n)的电位及输出端子29o的电位(输出信号G(n)的电位)可靠地保持在低电平。由此，即使输入时钟信号CKA的时钟操作所造成的噪音混入电荷存储节点N1(n)，对应的扫描信号G(n)的电位也不会升高。同样地，即使输入时钟信号CKC的时钟操作所造成的噪音混入电荷存储节点N1(n+2)，对应的扫描信号G(n+2)的电位也不会升高。由此，防止因输入时钟信号CKA、CKC的时钟操作而产生异常操作。
需要说明的是，例如，栅极时钟信号CK1和栅极时钟信号CK5具有互为相反相位的关系。关于这两个栅极时钟信号CK1、CK5，当栅极时钟信号CK1为高电平时，栅极时钟信号CK5形成低电平，当栅极时钟信号CK1为低电平时，栅极时钟信号CK5形成高电平。但是，不限定于这样的波形，也可以设置栅极时钟信号CK1及栅极时钟信号CK5双方均为低电平的时段。栅极时钟信号CK2和栅极时钟信号CK6的关系、栅极时钟信号CK3和栅极时钟信号CK7的关系及栅极时钟信号CK4和栅极时钟信号CK8的关系也相同。
到达时刻t01之后，设置信号S1由低电平变为高电平。因此，薄膜晶体管T2o变为开启状态，电容器C1o被充电。由此，电荷存储节点N1(n)的电位由低电平变为高电平，薄膜晶体管T1o变为开启状态。但是，在时刻t01时，输入时钟信号CKA(栅极时钟信号CK1)为低电平，因此，输出信号G(n)保持为低电平。另外，通过使电荷存储节点N1(n)的电位由低电平变为高电平，薄膜晶体管T4o变为开启状态。由此，稳定化节点N2的电位变为低电平。同样地，在时刻t02时，通过使设置信号S2由低电平变为高电平，电荷存储节点N1(n+2)的电位由低电平变为高电平。
到达时刻t03之后，输入时钟信号CKA(栅极时钟信号CK1)由低电平变为高电平。此时，薄膜晶体管T1o变为开启状态，因此，输出端子29o的电位与输入端子21o的电位一同升高。在此，如图7所示，由于在电荷存储节点N1(n)-输出端子29o之间设有电容器C1o，因此，电荷存储节点N1(n)的电位与输出端子29o的电位一同升高(电荷存储节点N1(n)被自举)。从而，向薄膜晶体管T1o的栅极端子施加较大的电压，输出信号G(n)的电位升高至足以使与输出端子29o连接的栅极总线GL(n)变为选择状态的电平。同样地，在时刻t04时，通过使输入时钟信号CKC(栅极时钟信号CK3)由低电平变为高电平，输出信号G(n+2)的电位升高至足以使与输出端子29e连接的栅极总线GL(n+2)变为选择状态的电平。
到达时刻t05之后，输入时钟信号CKA(栅极时钟信号CK1)由高电平变为低电平。由此，输出端子29o的电位(输出信号G(n)的电位)与输入端子21o的电位一同降低。若输出端子29o的电位降低，电荷存储节点N1(n)的电位也经由电容器C1o而降低。另外，在时刻t05时，重置信号R1由低电平变为高电平。由此，薄膜晶体管T3o变为开启状态。从而，电荷存储节点N1(n)的电位降低至低电平。由此，薄膜晶体管T4o变为关断状态。同样地，在时刻t06时，通过使输入时钟信号CKC(栅极时钟信号CK3)由高电平变为低电平，输出端子29e的电位(输出信号G(n+2)的电位)降低。另外，通过使重置信号R2由低电平变为高电平，电荷存储节点N1(n+2)的电位降低至低电平。由此，薄膜晶体管T4e变为关断状态。而且，在时刻t06，通过使薄膜晶体管T4o、T4e变为关断状态，稳定化节点N2的电位由低电平变为高电平。从而，薄膜晶体管T7o、T7e变为开启状态，输出端子29o的电位(输出信号G(n)的电位)及输出端子29e的电位(输出信号G(n+2)的电位)被拉向低电平。在时刻t06之后的时段，进行与时刻t01以前的时段相同的操作。
通过在每个单元电路2中进行如上操作，该液晶显示装置中设置的多根栅极总线GL(1)～GL(i)依次变为选择状态，依次向像素电容写入。
需要说明的是，全部栅极总线GL的扫描结束之后，清除信号CLR变为高电平。由此，薄膜晶体管T6o、T6e、T8o、T8e及T11变为开启状态。从而，电荷存储节点N1(n)、N1(n+2)、输出端子29o、29e及稳定化节点N2的电位被拉向低电平。即，全部单元电路2的状态被重置。如上重置全部单元电路2的状态的理由在于，若薄膜晶体管中的关断漏电流较小，则在每个单元电路2的内部节点除积蓄有残留电荷的状态下，进行帧切换，该残留电荷不会影响后续帧的显示。特别是当采用氧化物TFT时，如上重置全部单元电路2的状态非常重要。另外，优选地，即使在切断该液晶显示装置的电源时，也使清除信号CLR为高电平，并重置全部单元电路2的状态。
<1.4.2中途停止扫描时的操作>
图9为用于对中途停止扫描时的移位寄存器210L的操作进行说明的信号波形图。在此，假设在扫描信号G(n-2)变为高电平之后至扫描信号G(n)形成高电平之间设置暂停期间(时刻t11～t12的时段)。
在时刻t11以前的时段，如图9所示，扫描信号G依次变为高电平。到达时刻t11之后，栅极时钟信号CK1～CK8的时钟操作停止。需要说明的是，虽然在图9所示的例子中，栅极时钟信号CK8的时钟操作最后停止，栅极时钟信号CK1的时钟操作最先重启，但不限定于此。在整个暂停期间(时刻t11～t12的时段)，每个单元电路2内的电荷存储节点的电位被保持为时刻t11不久之前的电位。在图9所示的例子中，在整个暂停期间，电荷存储节点N1(n-4)、N1(n-2)、N1(n)及N1(n+2)的电位被保持为高电平。另外，如图9所示，在暂停期间内，控制信号VTP1被保持为高电平。由此，在暂停期间内，全部单元电路2的薄膜晶体管T9o、T9e保持为开启状态，全部扫描信号G保持为低电平。需要说明的是，虽然在图9中，在暂停期间的整个时段内，控制信号VTP1为高电平，但也可以在暂停期间内的部分时段，使控制信号VTP1为高电平。
到达时刻t12之后，栅极时钟信号CK1～CK8的时钟操作重启。由此，电荷存储节点N1(n)的电位显著升高(电荷存储节点N1(n)被自举)，扫描信号G(n)变为高电平。这样一来，从第n行开始重启栅极总线GL的扫描。
<1.5对于电荷泄漏的措施>
另外，暂停期间的长度依赖于面板的规格及触摸面板的性能规格，一般为100微秒～600微秒。该长度的暂停期间结束之后，为了如上所述那样正常重启扫描，需要在整个暂停期间内保持电荷存储节点N1(n)，N1(n+2)的电位。即，需要防止在暂停期间内电荷经由薄膜晶体管从电荷存储节点N1(n)、N1(n+2)泄漏(即，薄膜晶体管中的关断漏电流)。在本实施方式中，作为对于上述电荷泄漏的措施，在单元电路2内所设置的薄膜晶体管中，使薄膜晶体管T6o、T6e的栅极长度大于其它电荷存储节点关断晶体管(薄膜晶体管T3o、T5o、T3e及T5e)的栅极长度。下面，对采用这样的构成的理由进行说明。
当采用完全内嵌式(full-in-cell)触摸面板时，在暂停期间内，为了进行触摸位置检测处理，向公共电极44(图3参照)施加高频电压即触摸检测信号(触摸面板电压)。触摸检测信号的频率依赖于触摸面板的性能规格，一般设置为数10kHz～数100kHz(大多情况下为80kHz～600kHz)。触摸检测信号的振幅也依赖于触摸面板的性能规格，但该振幅通常设置为2V～12V。为了将作为高频电压的如上触摸检测信号施加给液晶面板内的公共电极44而不会产生失真、延时，优选地，在暂停期间内，使向栅极驱动器200的输入信号的一部分的波形以与触摸检测信号的波形相同的方式变化。因此，在本实施方式中，在暂停期间内向公共电极44施加触摸检测信号的时段中，使清除信号CLR(CLR1～CLR4)的波形、控制信号VTP(VTP1，VTP2)的波形及直流电源电压VSS的波形如图10所示地，以与触摸检测信号的波形相同的方式变化。
关于图7所示的单元电路2，作为电荷从电荷存储节点N1(n)、N1(n+2)流出的泄漏路径上的薄膜晶体管，可举出：漏极端子与电荷存储节点N1(n)或N1(n+2)连接且源极端子与用于直流电源电压VSS的输入端子连接的薄膜晶体管(电荷存储节点关断晶体管)T3o、T5o、T6o、T3e、T5e及T6e。在这些薄膜晶体管中，着眼于薄膜晶体管T3o、T5o及T6o。假设在暂停期间内，没有使向栅极驱动器200的输入信号的波形以与触摸检测信号的波形相同的方式变化的情况下，暂停期间内的薄膜晶体管T3o、T5o及T6o的栅极-源极电压Vgs均基本为0。这是因为，向薄膜晶体管T3o、T5o及T6o的源极端子提供有直流电源电压VSS，且，在暂停期间，提供给薄膜晶体管T3o的栅极端子的重置信号R1的电位、与薄膜晶体管T5o的栅极端子连接的稳定化节点N2的电位及提供给薄膜晶体管T6o的栅极端子的清除信号CLR的电位均与基于直流电源电压VSS的电位相等。此时，特别是，若采用氧化物TFT等关断特性优异的薄膜晶体管，无需为了防止电荷从电荷存储节点N1(n)电荷而专门增加薄膜晶体管T3o、T5o及T6o的栅极长度。薄膜晶体管T3e、T5e及T6e也相同。
但是，当在暂停期间内使向栅极驱动器200的输入信号的一部分(具体为清除信号CLR、控制信号VTP及直流电源电压VSS)的波形以与触摸检测信号的波形相同的方式变化时，即使采用关断特性优异的薄膜晶体管，薄膜晶体管的栅极-源极电压Vgs也会瞬时大于0，从而可能产生漏电流。关于真正的完全内嵌式(full-in-cell)触摸面板，多在制成之后或者模块化之后，通过调节暂停期间的长度或触摸检测信号的频率及振幅来进行触摸面板功能的最终调节。因此，制成之后，触摸检测信号的波形可能与栅极驱动器200设计时不同。因此，考虑到这一点，需要对电荷通过薄膜晶体管而泄漏采取措施。
在此，着眼于暂停期间内的薄膜晶体管T3o、T5o及T6o的状态。向薄膜晶体管T3o的栅极端子提供重置信号R1。关于这一点，如上所述，向任意级(这里设为第q级)的单元电路2L(q)提供由单元电路2L(q+1)输出的输出信号G1作为重置信号R1(参见图5)。换而言之，向与第n行栅极总线GL(n)对应的薄膜晶体管T3o的栅极端子提供用于第(n+4)行栅极总线GL(n+4)的扫描信号G(n+4)作为重置信号R1。因此，如图11所示，与第n行栅极总线GL(n)对应的薄膜晶体管T3o的栅极端子与和第(n+4)行栅极总线GL(n+4)对应的薄膜晶体管T9o的漏极端子连接。在此，如上所述，在暂停期间内，控制信号VTP被维持为高电平。因此，如图11所示，通过薄膜晶体管T9o，向薄膜晶体管T3o的栅极端子提供直流电源电压VSS。另外，在图9所示的例子中，在暂停期间内，电荷存储节点N1(n)的电位形成高电平。因此，如图12所示，通过薄膜晶体管T4o向薄膜晶体管T5o的栅极端子提供直流电源电压VSS。另外，如图13所示，向薄膜晶体管T6o的栅极端子提供低电平的清除信号CLR。另外，如上所述，在暂停期间内向公共电极44施加有触摸检测信号的时段中，清除信号CLR，控制信号VTP及直流电源电压VSS的波形以与触摸检测信号的波形相同的方式变化(参见图10)。考虑到以上方面，认为薄膜晶体管T3o、T5o及T6o的状态不存在差异。
但是，如图7所示，用于直流电源电压VSS的输入端子与多个薄膜晶体管(薄膜晶体管T3o、T3e、T4o、T4e、T5o、T5e、T6o、T6e、T7o、T7e、T8o、T8e、T9o、T9e及T11)连接，而用于清除信号CLR的输入端子25与少数薄膜晶体管(薄膜晶体管T6o、T6e、T8o、T8e及T11)连接。即，用于直流电源电压VSS的输入端子的负载大于用于清除信号CLR的输入端子25的负载。因此，在用于直流电源电压VSS的输入端子和用于清除信号CLR的输入端子25之间可能瞬时产生电位差(电压)。因此，关于栅极端子被提供清除信号CLR且源极端子被提供直流电源电压VSS的薄膜晶体管T6o、T6e，其在暂停期间内栅极-源极电压Vgs可能瞬时大于0。
图10为表示模拟结果的信号波形图，该模拟是指，在暂停期间内，使清除信号CLR、控制信号VTP及直流电源电压VSS的波形以与触摸检测信号的波形相同的方式变化。在该例子中，假设5.5型全HD的液晶面板负载。需要说明的是，触摸检测信号的实际波形不限定于图10所示的波形。另外，如上所述，触摸检测信号的波形也可能在例如模块之后而产生变更。
图10中，带有附图标记51的部分出现了距离输入端最远的位置处的清除信号CLR和直流电源电压VSS的波形变化的差异。由图10可知，清除信号CLR的波形失真较小，而直流电源电压VSS的波形失真较大。图10中，在附图标记52所示的部分，两者之间瞬时产生了较大的电位差。如图13所示，关于薄膜晶体管T6o，向其栅极端子提供清除信号CLR，源极端子提供直流电源电压VSS。因此，在薄膜晶体管T6o的栅极-源极之间瞬时产生电位差。从而，薄膜晶体管T6o中产生漏电流，电荷存储节点N1(n)的电位在暂停期间内降低。
由以上可知，当采用单片栅极驱动器时，为了在中途停止扫描之后正常地重启扫描，在可以作为电荷存储节点N1(n)、N1(n+2)的泄漏路径的薄膜晶体管T3o、T3e、T5o、T5e、T6o及T6e中，特别是抑制电荷经由薄膜晶体管T6o、T6e泄漏这一点非常重要。需要说明的是，薄膜晶体管T6o、T6e是为了在全部栅极总线GL的扫描结束之后重置电荷存储节点得到状态而设置的。因此，当在未设置暂停期间的构成中使用氧化物TFT时，增大薄膜晶体管T6o、T6e的沟道宽度(W尺寸)的必要性降低，该沟道宽度多设置为工艺许可的最小尺寸(例如5μm)。
考虑到以上方面，在本实施方式中，在单元电路2内所设置的电荷存储节点关断晶体管中，薄膜晶体管T6o、T6e的栅极长度大于其它电荷存储节点关断晶体管(薄膜晶体管T3o、T5o、T3e及T5e)的栅极长度。在电荷存储节点关断晶体管中，之所以仅增加薄膜晶体管T6o、T6e的栅极长度也是为了抑制边框尺寸增大。另外，目前，当采用氧化物TFT时，栅极长度多为4μm～9μm。而在本实施方式中，优选地，在电荷存储节点关断晶体管中，仅使薄膜晶体管T6o、T6e的栅极长度为10μm以上。其中，为了抑制边框尺寸增大，优选该栅极长度为30μm以下。
如上所述，在本实施方式中，如图1所示，薄膜晶体管T6(在薄膜晶体管中，栅极端子被提供帧期间结束时形成高电平的清除信号CLR，漏极端子与电荷存储节点N1连接，源极端子被提供直流电源电压VSS)的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。下述的第二～第六实施方式也相同。需要说明的是，图1中，与奇数号栅极总线GL对应的构成部件和与偶数号栅极总线GL对应的构成部件没有分开记载。因此，例如，图1中的薄膜晶体管T6相当于图7中的薄膜晶体管T6o及薄膜晶体管T6e。
<1.6效果>
根据本实施方式，作为漏极端子与电荷存储节点N1(n)、N1(n+2)连接，且，在暂停期间内瞬时产生漏电流的可能性较高的薄膜晶体管T6o、T6e，其栅极长度大于其它电荷存储节点关断晶体管(薄膜晶体管T3o、T5o、T3e及T5e)的栅极长度。这样一来，通过使电荷从电荷存储节点N1(n)、N1(n+2)泄漏的可能性较高的薄膜晶体管T6o、T6e的栅极长度较长，可以停止或重启扫描而不会引起异常操作。另外，通过仅使薄膜晶体管T6o、T6e的栅极长度大于其它电荷存储节点关断晶体管，抑制边框尺寸增大。如上所述，根据本实施方式，实现可以抑制边框尺寸增大并中途停止扫描的栅极驱动器(用于具备触摸面板的液晶显示装置的栅极驱动器)200。
<1.7变形例>
<1.7.1第一变形例>
在上述实施方式中，作为防止暂停期间内电荷从电荷存储节点N1(n)、N1(n+2)泄漏的措施，在单元电路2内所设置的电荷存储节点关断晶体管中，使薄膜晶体管T6o、T6e的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。但是，不限定于此，也可以通过使薄膜晶体管T6o、T6e为双栅极，来防止电荷从电荷存储节点N1(n)、N1(n+2)泄漏。更具体而言，在单元电路2内所设置的电荷存储节点关断晶体管中，仅使薄膜晶体管T6o、T6e为双栅极结构，使其它电荷存储节点关断晶体管为单栅极结构即可。通过这样的构成，也实现了可以抑制边框尺寸增大并中途停止扫描的栅极驱动器200。
需要说明的是，上述例举使薄膜晶体管T6o、T6e为双栅极的例子进行了说明，但也可以将薄膜晶体管T6o、T6e的栅极分割为三个以上。即，可以使薄膜晶体管T6o、T6e具有多栅极结构。
作为第二变形例及第二～第六实施方式，也可以仅使电荷存储节点关断晶体管中的薄膜晶体管T6(T6o、T6e)具有多栅极结构，来代替使薄膜晶体管T6(T6o、T6e)的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。
<1.7.2第二变形例>
在上述实施方式中，在电荷存储节点关断晶体管中，仅使薄膜晶体管T6o、T6e的栅极长度大于其它电荷存储节点关断晶体管。但是，当使用氧化物TFT以外的薄膜晶体管时，在暂停期间内电荷可能通过薄膜晶体管T6o、T6e以外的薄膜晶体管泄漏。
因此，也可以增大薄膜晶体管T3o、T3e、T5o及T5e的栅极长度。更具体而言，可以使用薄膜晶体管T6o、T6e、T3o、T3e、T5o及T5e的栅极长度大于单元电路2内的其它薄膜晶体管的栅极长度，也可以使薄膜晶体管T6o、T6e、T5o及T5e的栅极长度大于单元电路2内的其它薄膜晶体管的栅极长度，还可以使薄膜晶体管T6o、T6e、T3o及T3e的栅极长度大于单元电路2内的其它薄膜晶体管的栅极长度。需要说明的是，如第一变形例所示，也可以采用多栅极结构来代替增大栅极长度。
<2.第二实施方式>
<2.1栅极驱动器的简要构成>
图14为用于对本实施方式中的栅极驱动器200的简要构成进行说明的框图。与第一实施方式相同，本实施方式中的栅极驱动器200也有配置在显示部400的一端侧的移位寄存器210L和配置在显示部400的另一端侧的移位寄存器210R构成。在本实施方式中，与第一实施方式的差异在于，各栅极总线GL(1)～GL(i)被移位寄存器210L及移位寄存器210R双方驱动。即，各栅极总线GL(1)～GL(i)被从一端侧及另一端侧双方驱动。
移位寄存器210L由p个单元电路2L(1)～2L(p)构成，移位寄存器210R由p个单元电路2R(1)～2R(p)构成。P为i/2。与第一实施方式相同，每个单元电路2与两根栅极总线GL连接。
<2.2移位寄存器的构成>
图15为表示移位寄存器210L的构成的框图。图16为表示移位寄存器210R的构成的框图。在本实施方式中，向移位寄存器210L和移位寄存器210R输出相同的信号。向移位寄存器210L、210R提供栅极启动脉冲信号GSP1、GSP2、清除信号CLR1、CLR2、栅极时钟信号CK1～CK4及控制信号VTP作为栅极控制信号GCTL。另外，还向移位寄存器210L、210R提供高电平的直流电源电压VDD及低电平的直流电源电压VSS。栅极时钟信号CK1～CK4为四相的时钟信号。下面，进行对移位寄存器210L的构成进行说明，省略有关移位寄存器210R的构成的说明。
在移位寄存器210L中，提供给每个单元电路2的信号如下所述(参见图15)。若设o为奇数，e为偶数，则向单元电路2L(o)提供栅极时钟信号CK1作为输入时钟信号CKA，并且，提供栅极时钟信号CK2作为输入时钟信号CKB，向单元电路2L(e)提供栅极时钟信号CK3作为输入时钟信号CKA，并且，提供栅极时钟信号CK4作为输入时钟信号CKB。设置信号S1、S2及重置信号R1、R2与第一实施方式相同。另外，向全部单元电路2均提供直流电源电压VSS、直流电源电压VDD、控制信号VTP及清除信号CLR2。
由移位寄存器210L的每个单元电路2输出输出信号G1、G2。由任意级(这里，设为第q级)的单元电路2L(q)输出的输出信号G1被提供给栅极总线GL(2q-1)作为扫描信号G(2q-1)，除此之外，被提供给单元电路2L(q-1)作为重置信号R1，并且，被提供给单元电路2L(q+1)作为设置信号S1。由任意级的单元电路2L(q)输出的输出信号G2被提供给栅极总线GL(2q)作为扫描信号G(2q)，除此之外，被提供给单元电路2L(q-1)作为重置信号R2，并且，被提供给单元电路2L(q+1)作为设置信号S2。其中，由单元电路2L(1)输出的输出信号G1、G2不会被提供给其它单元电路作为重置信号，由单元电路2L(p)输出的输出信号G1、G2不会被提供给其它单元电路作为设置信号。
<2.3单元电路的构成>
单元电路2的构成与第一实施方式相同(参见图7)。其中图15及图16中的输入时钟信号CKB相当于图7中的输入时钟信号CKC(提供给输入端子21e的信号)。
<2.4栅极驱动器的操作>
<2.4.1未中途停止扫描时的操作>
图17为用于地本实施方式中未中途停止扫描时的一个单元电路2的操作进行说明的信号波形图。由图8及图17可知，处基于四相的栅极时钟信号CK1～CK4进行操作这一点以外，本实施方式中的单元电路2与第一实施方式相同地进行操作。
<2.4.2中途停止扫描时的操作>
图18为用于对中途停止扫描时的移位寄存器210L的操作进行说明的信号波形图。在此，假设在扫描信号G(n-1)变为高电平之后至扫描信号G(n)形成高电平之间设置暂停期间(时刻t31～t32的时段)。
在时刻t31以前的时段，如图18所示，扫描信号G依次变为高电平。到达时刻t31之后，栅极时钟信号CK1～CK4的时钟操作停止。在整个暂停期间(时刻t31～t32的时段)内，每个单元电路2内的电荷存储节点的电位保持为时刻t31不久之前电平。在图18所示的例子中，在整个暂停期间内，电荷存储节点N1(n-2)、N1(n-1)、N1(n)及N1(n+1)的电位被保持为高电平。另外，如图18所示，在暂停期间内，控制信号VTP被保持为高电平。由此，在暂停期间内，在全部单元电路2中，薄膜晶体管T9o、T9e被保持为开启状态，全部扫描信号G被保持为低电平。需要说明的是，虽然在图18中，在暂停期间整个时段内，控制信号VTP为高电平，但也可以在暂停期间内的部分时段，使控制信号VTP为高电平。
到达时刻t32之后，栅极时钟信号CK1～CK4的时钟操作重启。由此，电荷存储节点N1(n)的电位显著升高(电荷存储节点N1(n)被自举)，扫描信号G(n)变为高电平。这样一来，从第n行开始重启栅极总线GL的扫描。
<2.5对于电荷泄漏的措施>
在本实施方式中，也与第一实施方式相同地，在单元电路2内所设置的电荷存储节点关断晶体管中，使薄膜晶体管T6o、T6e的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。
<2.6效果>
在本实施方式中，与第一实施方式相同地，实现了可以抑制边框尺寸增大并中途停止扫描的栅极驱动器200。另外，根据本实施方式，由于各栅极总线GL从一端侧及另一端侧双方被驱动，因此，抑制因扫描信号G的波形失真而产生显示不良。
<3.第三实施方式>
图19为用于对本实施方式中的栅极驱动器200的简要构成进行说明的框图。本实施方式中的栅极驱动器200由配置在显示部400的一端侧的移位寄存器210构成。移位寄存器210由p个单元电路2(1)～2(p)构成。P为i/2。每个单元电路2与两根栅极总线GL连接。
由图14及图19可知，在第二实施方式中，各栅极总线GL(1)～GL(i)由一端侧及另一端侧双方被驱动，而在本实施方式中，各栅极总线GL(1)～GL(i)仅由一端侧被驱动。第二实施方式和本实施方式仅在这一点上不同，因此，省略有关移位寄存器的构成、单元电路的构成及栅极驱动器的操作的说明。
另外，关于对于电荷泄漏的措施，在本实施方式中，也是在单元电路2(参见图7)内所设置的电荷存储节点关断晶体管中，使薄膜晶体管T6o、T6e的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。
由以上可知，在本实施方式中，与第一实施方式相同地，也实现了可以抑制边框尺寸增大并中途停止扫描的栅极驱动器200。另外，根据本实施方式，由于移位寄存器210仅设置在显示部400的一端侧，因此，可以减小边框尺寸。
<4.第四实施方式>
<4.1栅极驱动器的简要构成>
图20为用于对本实施方式中的栅极驱动器200的简要构成进行说明的框图。本实施方式中的栅极驱动器200由配置在显示部400的一端侧的移位寄存器210L和配置在显示部400的另一端侧的移位寄存器210R构成。显示部400上配置有i根栅极总线GL(1)～GL(i)，移位寄存器210L驱动奇数行栅极总线GL，移位寄存器210R驱动偶数行栅极总线GL。即，在本实施方式中，与第一实施方式相同地，栅极总线GL(1)～GL(i)通过被称为“梳齿驱动”或者“交错驱动”的驱动方式而被驱动。
移位寄存器210L由p个单元电路2L(1)～2L(p)构成，移位寄存器210R由p个单元电路2R(1)～2R(p)构成。P为i/2。与第一～第三实施方式不同，在本实施方式中，每个单元电路2与一根栅极总线GL连接。若将q设为1以上且p以下的整数，则移位寄存器210L内的单元电路2L(q)与栅极总线GL(2q-1)连接，移位寄存器210R内的单元电路2L(q)与栅极总线GL(2q)连接。
<4.2移位寄存器的构成>
图21为表示移位寄存器210L的构成的框图。图22为表示移位寄存器210R的构成的框图。如上所述，移位寄存器210L由p个单元电路2L(1)～2L(p)构成，移位寄存器210R由p个单元电路2R(1)～2R(p)构成。
向移位寄存器210L提供栅极启动脉冲信号GSP1、GSP3、清除信号CLR1、CLR3及CLR5、栅极时钟信号CK1、CK3、CK5及CK7以及控制信号VTP1作为栅极控制信号GCTL。向移位寄存器210R提供栅极启动脉冲信号GSP2、GSP4、清除信号CLR2、CLR4及CLR6、栅极时钟信号CK2、CK4、CK6及CK8以及控制信号VTP2作为栅极控制信号GCTL。另外，也向移位寄存器210L、210R提供高电平的直流电源电压VDD及低电平的直流电源电压VSS。栅极时钟信号CK1～CK8为八相的时钟信号。下面，仅对移位寄存器210L的构成进行说明，省略有关移位寄存器210R的构成的说明。
在移位寄存器210L中，提供给每个单元电路2的信号如下所述(参见图21)。向单元电路2L(1)提供栅极时钟信号CK1作为输入时钟信号CKin，向单元电路2L(2)提供栅极时钟信号CK3作为输入时钟信号CKin，向单元电路2L(3)提供栅极时钟信号CK5作为输入时钟信号CKin，向单元电路2L(4)提供栅极时钟信号CK7作为输入时钟信号CKin。向单元电路2输入栅极时钟信号时，重复如上构成。另外，向任意级(在此，设为第q级)的单元电路2L(q)提供由单元电路2L(q-2)输出的输出信号G作为设置信号S，并提供由单元电路2L(q+3)输出的输出信号G作为重置信号R。其中，向单元电路2L(1)提供栅极启动脉冲信号GSP1作为设置信号S，向单元电路2L(2)提供栅极启动脉冲信号GSP3作为设置信号S，向单元电路2L(p-2)提供清除信号CLR1作为重置信号R，向单元电路2L(p-1)提供清除信号CLR3作为重置信号R，向单元电路2L(p)提供清除信号CLR5作为重置信号R。另外，向全部单元电路2均提供直流电源电压VSS、直流电源电压VDD、控制信号VTP1及清除信号CLR5。
由移位寄存器210L的每个单元电路2输出输出信号G。由任意级(在此，设为第q级)的单元电路2L(q)输出的输出信号G被提供给栅极总线GL(2q-1)作为扫描信号G(2q-1)，除此之外，被提供给单元电路2L(q-3)作为重置信号R，并且，被提供给单元电路2L(q+2)作为设置信号S。其中，由单元电路2L(1)～2L(3)输出的输出信号G不会被提供给其它单元电路作为重置信号R，由单元电路2L(p-1)、2L(p)输出的输出信号G不会被提供给其它单元电路作为设置信号S。
<4.3单元电路的构成>
图23为表示本实施方式中的单元电路2的构成的电路图。如图23所示，该单元电路2十二个薄膜晶体管T1～T12和一个电容器(电容元件)C1。另外，除用于直流电源电压VSS的输入端子以外，该单元电路2还具有六个输入端子21～26和一个输出端子29。在此，接收输入时钟信号CKin的输入端子带有附图标记21，接收设置信号S的输入端子带有附图标记22，接收重置信号R的输入端子带有附图标记23，接收直流电源电压VDD的输入端子带有附图标记24，接收清除信号CLR的输入端子带有附图标记25，接收控制信号VTP的输入端子带有附图标记26。另外，输出输出信号G的输出端子带有附图标记29。图23中的清除信号CLR相当于图21中的清除信号CLR5，图23中的控制信号VTP相当于图21中的控制信号VTP1。
薄膜晶体管T1～T11相当于第一实施方式(参见图7)中的薄膜晶体管T1o～T11o，电容器C1相当于第一实施方式中的电容器C1o。因此，省略有关构成部件之间的连接关系及各构成部件的功能的说明。其中，作为第一实施方式中的单元电路2上未设置的构成部件，本实施方式中的单元电路2上设有薄膜晶体管T12，该薄膜晶体管T12的栅极端子与输入端子22连接，漏极端子与稳定化节点N2连接，源极端子与用于直流电源电压VSS的输入端子连接。在设置信号S变为高电平时，薄膜晶体管T12使稳定化节点N2的电位向着低电平变化。
<4.4栅极驱动器的操作>
接着，对栅极驱动器200的操作进行说明。首先，对未中途停止扫描时的操作进行说明，然后，对中途停止扫描时的操作进行说明。
<4.4.1未中途停止扫描时的操作>
图24为用于对未中途停止扫描时的一个单元电路2的操作进行说明的信号波形图。需要说明的是，假设向在此所说明的单元电路2提供栅极时钟信号CK1作为输入时钟信号CKin。
在时刻t41以前的时段，设置信号S为低电平，电荷存储节点N1的电位为低电平，稳定化节点N2的电位为高电平，输出信号G为低电平，重置信号R为低电平。关于输入时钟信号CKin(栅极时钟信号CK1)，则在高电平和低电平之间反复交替。另外，单元电路2内的薄膜晶体管T1中存在寄生电容，因此，在时刻t41以前的时段，由于输入时钟信号CKin的时钟操作和薄膜晶体管T1的寄生电容的存在，电荷存储节点N1的电位可能产生变动。但是，与第一实施方式相同地，在时刻t41以前的时段，稳定化节点N2的电位被保持为高电平，由此，防止了因输入时钟信号CKin的时钟操作而产生异常操作。
到达时刻t41之后，设置信号S由低电平变为高电平。因此，薄膜晶体管T2、T12变为开启状态。通过使薄膜晶体管T12变为开启状态，稳定化节点N2的电位变为低电平。另外，通过使薄膜晶体管T2变为开启状态，电容器C1被充电。由此，电荷存储节点N1的电位由低电平变为高电平，薄膜晶体管T1变为开启状态。但是，在时刻t41时，输入时钟信号CKin(栅极时钟信号CK1)为低电平，因此，输出信号G被保持为低电平。
到达时刻t42之后，输入时钟信号CKin(栅极时钟信号CK1)由低电平变为高电平。此时，由于薄膜晶体管T1变为开启状态，因此，输出端子29的电位与输入端子21的电位一同升高。在此，如图23所示，由于在电荷存储节点N1-输出端子29之间设有电容器C1，因此，电荷存储节点N1的电位也与输出端子29的电位一同升高(电荷存储节点N1被自举)。从而，向薄膜晶体管T1的栅极端子施加较大的电压，输出信号G的电位升高至足以使与输出端子29连接的栅极总线GL变为选择状态的电平。
到达时刻t43之后，输入时钟信号CKin(栅极时钟信号CK1)由高电平变为低电平。由此，输出端子29的电位(输出信号G的电位)与输入端子21的电位一同降低。若输出端子29的电位降低，电荷存储节点N1的电位也经由电容器C1而降低。
到达时刻t44之后，重置信号R由低电平变为高电平。由此，薄膜晶体管T3变为开启状态。从而，电荷存储节点N1的电位降低至低电平。由此，薄膜晶体管T4变为关断状态，稳定化节点N2的电位由低电平变为高电平。从而，薄膜晶体管T7变为开启状态，输出端子29的电位(输出信号G的电位)被拉向低电平。
通过在每个单元电路2中进行如上操作，该液晶显示装置中设置的多根栅极总线GL(1)～GL(i)依次变为选择状态，依次向像素电容写入。
需要说明的是，与第一实施方式相同地，全部栅极总线GL的扫描结束之后，清除信号CLR变为高电平。由此，全部单元电路2的状态被重置。
<4.4.2中途停止扫描时的操作>
图25为用于对中途停止扫描时的移位寄存器210L的操作进行说明的信号波形图。在此，假设在扫描信号G(n-2)变为高电平之后至扫描信号G(n)形成高电平之间设置暂停期间(时刻t51～t52的时段)。
在时刻t51以前的时段，如图25所示，扫描信号G依次变为高电平。到达时刻t51之后，栅极时钟信号CK1～CK8的时钟操作停止。在整个暂停期间(时刻t51～t52的时段)内，每个单元电路2内的电荷存储节点的电位被保持在时刻t51不久之前的电平。在图25所示的例子中，在整个暂停期间内，电荷存储节点N1(n-6)、N1(n-4)、N1(n-2)、N1(n)及N1(n+2)的电位被保持为高电平。另外，如图25所示，在暂停期间内，控制信号VTP1被保持为高电平。由此，在暂停期间内，在全部单元电路2中，薄膜晶体管T9被保持为开启状态，全部扫描信号G被保持为低电平。需要说明的是，虽然在图25中，在暂停期间的整个时段内，控制信号VTP1为高电平，但也可以在暂停期间内的部分时段，使控制信号VTP1为高电平。
到达时刻t52之后，栅极时钟信号CK1～CK8的时钟操作重启。由此，电荷存储节点N1(n)的电位显著升高(电荷存储节点N1(n)被自举)，扫描信号G(n)变为高电平。这样一来，从第n行开始重启栅极总线GL的扫描。
<4.5对于电荷泄漏的措施>
作为对于电荷泄漏的措施，在本实施方式中，在单元电路2内所设置的电荷存储节点关断晶体管中，使薄膜晶体管T6的栅极长度大于其它电荷存储节点关断晶体管(薄膜晶体管T3、T5)的栅极长度。
<4.6效果>
在本实施方式中，与第一实施方式相同地，也实现了可以抑制边框尺寸增大并中途停止扫描的栅极驱动器200。
<4.7变形例>
<4.7.1第一变形例>
图26为表示第四实施方式的第一变形例中的单元电路2的构成的电路图。在第四实施方式中，设有薄膜晶体管T12(参见图23)，该薄膜晶体管T1用于在设置信号S为高电平时，使稳定化节点N2的电位向着低电平变化，但在本变形例中，未设置薄膜晶体管T12。
图24中，在时刻t41时，电荷存储节点N1的电位由低电平变为高电平，因此薄膜晶体管T4变为开启状态，由此，稳定化节点N2的电位由高电平必维低电平。因此，可以不具备薄膜晶体管T12，因此也可以采用本变形例中的构成(参见图26)。由此，可以相比第四实施方式进一步减小边框尺寸。需要说明的是，作为单元电路2的构成，第五实施方式及第六实施方式也可以采用图26所示的构成。
<4.7.2第二变形例>
图27为表示第四实施方式的第二变形例中的单元电路2的构成的电路图。在本变形例中的单元电路2中，除第四实施方式中的构成部件以外，还设有薄膜晶体管T13。关于薄膜晶体管T13，其栅极端子与电荷存储节点N1连接，漏极端子与输入端子21连接，源极端子与输出端子28连接。由于薄膜晶体管T13具有与薄膜晶体管T1相同的构成，因此，若除去波形的延时，输出端子28输出了与由输出端子29输出的信号相同的信号。因此，在本变形例中，若着眼于移位寄存器210L内的任意级(在此，设为第q级)的单元电路2L(q)，则由输出端子29输出的输出信号G被提供给栅极总线GL(2q-1)作为扫描信号G(2q-1)，由输出端子28输出的输出信号Q被提供给单元电路2L(q-3)作为重置信号R，并且，被提供给单元电路2L(q+2)作为设置信号S。另外，若着眼于移位寄存器210R内的任意级(在此，设为第q级)的单元电路2R(q)，则由输出端子29输出的输出信号G被提供给栅极总线GL(2q)作为扫描信号G(2q)，由输出端子28输出的输出信号Q被提供给单元电路2R(q-3)作为重置信号R，并且，被提供给单元电路2R(q+2)作为设置信号S。根据这样的构成，来自每个单元电路2的输出信号的相关负载被分散，因此，可以实现栅极驱动器200的稳定化操作。需要说明的是，作为单元电路2的构成，第五实施方式及第六实施方式也可以采用图27所示的构成。
<5.第五实施方式>
<5.1栅极驱动器的简要构成>
图28为用于对本实施方式中的栅极驱动器200的简要构成进行说明的框图。与第四实施方式相同地，本实施方式中的栅极驱动器200由配置在显示部400的一端侧的移位寄存器210L和配置在显示部400的另一端侧的移位寄存器210R构成。在本实施方式中，与第四实施方式不同(与第二实施方式相同)，各栅极总线GL(1)～GL(i)被移位寄存器210L及移位寄存器210R双方驱动。
移位寄存器210L由i个单元电路2L(1)～2L(i)构成，移位寄存器210R由i个单元电路2R(1)～2R(i)构成。与第四实施方式相同地，每个单元电路2与一根栅极总线GL连接。
<5.2移位寄存器的构成>
图29为表示移位寄存器210L的构成的框图。图30为表示移位寄存器210R的构成的框图。在本实施方式中，向移位寄存器210L和移位寄存器210R输入相同的信号。向移位寄存器210L、210R提供栅极启动脉冲信号GSP1、GSP2、清除信号CLR1～CLR3、栅极时钟信号CK1～CK4及控制信号VTP作为栅极控制信号GCTL。另外，也向移位寄存器210L、210R提供高电平的直流电源电压VDD及低电平的直流电源电压VSS。栅极时钟信号CK1～CK4为四相的时钟信号。下面，仅对移位寄存器210L的构成进行说明，省略有关移位寄存器210R的构成的说明。
在移位寄存器210L中，提供给每个单元电路2的信号如下所述(参见图29)。向单元电路2L(1)提供栅极时钟信号CK1作为输入时钟信号CKin，向单元电路2L(2)提供栅极时钟信号CK2作为输入时钟信号CKin，向单元电路2L(3)提供栅极时钟信号CK3作为输入时钟信号CKin，向单元电路2L(4)提供栅极时钟信号CK4作为输入时钟信号CKin。向单元电路2输入栅极时钟信号时，反复如上构成。设置信号S及重置信号R与第四实施方式相同。另外，向全部单元电路2均提供直流电源电压VSS、直流电源电压VDD、控制信号VTP及清除信号CLR3。
由移位寄存器210L的每个单元电路2输出输出信号G。由任意级(在此，设为第q级)的单元电路2L(q)输出的输出信号G被提供给栅极总线GL(q)作为扫描信号G(q)，除此之外，被提供给单元电路2L(q-3)作为重置信号R，并且，被提供给单元电路2L(q+2)作为设置信号S。其中，由单元电路2L(1)～2L(3)输出的输出信号G不会被提供给其它单元电路作为重置信号R，由单元电路2L(i-1)、2L(i)输出的输出信号G不会被提供给其它单元电路作为设置信号S。
<5.3单元电路的构成>
单元电路2的构成与第四实施方式相同(参见图23)。
<5.4栅极驱动器的操作>
<5.4.1未中途停止扫描时的操作>
图31为用于对本实施方式中未中途停止扫描时的一个单元电路2的操作进行说明的信号波形图。由图24及图31可知，除基于四相的栅极时钟信号CK1～CK4继续操作这一点以外，本实施方式中的单元电路2与第四实施方式相同地进行操作。
<5.4.2中途停止扫描时的操作>
图32为用于对中途停止扫描时的移位寄存器210L的操作进行说明的信号波形图。在此，假设在扫描信号G(n-1)变为高电平之后至扫描信号G(n)形成高电平之间设置暂停期间(时刻t71～t72的时段)。
在时刻t71以前的时段，如图32所示，扫描信号G依次变为高电平。到达时刻t71之后，栅极时钟信号CK1～CK4的时钟操作停止。在整个暂停期间(时刻t71～t72的时段)内，每个单元电路2内的电荷存储节点的电位被保持为时刻t71不久之前的电平。在图32所示的例子中，在整个暂停期间内，电荷存储节点N1(n-3)、N1(n-2)、N1(n-1)、N1(n)及N1(n+1)的电位被保持为高电平。另外，如图32所示，在暂停期间内，控制信号VTP被保持为高电平。由此，在暂停期间内，在全部单元电路2中，薄膜晶体管T9被保持为开启状态，全部扫描信号G被保持为低电平。需要说明的是，虽然在图32中，在暂停期间的整个时段内，控制信号VTP为高电平，但也可以在暂停期间内的部分时段，使控制信号VTP为高电平。
到达时刻t72之后，栅极时钟信号CK1～CK4的时钟操作重启。由此，电荷存储节点N1(n)的电位显著升高(电荷存储节点N1(n)被自举)，扫描信号G(n)变为高电平。这样一来，从第n行开始重启栅极总线GL的扫描。
<5.5对于电荷泄漏的措施>
在本实施方式中，与第四实施方式相同地，在单元电路2内所设置的电荷存储节点关断晶体管中，使薄膜晶体管T6的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。
<5.6效果>
在本实施方式中，与第一实施方式相同地，也实现了可以抑制边框尺寸增大并中途停止扫描的栅极驱动器200。另外，根据本实施方式，与第二实施方式相同地，各栅极总线GL从一端侧及另一端侧双方被驱动，因此，抑制因扫描信号G的波形失真而产生显示不良。
<6.第六实施方式>
图33为用于对本实施方式中的栅极驱动器200的简要构成进行说明的框图。本实施方式中的栅极驱动器200由配置在显示部400的一端侧的移位寄存器210构成。移位寄存器210由p个单元电路2(1)～2(i)构成。每个单元电路2与一根栅极总线GL连接。
由图28及图33可知，在第五实施方式中，各栅极总线GL(1)～GL(i)从一端侧及另一端侧双方被驱动，而在本实施方式中，各栅极总线GL(1)～GL(i)仅由一端侧被驱动。第五实施方式和本实施方式仅这一点不同，因此，省略有关移位寄存器的构成、单元电路的构成及栅极驱动器的操作的说明。
另外，作为对于电荷泄漏的措施，在本实施方式中，也在单元电路2(图23参照)内所设置的电荷存储节点关断晶体管中，使薄膜晶体管T6的栅极长度大于其它电荷存储节点关断晶体管的栅极长度。
由以上可知，在本实施方式中，与第一实施方式相同地，也实现了可以抑制边框尺寸增大并中途停止扫描的栅极驱动器200。另外，与第三实施方式相同地，移位寄存器210仅设置在显示部400的一端侧，因此可以减小边框尺寸。
<7.其它>
在上述各实施方式中，例举液晶显示装置进行了说明，但本发明不限定于此。也可以将本发明用于有机EL(Electro Luminescence)等其它显示装置。另外，在上述各实施方式中，例举在单元电路2内的薄膜晶体管中使用n沟道型薄膜晶体管的例子进行了说明，但本发明不限定于此。即使在单元电路2内的薄膜晶体管中使用p沟道型薄膜晶体管时，也可以使用本发明。而且，单元电路2的具体构成也不限定于上述各实施方式(包括变形例)中所说明的构成。
附图标记说明
2、2L(1)～2L(p)、2R(1)～2R(p)、2(1)～2(i)…单元电路
44…公共电极
200…栅极驱动器(扫描信号线驱动电路)
210、210L、210R…移位寄存器
400…显示部
GL、GL(1)～GL(i)…栅极总线
N1、N1(1)～N1(i)…电荷存储节点
T1～T13、T1o～T9o、T1e～T9e、…单元电路内的薄膜晶体管
CK1～CK8…栅极时钟信号
CLR、CLR1～CLR6…清除信号
G、G(1)～G(i)…扫描信号
VTP、VTP1、VTP2…控制信号

Claims (9)

1.一种扫描信号线驱动电路，用于驱动配置在具备触摸面板的显示装置的显示部上的多根扫描信号线，其特征在于，具备：
移位寄存器，其由多个单元电路构成，所述单元电路基于多个时钟信号操作，分别包含多个晶体管且与对应的扫描信号线连接，
为了检测相对于所述触摸面板的触摸位置，在帧期间内设置的暂停期间内，所述多个时钟信号的时钟操作停止，
每个单元电路包含：
电荷存储节点，其用于存储电荷，以向对应的扫描信号线输出导通电平的扫描信号；
输出控制晶体管，其栅极端子与所述电荷存储节点连接，源极端子与对应的扫描信号线连接；
多个电荷存储节点关断晶体管，其用于根据栅极端子的电位使所述电荷存储节点的电位向着关断电平变化，
所述多个电荷存储节点关断晶体管包含第一稳定化晶体管，该第一稳定化晶体管中，栅极端子被提供帧期间结束时成为导通电平的清除信号，漏极端子与所述电荷存储节点连接，源极端子被提供关断电平的电位，
所述第一稳定化晶体管的栅极长度大于每个单元电路所包含的所述多个电荷存储节点关断晶体管中的除了所述第一稳定化晶体管以外的晶体管的栅极长度，
在所述暂停期间内，在向所述显示部上所设置的公共电极提供用于检测触摸位置的驱动信号期间，所述清除信号的波形及提供所述关断电平的电位的电压信号的波形以与用于检测所述触摸位置的驱动信号的波形相同的方式变化。
2.根据权利要求1所述的扫描信号线驱动电路，其特征在于，
所述多个电荷存储节点关断晶体管包含第二稳定化晶体管，该第二稳定化晶体管中，栅极端子被提供由后续的单元电路输出的扫描信号，漏极端子与所述电荷存储节点连接，源极端子被提供关断电平的电位，
所述第一稳定化晶体管的栅极长度大于所述第二稳定化晶体管的栅极长度。
3.根据权利要求1所述的扫描信号线驱动电路，其特征在于，
所述多个电荷存储节点关断晶体管包含第三稳定化晶体管，该第三稳定化晶体管中，栅极端子与稳定化节点连接，只要所述电荷存储节点的电位达到关断电平，该稳定化节点被控制为使电位成为导通电平，漏极端子与所述电荷存储节点连接，源极端子被提供关断电平的电位，
所述第一稳定化晶体管的栅极长度大于所述第三稳定化晶体管的栅极长度。
4.根据权利要求1所述的扫描信号线驱动电路，其特征在于，向所述输出控制晶体管的漏极端子提供所述多个时钟信号中的一个。
5.根据权利要求1所述的扫描信号线驱动电路，其特征在于，在一个帧期间内，设有多次所述暂停期间。
6.根据权利要求1所述的扫描信号线驱动电路，其特征在于，所述多个晶体管的沟道层使用氧化物半导体形成。
7.一种显示装置，其特征在于，具备权利要求1所述的扫描信号线驱动电路。
8.一种扫描信号线驱动电路，用于驱动配置在具备触摸面板的显示装置的显示部上的多根扫描信号线，其特征在于，具备：
移位寄存器，其由多个单元电路构成，所述单元电路基于多个时钟信号操作，分别包括多个晶体管且与对应的扫描信号线连接，
为了检测相对于所述触摸面板的触摸位置，在帧期间内设置的暂停期间内，所述多个时钟信号的时钟操作停止，
每个单元电路包含：
电荷存储节点，其用于存储电荷，以向对应的扫描信号线输出导通电平的扫描信号；
输出控制晶体管，其栅极端子与所述电荷存储节点连接，源极端子与对应的扫描信号线连接；
多个电荷存储节点关断晶体管，其用于根据栅极端子的电位使所述电荷存储节点的电位向着关断电平变化，
所述多个电荷存储节点关断晶体管包括第一稳定化晶体管，该第一稳定化晶体管中，栅极端子被提供帧期间结束时成为导通电平的清除信号，漏极端子与所述电荷存储节点连接，源极端子被提供关断电平的电位，
在每个单元电路中，所述第一稳定化晶体管具有多栅极结构，所述多个电荷存储节点关断晶体管中的除了所述第一稳定化晶体管以外的晶体管具有单栅极结构，
在所述暂停期间内，在向所述显示部上所设置的公共电极提供用于检测触摸位置的驱动信号期间，所述清除信号的波形及提供所述关断电平的电位的电压信号的波形以与用于检测所述触摸位置的驱动信号的波形相同的方式变化。
9.一种显示装置，其特征在于，具备权利要求8所述的扫描信号线驱动电路。
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