CN110033734A - 一种显示驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明实施例提供一种显示驱动电路及其驱动方法、显示装置，涉及显示技术领域，能够解决像素驱动电路中的驱动晶体管迟滞效应造成的短期残像的问题；像素驱动电路包括驱动晶体管、第一发光控制端、第二发光控制端；像素驱动电路还包括第一扫描端、第二扫描端、第三扫描端；或者，还包括第一扫描端、第三扫描端；第一栅极驱动电路第一扫描端和第三扫描端连接；第一发光驱动电路与第一发光控制端连接；第二发光驱动电路与第二发光控制端连接；在像素驱动电路还包括第二扫描端的情况下，显示驱动电路还包括第二栅极驱动电路；第二栅极驱动电路与第二扫描端连接；驱动晶体管各控制端的控制下，在复位阶段处于偏置状态。

Description

一种显示驱动电路及其驱动方法、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示驱动电路及其驱动方法、显示装置。

背景技术

有机发光二极管(Organic Light Emitting Diode，简称OLED)显示器因其具有自发光、轻薄、功耗低、高对比度、高色域、可实现柔性显示等优点，已被广泛地应用于包括电脑、手机等电子产品在内的各种电子设备中。

其中，像素驱动电路作为OLED显示器的显示驱动电路中的重要组成部分，由于像素驱动电路中驱动晶体管的迟滞效应，导致显示器在黑色画面和白色画面之间的切换瞬间，容易出现短期残像。

发明内容

本发明的实施例提供一种显示驱动电路及其驱动方法、显示装置，能够解决像素驱动电路中的驱动晶体管迟滞效应造成的短期残像的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明一些实施例提供一种显示驱动电路，包括：像素驱动电路、第一栅极驱动电路、第一发光驱动电路、第二发光驱动电路；所述像素驱动电路包括驱动晶体管、第一发光控制端、第二发光控制端；所述像素驱动电路还包括第一扫描端、第二扫描端、第三扫描端；或者，所述像素驱动电路还包括第一扫描端、第三扫描端；所述第一栅极驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第一扫描端连接，且该信号输出端用于输出第一扫描信号；1≤n≤N，n为正整数，N为像素驱动电路的总行数；所述第一栅极驱动电路中的第m-1级移位寄存器的信号输出端与第m行像素驱动电路的第三扫描端连接；2≤m≤N，m为正整数；所述第一发光驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第一发光控制端连接，且该信号输出端用于输出第一控制信号；所述第二发光驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第二发光控制端连接，且该信号输出端用于输出第二控制信号；在所述像素驱动电路还包括所述第二扫描端S2的情况下，所述显示驱动电路还包括第二栅极驱动电路；其中，所述第二栅极驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第二扫描端连接，且该信号输出端用于输出第二扫描信号；所述驱动晶体管，在所述第一扫描端、所述第二扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下；或者，在所述第一扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于偏置状态。

在一些实施例中，所述像素驱动电路还包括：第一发光控制晶体管、第二发光控制晶体管、第一晶体管、第二晶体管、第三晶体管、存储电容、有机发光二极管；所述第一发光控制晶体管的栅极与第一发光控制端连接，第一极与第一电源电压端连接，第二极与所述驱动晶体管的第一极连接；所述第二发光控制晶体管的栅极与第二发光控制端连接，第一极与所述驱动晶体管的第二极连接，第二极与所述有机发光二极管的第一极连接；所述第一晶体管的栅极与所述第一扫描端连接，第一极与数据信号端连接，第二极与所述驱动晶体管的第一极连接；在所述像素驱动电路包括第二扫描端的情况下，所述第二晶体管的栅极与所述第二扫描端连接；在所述像素驱动电路不包括第二扫描端的情况下，所述第二晶体管的栅极与所述第一扫描端连接；所述第二晶体管的第一极与所述驱动晶体管的栅极连接，第二极与所述驱动晶体管的第二极连接；所述第三晶体管的栅极与所述第三扫描端连接，第一极与初始电压端连接，第二极与所述有机发光二极管的第一极连接；所述存储电容的第一极与所述第一电源电压端连接，第二极与所述驱动晶体管的栅极连接；所述有机发光二极管的第二极与第二电源电压端连接；在所述像素驱动电路包括第二扫描端的情况下，所述像素驱动电路还包括：第四晶体管；所述第四晶体管的栅极与所述第三扫描端连接，第一极与所述初始电压端连接，第二极与所述驱动晶体管的栅极连接。

在一些实施例中，所述第一栅极驱动电路包括级联的第一移位寄存器；所述第一移位寄存器包括：第一输入子电路、第一输出子电路、第一控制子电路、第二控制子电路、第一复位子电路、第一复位控制子电路；所述第一输入子电路与第一信号输入端、第一节点、第一时钟信号端连接，用于在所述第一时钟信号端的电压的控制下，将所述第一信号输入端的电压输出至所述第一节点；所述第一输出子电路与所述第一节点、第一信号输出端、第二时钟信号端、第一电压端连接，用于在所述第一节点和所述第一电压端的电压控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端；所述第一控制子电路与所述第一节点、第二节点、所述第一时钟信号端连接，用于在所述第一节点的电压控制下，将所述第一时钟信号端的电压输出至所述第二节点；所述第二控制子电路与所述第二节点、所述第一节点、所述第二时钟信号端、第二电压端连接，用于在所述第二节点以及所述第二时钟信号端的电压的控制下，将所述第二电压端的电压输出至所述第一节点；所述第一复位控制子电路与第一电压端、所述第二节点、所述第一时钟信号端连接，用于在所述第一时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述第二节点；所述第一复位子电路与所述第二节点、所述第二电压端、所述第一信号输出端连接，用于在所述第二节点的电压的控制下，将所述第二电压端的电压输出至所述第一信号输出端。

在一些实施例中，所述第一输入子电路包括第五晶体管，所述第五晶体管的栅极与所述第一时钟信号端连接，第一极与所述第一信号输入端连接，第二极与所述第一节点连接；所述第一控制子电路包括第六晶体管，所述第六晶体管的栅极与所述第一节点连接，第一极与所述第二节点连接，第二极与所述第一时钟信号端连接；所述第一复位控制子电路包括第七晶体管，所述第七晶体管的栅极与所述第一时钟信号端连接，第一极与所述第一电压端，第二极与所述第二节点连接；所述第一复位子电路包括第八晶体管和第二电容，所述第八晶体管的栅极与所述第二节点连接，第一极与所述第二电压端连接，第二极与所述第一信号输出端连接；所述第二电容的第一极与所述第二节点连接，第二极与所述第二电压端连接；所述第二控制子电路包括第十晶体管和第十一晶体管，所述第十晶体管的栅极与所述第二节点连接，第一极与所述第二电压端连接，第二极与所述第十一晶体管的第一极连接，所述第十一晶体管的栅极与所述第二时钟信号端连接，第二极与所述第一节点连接；所述第一输出子电路包括第九晶体管、第十二晶体管、第一电容；所述第九晶体管的栅极与所述第十二晶体管的第一极连接，所述第九晶体管的第一极与所述第二时钟信号端连接，第二极与所述第一信号输出端连接；所述第十二晶体管的栅极与所述第一电压端连接，第二极与所述第一节点连接；所述第一电容的第一极与所述第九晶体管的栅极连接，第二极与所述第一信号输出端连接。

在一些实施例中，在所述像素驱动电路还包括所述第二扫描端的情况下，所述驱动晶体管在所述第一扫描端、所述第二扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于关态偏置状态；在所述像素驱动电路不包括所述第二扫描端的情况下，所述驱动晶体管在所述第一扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于开态偏置状态；或者，所述驱动晶体管在所述第一扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于关态偏置状态。

在一些实施例中，所述驱动晶体管在复位阶段处于关态偏置状态下，所述第一发光驱动电路包括级联的第四移位寄存器；所述第二发光驱动电路包括级联的第三移位寄存器；所述驱动晶体管在复位阶段处于开态偏置状态下，所述第一发光驱动电路包括级联的第三移位寄存器；所述第二发光驱动电路包括级联的第四移位寄存器。

在一些实施例中，所述第三移位寄存器包括：第三输入子电路、第三输出子电路、第六控制子电路、第七控制子电路、第二复位子电路、第二复位控制子电路、第一反向子电路、第二反向子电路、第一反向控制子电路、第二储能子电路；所述第三输入子电路与第三信号输入端、第五节点、第五时钟信号端连接，用于在所述第五时钟信号端的电压的控制下，将所述第三信号输入端的电压输出至所述第五节点；所述第三输出子电路与所述第五节点、第七节点、第六时钟信号端、第五电压端连接，用于在所述第五节点和所述第五电压端的电压的控制下，将所述第六时钟信号端的电压输出至所述第七节点；所述第六控制子电路与所述第五节点、第六节点、所述第五时钟信号端连接，用于在所述第五节点的电压的控制下，将所述第五时钟信号端的电压输出至所述第六节点；所述第七控制子电路与所述第五节点、所述第六节点、所述第六时钟信号端、第六电压端连接，用于在所述第六节点和所述第六时钟信号端的电压的控制下，将所述第六电压端的电压输出至所述第五节点；所述第二复位子电路与所述第六节点、所述第七节点、所述第六电压端连接，用于在所述第六节点的电压的控制下，将所述第六电压端的电压输出至所述第七节点；所述第二复位控制子电路与所述第五电压端、所述第六节点、所述第五时钟信号端连接，用于在所述第五时钟信号端的电压的控制下，将所述第五电压端的电压输出至所述第六节点；所述第一反向子电路与所述第七节点、所述第六电压端、第三信号输出端连接，用于在所述第七节点的电压的控制下，将所述第六电压端的电压输出至所述第三信号输出端；所述第二反向子电路与第八节点、所述第五电压端、所述第三信号输出端连接，用于在所述第八节点的电压的控制下，将所述第五电压端的电压输出至所述第三信号输出端；所述第一反向控制子电路与所述第七节点、所述第八节点、所述第五时钟信号端、所述第六电压端、所述第五电压端连接，用于在所述第七节点的电压的控制下，将所述第六电压端的电压输出至所述第八节点；还用于在所述第五时钟信号端的电压的控制下，将所述第五电压端的电压输出所述第八节点；所述第二储能子电路与所述第六时钟信号端和所述第八节点连接，用于通过将所述第六时钟信号端的电压对所述第八节点的电压进行控制。

在一些实施例中，所述第三输入子电路包括第二十一晶体管，所述第二十一晶体管的栅极与所述第五时钟信号端连接，第一极与所述第三信号输入端连接，第二极与所述第五节点连接；所述第六控制子电路包括第二十二晶体管，所述第二十二晶体管的栅极与所述第五节点连接，第一极与所述第六节点连接，第二极与所述第五时钟信号端连接；所述第七控制子电路包括第二十六晶体管和第二十七晶体管，所述第二十六晶体管的栅极与所述第六节点连接，第一极与所述第六电压端连接，第二极与所述第二十七晶体管的第一极连接，所述第二十七晶体管的栅极与所述第六时钟信号端连接，第二极与所述第五节点连接；所述第二复位子电路包括第二十四晶体管和第五电容；所述第二十四晶体管的栅极与所述第六节点连接，第一极与所述第六电压端连接，第二极与所述第七节点连接；所述第五电容的第一极与所述第六电压端连接，第二极与所述第七节点连接；所述第二复位控制子电路包括第二十三晶体管，所述第二十三晶体管的栅极与所述第五时钟信号端连接，第一极与所述第五电压端连接，第二极与所述第六节点的电压连接；所述第三输出子电路包括第二十五晶体管、第二十八晶体管、第四电容；所述第二十八晶体管的栅极与所述第五电压端连接，第一极与所述第五节点连接，第二极与所述第二十五晶体管的栅极连接，所述第二十五晶体管的第一极与所述第六时钟信号端连接，第二极与所述第七节点连接；所述第四电容的第一极与所述第七节点连接，第二极与所述第二十五晶体管的栅极连接；所述第一反向子电路包括第三十一晶体管，所述第三十一晶体管的栅极与所述第七节点连接，第一极与所述第六电压端连接，第二极与所述第三信号输出端连接；所述第二反向子电路包括第三十二晶体管，所述第三十二晶体管的栅极与所述第八节点连接，第一极与所述第五电压端连接，第二极与所述第三信号输出端连接；所述第一反向控制子电路包括第二十九晶体管和第三十晶体管；所述第二十九晶体管的栅极与所述第七节点连接，第一极与所述第六电压端连接，第二极与所述第八节点连接；所述第三十晶体管的栅极与所述第五时钟信号端连接，第一极与所述第五电压端连接，第二极与所述第八节点连接；所述第二储能子电路包括第六电容，所述第六电容的第一极与所述第八节点，第二极与所述第六时钟信号端连接。

在一些实施例中，所述第四移位寄存器包括：第四输入子电路，第四输出子电路、第八控制子电路、第九控制子电路、第十控制子电路、第十一控制子电路、第三复位子电路、第三储能子电路、第四储能子电路；所述第四输入子电路与第四信号输入端、第十节点、第七时钟信号端连接，用于在所述第七时钟信号端的电压的控制下，将所述第四信号输入端的电压输出至所述第十节点；所述第四输出子电路与第四信号输出端、第十一节点、第八电压端连接，用于在所述第十一节点的电压的控制下，将所述第八电压端的电压输出至所述第四信号输出端；所述第八控制子电路与第九节点、所述第十节点、所述第七时钟信号端、第七电压端连接，用于在所述第十节点的电压的控制下，将所述第七时钟信号端的电压输出至所述第九节点；还用于在所述第七时钟信号端的电压的控制下，将所述第七电压端的电压输出至所述第九节点；所述第九控制子电路与所述第九节点、所述第十节点、所述第八电压端、第八时钟信号端连接，用于在所述第九节点和所述第八时钟信号端的电压的控制下，将所述第八电压端的电压输出至所述第十节点；所述第十控制子电路与所述第九节点、第十一节点、所述第八时钟信号端连接，用于在所述第九节点和所述第八时钟信号端的电压的控制下，将所述第八时钟信号端的电压输出至所述第十一节点；所述第十一控制子电路与所述第十节点、所述第十一节点、所述第八电压端连接，用于在所述第十节点的电压的控制下，将所述第八电压端的电压输出至所述第十一节点；第三复位子电路与所述第四信号输出端、所述第七电压端、所述第十节点连接，用于在所述第十节点的电压的控制下，将所述第七电压端的电压输出至所述第四信号输出端；所述第三储能子电路与所述第九节点和所述第十控制子电路连接，用于对所述第九节点进行充放电；所述第四储能子电路与所述第十节点、所述第八时钟信号端连接，用于通过所述第八时钟信号端的电压对所述第十节点的电压进行控制。

在一些实施例中，所述第四输入子电路包括第三十三晶体管；所述第三十三晶体管的栅极与所述第七时钟信号端连接，第一极与所述第四信号输入端连接，第二极与所述第十节点连接；所述第八控制子电路包括第三十四晶体管和第三十五晶体管；所述第三十四晶体管的栅极与所述第十节点连接，第一极与所述第七时钟信号端连接，第二极与所述第九节点连接；所述第三十五晶体管的栅极与所述第七时钟信号端连接，第一极与所述第七电压端连接，第二极与所述第九节点连接；所述第九控制子电路包括第三十六晶体管和第三十七晶体管；所述第三十六晶体管的栅极与所述第九节点连接，第一极与所述第八电压端，第二极与所述第三十七晶体管的第一极连接，所述第三十七晶体管的栅极与所述第八时钟信号端连接，第二极与所述第十节点连接；所述第十控制子电路包括第三十八晶体管和第三十九晶体管；所述第三十八晶体管的栅极与所述第九节点连接，第一极与所述第八时钟信号端连接，第二极与所述第三十九晶体管的第一极连接。所述第三十九晶体管的栅极与所述第八时钟信号端连接，第二极与所述第十一节点连接；所述第十一控制子电路包括第四十晶体管；所述第四十晶体管的栅极与所述第十节点连接，第一极与所述第八电压端连接，第二极与所述第十一节点连接；所述第三复位子电路包括第四十一晶体管；所述第四十一晶体管的栅极与所述第十节点连接，第一极与所述第七电压端连接，第二极与所述第四信号输出端连接；所述第四输出子电路包括第四十二晶体管和第五电容；所述第四十二晶体管的栅极与所述第十一节点连接，第一极与所述第八电压端连接，第二极与所述第四信号输出端连接；所述第五电容的第一极与所述第十一节点连接，第二极与所述第八电压端连接；所述第三储能子电路包括第七电容；所述第七电容的第一极与所述第九节点连接，第二极与所述第三十八晶体管的第二极连接；所述第四储能子电路包括第八电容，所述第八电容的第一极与所述第十节点连接，第二极与所述第八时钟信号端连接。

在一些实施例中，所述第二栅极驱动电路包括级联的第二移位寄存器；所述第二移位寄存器包括：第二输入子电路、第二输出子电路、第三控制子电路、第四控制子电路、第五控制子电路、第十二控制子电路、第一储能子电路、第三反向子电路、第四反向子电路、第二反向控制子电路、第三复位子电路、第五储能子电路、第六储能子电路；所述第二输入子电路与第二信号输入端、第四节点、第三时钟信号端连接，用于在所述第三时钟信号端的电压的控制下，将所述第二信号输入端的电压输出至所述第四节点；所述第二输出子电路与第十二节点、第四电压端、第十三节点连接；用于在所述第十二节点的电压的控制下，将所述第四电压端的电压输出至所述第十三节点；所述第十二控制子电路与所述第四节点、所述第四电压端、所述第十二节点连接，用于在所述第四节点的电压的控制下，将所述第四电压端的电压输出至所述第十二节点；所述第三控制子电路与所述第四节点、所述第三时钟信号端、第三节点、第三电压端连接；用于在所述第四节点的控制下，将所述第三时钟信号端的电压输出至所述第三节点；还用于在所述第三时钟信号端的电压的控制下，将所述第三电压端的电压输出至所述第三节点；所述第四控制子电路与所述第三节点、所述第四电压端、第四时钟信号端、所述第四节点连接，用于在所述第三节点以及所述第四时钟信号端的电压的控制下，将所述第四电压端的电压输出至所述第四节点；所述第五控制子电路与所述第三节点、所述第十二节点、所述第四时钟信号端连接，用于在所述第三节点和所述第四时钟信号端的电压的控制下，将所述第四时钟信号端的电压输出至所述第十二节点；所述第一储能子电路与所述第三节点连接和所述第五控制子电路连接，用于将所述第三节点进行充放电；所述第三反向子电路与所述第十三节点、所述第四电压端、第二信号输出端连接，用于在所述第十三节点的电压的控制下，将所述第四电压端的电压输出至所述第二信号输出端；所述第四反向子电路与第十四节点、所述第三电压端、所述第二信号输出端连接，用于在所述第十四节点的电压的控制下，将所述第三电压端的电压输出至所述第二信号输出端；所述第二反向控制子电路与所述第十三节点、所述第十四节点、所述第三时钟信号端、所述第三电压端、所述第四电压端连接，用于在所述第十三节点的电压的控制下，将所述第四电压端的电压输出至所述第十四节点；还用于在所述第三时钟信号端的电压的控制下，将所述第三电压端的电压输出所述第十四节点；所述第三复位子电路与所述第四节点、所述第三电压端、所述第十三节点连接，用于在所述第四节点的电压的控制下，将所述第三电压端的电压输出至所述第十三节点；所述第五储能子电路与所述第四节点和所述第三时钟信号端连接，用在通过所述第三时钟信号端的电压对所述第四节点的电压进行控制；所述第六储能子电路与所述第十四节点和所述第四时钟信号端连接，用于通过所述第四时钟信号端的电压对所述第十四节点的电压进行控制。

在一些实施例中，所述第二输入子电路包括第十三晶体管；所述第十三晶体管的栅极与所述第三时钟信号端连接，第一极与所述第二信号输入端连接，第二极与所述第四节点连接；所述第十二控制子电路包括第十八晶体管；所述第十八晶体管的栅极与所述第四节点连接，第一极与所述第四电压端连接，第二极与所述第十二节点连接；所述第三控制子电路包括第十四晶体管、第十五晶体管；所述第十四晶体管的栅极与所述第四节点连接，第一极与所述第三时钟信号端连接，第二极与所述第三节点连接；所述第十五晶体管的栅极与所述第三时钟信号端连接，第一极与所述第三电压端连接，第二极与所述第三节点连接；所述第四控制子电路包括第十六晶体管和第十七晶体管；所述第十六晶体管的栅极与所述第三节点连接，第一极与所述第四电压端的电压连接，第二极与所述第十七晶体管的第一极连接；所述第十七晶体管的栅极与所述第四时钟信号端连接，第二极与所述第四节点连接；所述第五控制子电路包括第十九晶体管、第二十晶体管；所述第十九晶体管的栅极与所述第四时钟信号端连接，第一极与所述第十二节点连接，第二极与所述第二十晶体管的第一极连接，所述第二十晶体管的栅极与所述第三节点连接，第二极与所述第四时钟信号端连接；所述第一储能子电路包括第三电容；所述第三电容的第一极与所述第三节点连接，第二端与所述第二十晶体管的第一极连接；所述第二输出子电路包括第四十三晶体管；所述第四十三晶体管的栅极与所述第十二节点连接，第一极与所述第四电压端连接，第二极与所述第十三节点连接；所述第三反向子电路包括第四十七晶体管；所述第四十七晶体管的栅极与所述第十三节点连接，第一极与所述第四电压端连接，第二极与所述第二信号输出端连接；所述第四反向子电路包括第四十八晶体管；所述第四十八晶体管的栅极与所述第十四节点连接，第一极与所述第三电压端连接，第二极与所述第二信号输出端；所述第二反向控制子电路包括第四十五晶体管和第四十六晶体管；所述第四十五晶体管的栅极与所述第十三节点连接，第一极与所述第四电压端连接，第二极与所述第十四节点连接；所述第四十六晶体管的栅极与所述第三时钟信号端连接，第一极与所述第三电压端连接，第二极与所述第十四节点连接；所述第三复位子电路包括第四十四晶体管；所述第四十四晶体管的栅极与所述第四节点连接，第一极与所述第三电压端连接，第二极与所述第十三节点连接；所述第五储能子电路包括第九电容；所述第九电容的第一极与所述第四节点连接，第二极与所述第三时钟信号端连接；所述第六储能子电路包括第十电容；所述第十电容的第一极与所述第十四节点连接，第二极与所述第四时钟信号端连接。

本发明的另一些实施例还提供一种如前述的显示驱动电路的驱动方法，在所述像素驱动电路还包括第二扫描端的情况下，所述像素驱动电路在复位阶段包括：多个子偏置阶段；在每一所述子偏置阶段，通过第二栅极驱动电路向第二扫描端输入第二扫描信号，通过第一栅极驱动电路向第三扫描端输入第三扫描信号，通过第二发光驱动电路向第二发光控制端输入第二控制信号，控制所述驱动晶体管处于关态偏置状态；在所述像素驱动电路不包括第二扫描端的情况下，所述像素驱动电路在复位阶段包括：多个子偏置阶段；在每一所述子偏置阶段，通过第一栅极驱动电路向第三扫描端输入第三扫描信号，通过第二发光驱动电路向第二发光控制端输入第二控制信号，控制所述驱动晶体管处于关态偏置状态；或者，通过第一栅极驱动电路向第三扫描端输入第三扫描信号；通过第一发光驱动电路向第一发光控制端输入第一控制信号，控制所述驱动晶体管处于开态偏置状态。

本发明的一些实施例提供一种显示装置，包括前述的显示驱动电路。

本发明的实施例提供一种显示驱动电路及其驱动方法、显示装置，该显示驱动电路，包括：像素驱动电路、第一栅极驱动电路、第一发光驱动电路、第二发光驱动电路；所述像素驱动电路包括驱动晶体管、第一发光控制端、第二发光控制端；所述像素驱动电路还包括第一扫描端、第二扫描端、第三扫描端；或者，所述像素驱动电路还包括第一扫描端、第三扫描端；所述第一栅极驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第一扫描端连接，且该信号输出端用于输出第一扫描信号；1≤n≤N，n为正整数，N为像素驱动电路的总行数；所述第一栅极驱动电路中的第m-1级移位寄存器的信号输出端与第m行像素驱动电路的第三扫描端连接；2≤m≤N，m为正整数；所述第一发光驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第一发光控制端连接，且该信号输出端用于输出第一控制信号；所述第二发光驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第二发光控制端连接，且该信号输出端用于输出第二控制信号；在所述像素驱动电路还包括所述第二扫描端的情况下，所述显示驱动电路还包括第二栅极驱动电路；其中，所述第二栅极驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第二扫描端连接，且该信号输出端用于输出第二扫描信号；所述驱动晶体管，在所述第一扫描端、所述第二扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下；或者，在所述第一扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于偏置状态。

相比于相关技术中，像素驱动电路中的驱动晶体管，在复位阶段(发光阶段之前)驱动晶体管处于漂浮(Floating)状态，容易出现因显示面板中的各驱动晶体管的初始化状态不尽相同，再加上驱动晶体管本身的迟滞效应，导致显示画面在切换过程出现短期残影的问题而言，采用本发明实施例提供的显示驱动电路，能够通过第一栅极驱动电路、第一发光驱动电路、第二发光驱动电路；或者，第一栅极驱动电路、第二栅极驱动电路、第一发光驱动电路、第二发光驱动电路，对像素驱动电路的各控制端进行控制，使得像素驱动电路中的驱动晶体管在复位阶段处于偏置状态，从而避免了因驱动晶体管的初始化状态不尽相同，再加上驱动晶体管本身的迟滞效应，导致显示画面在切换过程出现短期残影。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种显示面板的结构示意图；

图2a为本发明实施例提供的一种像素驱动电路的结构示意图；

图2b为本发明实施例提供的一种显示驱动电路的结构示意图；

图2c为本发明实施例提供的一种像素驱动电路的时序控制图；

图2d为本发明实施例提供的另一种像素驱动电路的时序控制图；

图3a为本发明实施例提供的一种像素驱动电路的结构示意图；

图3b为本发明实施例提供的一种显示驱动电路的结构示意图；

图3c为本发明实施例提供的一种像素驱动电路的时序控制图；

图4a为本发明实施例提供的一种第一移位寄存器的结构示意图；

图4b为图4a中的第一移位寄存器的时序控制图；

图5a为本发明实施例提供的一种第三移位寄存器的结构示意图；

图5b为图5a中的第三移位寄存器的时序控制图；

图6a为本发明实施例提供的一种第四移位寄存器的结构示意图；

图6b为图6a中的第四移位寄存器的时序控制图；

图7a为本发明实施例提供的一种第二移位寄存器的结构示意图；

图7b为图7a中的第二移位寄存器的时序控制图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明实施例中使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

本发明实施例提供一种显示装置，该显示装置可以为电视、手机、电脑、笔记本电脑、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑等。该显示装置包括框架、设置于框架内的显示面板、电路板、显示驱动电路以及其他电子配件等。

上述显示面板可以为：有机发光二极管(Organic Light Emitting Diode，简称OLED)显示面板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED)显示面板等，本发明对此不做具体限定。

本发明以下实施例均是以上述显示面板为OLED显示面板为例，对本发明进行说明的。

如图1所示，上述显示面板PNL包括：显示区(active area，AA，简称AA区)和围绕AA区一圈设置的周边区。显示面板在AA区中包括多种颜色的亚像素(sub pixel；也可称为亚像素)P，该多种颜色的亚像素至少包括第一颜色亚像素、第二颜色亚像素和第三颜色亚像素，第一颜色、第二颜色和第三颜色为三基色(例如红色、绿色和蓝色)。

为了方便说明，本申请中上述多个亚像素P是以矩阵形式排列为例进行的说明。在此情况下，沿水平方向X排列成一排的亚像素P称为同一行亚像素；沿竖直方向Y排列成一排的亚像素P称为同一列亚像素。以下实施例均是以显示面板PNL中设置有N行亚像素P为例进行说明的；其中，N为正整数。

另外，本发明实施例提供的显示面板PNL(显示装置)中设置有显示驱动电路；其中，如图1所示，显示驱动电路包括：位于显示面板PNL的AA区中的各亚像素P内的像素驱动电路(或称像素电路)10，以及位于显示面板PNL的周边区中用于驱动各像素驱动电路10的驱动电路(如图1中的GOA1、GOA2、EOA1、EOA2)。在此情况下，显示面板PNL中针对N行亚像素，对应设置有N行像素驱动电路10。

实施例一

如图2a所示，上述像素驱动电路10可以包括驱动晶体管DTFT、第一扫描端S1、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2。

在此情况下，如图2b所示，显示驱动电路01还包括：第一栅极驱动电路(GOA1)、第一发光驱动电路(EOA1)、第二发光驱动电路(EOA2)。当然，第一栅极驱动电路、第一发光驱动电路、第二发光驱动电路也可采用驱动IC的形式与显示面板PNL进行绑定(Bonding)。图2b中仅是示意的以第一栅极驱动电路(GOA1)、第一发光驱动电路(EOA1)、第二发光驱动电路(EOA2)均集成在显示面板PNL中的阵列基板上(即Gata on Array)为例进行说明的，以下实施例均以此为例进行说明。

在该实施例中，第一栅极驱动电路(GOA1)、第一发光驱动电路(EOA1)、第二发光驱动电路(EOA2)与像素驱动电路10的连接情况可以如下：

如图2b所示，第一栅极驱动电路GOA1包括N级级联的移位寄存器(RSa(1)、RSa(2)……RSa(N))，且在该N级级联的移位寄存器(RSa(1)、RSa(2)……RSa(N))中，第n级移位寄存器RSa(n)的信号输出端Outputa(n)(下文以及附图中均将Output简写为Oput)与显示面板PNL中的第n行像素驱动电路10中的第一扫描端S1连接；也可以说，第n级移位寄存器RSa(n)的信号输出端Oputa(n)通过显示面板PNL中的第n条栅线Gn与第n行像素驱动电路10中的第一扫描端S1连接；其中，n为变量，且1≤n≤N。

另外，如图2b所示，在上述第一栅极驱动电路GOA1的N级级联的移位寄存器(RSa(1)、RSa(2)……RSa(N))中，第m-1级移位寄存器RSa(m-1)的信号输出端Oputa(m-1)与显示面板PNL中的第m行像素驱动电路10中的第三扫描端S3连接；其中，m为变量，且2≤m≤N。

示例的，对于前述与第n条栅线Gn连接的第n行像素驱动电路10(的第一扫描端S1)而言，该第n行像素驱动电路10的第三扫描端S3与第n-1条栅线G(n-1)连接；当然，此时，n≠1。

在此情况下，对于第1行像素驱动电路10中的第三扫描端S3而言，可以单独设置控制端；也可以如图2b所示，在第一栅极驱动电路GOA1中的第一级的移位寄存器RSa(1)(与第1行像素驱动电路10的第一扫描端S1连接)之前，设置哑移位寄存器(也可以称为虚拟移位寄存器)RSa(Dummy)，该哑移位寄存器RSa(Dummy)的信号输出端(通过哑栅线)通过哑栅线G(Dummy)与第1行像素驱动电路10中的第三扫描端S3。

如图2b所示，第一发光驱动电路EOA1包括N级级联的移位寄存器(RSc(1)、RSc(2)……RSc(N))，且在该N级级联的移位寄存器(RSc(1)、RSc(2)……RSc(N))中，第n级移位寄存器RSc(n)的信号输出端Oputc(n)与显示面板PNL中的第n行像素驱动电路10中的第一发光控制端EM1连接。也可以说，第n级移位寄存器RSc(n)的信号输出端Oputc(n)通过显示面板PNL中的第n条第一发光控制线E1(n)与第n行像素驱动电路10中的第一发光控制端EM1连接。

如图2b所示，第二发光驱动电路EOA2包括N级级联的移位寄存器(RSd(1)、RSd(2)……RSd(N))，且在该N级级联的移位寄存器(RSd(1)、RSd(2)……RSd(N))中，第n级移位寄存器RSd(n)的信号输出端Oputd(n)与显示面板PNL中的第n行像素驱动电路10中的第二发光控制端EM2连接。也可以说，第n级移位寄存器RSd(n)的信号输出端Oputd(n)通过显示面板PNL中的第n条第二发光控制线E2(n)与第n行像素驱动电路10中的第二发光控制端EM2连接。

在此基础上，通过第一栅极驱动电路GOA1、第一发光驱动电路EOA1、第二发光驱动电路EOA2向像素驱动电路10的第一扫描端S1、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2输入控制信号，能够使得像素驱动电路10中的驱动晶体管DTFT在第一扫描端S1、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2接收的控制信号的控制下，在复位阶段处于开态偏置(on-bias)状态或关态偏置(off-bias)状态。

基于此，相比于相关技术中，像素驱动电路10中的驱动晶体管DTFT，在复位阶段(发光阶段之前)驱动晶体管DTFT处于漂浮(Floating)状态，容易出现因显示面板PNL中的各驱动晶体管DTFT的初始化状态不尽相同，再加上驱动晶体管DTFT本身的迟滞效应，导致显示画面在切换过程出现短期残影的问题而言，采用本发明实施例提供的显示驱动电路01，能够通过第一栅极驱动电路GOA1、第一发光驱动电路EOA1、第二发光驱动电路EOA2，对像素驱动电路10的第一扫描端S1、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2进行控制，使得像素驱动电路10中的驱动晶体管DTFT在复位阶段处于开态偏置(on-bias)状态或关态偏置(off-bias)状态，从而避免了因驱动晶体管DTFT的初始化状态不尽相同以及自身的迟滞效应，导致显示画面在切换过程出现短期残影的问题。

以下实施例对上述像素驱动电路10的具体电路结构作进一步的说明。

示例的，如图2a所示，上述像素驱动电路10除了包括前述的驱动晶体管DTFT以外，还可以包括：第一发光控制晶体管Me1、第二发光控制晶体管Me2、第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、存储电容Cst、有机发光二极管OLED。

上述第一发光控制晶体管Me1的栅极与第一发光控制端EM1连接，第一发光控制晶体管Me1的第一极与第一电源电压端ELVDD连接，第一发光控制晶体管Me1的第二极与驱动晶体管DTFT的第一极连接。

上述第二发光控制晶体管Me2的栅极与第二发光控制端EM2连接，第二发光控制晶体管Me2的第一极与驱动晶体管DTFT的第二极连接，第二发光控制晶体管Me2的第二极与有机发光二极管OLED的第一极(例如阳极)连接。

上述第一晶体管M1的栅极与第一扫描端S1连接，第一晶体管M1的第一极与数据信号端Data(也即数据信号线data line)连接，第一晶体管M1的第二极与驱动晶体管DTFT的第一极连接。

上述第二晶体管M2的栅极与第一扫描端S1连接，第二晶体管M2的第一极与驱动晶体管DTFT的栅极连接，第二晶体管M2的第二极连接与驱动晶体管DTFT的第二极连接。

上述第三晶体管M3的栅极与第三扫描端S3连接，第三晶体管M3的第一极与初始电压端Vint连接，第三晶体管M3的第二极与有机发光二极管OLED的第一极连接。

上述第四晶体管M4的栅极与第三扫描端S3连接，第四晶体管M4的第一极与初始电压端Vint连接，第四晶体管M4的第二极与驱动晶体管DTFT的栅极连接。

上述存储电容Cst的第一极与第一电源电压端ELVDD连接，存储电容Cst的第二极与驱动晶体管DTFT的栅极连接。

上述有机发光二极管OLED的第二极(例如阴极)与第二电源电压端ELVSS。

以下对图2a示出的像素驱动电路10中的驱动晶体管DTFT在复位阶段处于开态偏置(on-bias)状态、关态偏置(off-bias)状态的驱动方法分别进行说明。

图2a中驱动晶体管DTFT在复位阶段处于开态偏置(on-bias)的驱动方法可以如下：

参考图2a和图2c，在复位阶段中的子偏置阶段R中，像素驱动电路10在第三扫描端S3的信号控制下，第四晶体管M4导通，将初始电压端Vint的电压(低电平电压)输出至驱动晶体管DTFT的栅极(也即节点O1)；同时，在第一发光控制端EM1的电压的控制下，第一发光控制晶体管Me1导通，将第一电源电压端ELVDD(电源高电位端)的电压输出至驱动晶体管DTFT的第一极(也即节点O2)，从而使得驱动晶体管DTFT在该子偏置阶段R处于开态偏置(on-bias)状态。

在一些实施例中，可以在复位阶段设置多个子偏置阶段R，以控制驱动晶体管DTFT在复位阶段多次处于on-bias状态，从而有效的改善因迟滞效应造成的短期残像问题。例如，可以设置2～5个子偏置阶端。

示例的，如图2c所示，可以在复位阶段设置3个子偏置阶端R。在此情况下，参考图2c中的第一发光控制端EM1的输入信号可知，与第一发光控制端EM1连接的第一发光驱动电路EOA1在T1、T3、T5的子偏置阶段R输出开启信号，以导通第一发光控制晶体管Me1，在T2、T4、T6输出截止信号，以关闭第一发光控制晶体管Me1。另外，为了保证在整个复位阶段(T1～T6)，有机发光二极管OLED均不会发光，参考图2c中的第二发光控制端EM2端的输入信号，可以设置与第二发光控制端EM2连接的第二发光驱动电路EOA2在整个复位阶段(T1～T6)输出截止信号，以使得第二发光控制晶体管Me2在整个复位阶段处于截止状态。

图2a中驱动晶体管DTFT在复位阶段处于关态偏置(off-bias)的驱动方法可以如下：

参考图2d，在复位阶段中的子偏置阶段R，像素驱动电路10在第三扫描端S3的信号的控制下，第三晶体管M3、第四晶体管M4均导通，并且在第二发光控制端EM2的电压的控制下，第二发光控制晶体管Me2导通，从而将初始电压端Vint的电压(低电平电压)输出至驱动晶体管DTFT的栅极和第二极(也即节点O1和节点O3)，从而使得驱动晶体管DTFT在该子偏置阶段R阶段处于关态偏置(off-bias)状态。

在一些实施例中，可以在复位阶段设置多个子偏置阶段R，以控制驱动晶体管DTFT在复位阶段多次处于off-bias状态，从而有效的改善因迟滞效应造成的短期残像问题。例如，可以设置2～5个子偏置阶端。

示例的，如图2c所示，可以在复位阶段设置3个子偏置阶端R。在此情况下，参考图2d中的第二扫描信号端EM2端的输入信号可知，与第二发光控制端EM2连接的第二发光驱动电路EOA2在T1、T3、T5的子偏置阶端R输出开启信号，以导通第二发光控制晶体管Me2；在T2、T4、T6输出截止信号，以关闭第二发光控制晶体管Me2。另外，为了保证在整个复位阶段(T1～T6)，有机发光二极管OLED均不会发光，参考图2d中的第一发光控制端EM1端的输入信号，可以设置与第一发光控制端EM1连接第一发光驱动电路EOA1在整个复位阶段(T1～T6)输出截止信号，以使得第一发光控制晶体管Me1在整个复位阶段处于截止状态。

实施例二

如图3a所示，上述像素驱动电路10在包括前述的驱动晶体管DTFT以外，还可以包括第一扫描端S1、第二扫描端S2、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2。

在此情况下，如图3b所示，本发明中的像素驱动电路10包括：第一栅极驱动电路(GOA1)、第二栅极驱动电路(GOA2)、第一发光驱动电路(EOA1)、第二发光驱动电路(EOA2)。在该实施例中，第一栅极驱动电路(GOA1)、第二栅极驱动电路(GOA2)、第一发光驱动电路(EOA1)、第二发光驱动电路(EOA2)与像素驱动电路10的连接情况可以如下：

如图3b所示，第一栅极驱动电路GOA1包括N级级联的移位寄存器(RSa(1)、RSa(2)……RSa(N))，且在该N级级联的移位寄存器(RSa(1)、RSa(2)……RSa(N))中，第n级移位寄存器RSa(n)的信号输出端Oputa(n)与显示面板PNL中的第n行像素驱动电路10中的第一扫描端S1连接；也可以说，第n级移位寄存器RSa(n)的信号输出端Oputa(n)通过显示面板PNL中的第n条栅线Gn与第n行像素驱动电路10中的第一扫描端S1连接；其中，n为变量，且1≤n≤N。

另外，如图3b所示，在上述第一栅极驱动电路GOA1的N级级联的移位寄存器(RSa(1)、RSa(2)……RSa(N))中，第m-1级移位寄存器RSa(m-1)的信号输出端Oputa(m-1)与显示面板PNL中的第m行像素驱动电路10中的第三扫描端S3连接；其中，m为变量，且2≤m≤N。

示例的，如图3b所示，对于前述与第n条栅线Gn连接的第n行像素驱动电路10(的第一扫描端S1)而言，该第n行像素驱动电路10的第三扫描端S3与第n-1条栅线G(n-1)连接；当然，此时，n≠1。

在此情况下，如图3b所示，对于第1行像素驱动电路10中的第三扫描端S3而言，可以单独设置控制端；也可以如图2b所示，在第一栅极驱动电路GOA1中的第一级移位寄存器RSa(1)(与第1行像素驱动电路10的第一扫描端S1连接)之前，设置哑移位寄存器(虚拟移位寄存器)RSa(Dummy)，该哑移位寄存器RSa(Dummy)的信号输出端通过哑栅线G(Dummy)与第1行像素驱动电路10中的第三扫描端S3。

如图3b所示，第二栅极驱动电路GOA2包括N级级联的移位寄存器(RSb(1)、RSb(2)……RSb(N))，且在该N级级联的移位寄存器(RSb(1)、RSb(2)……RSb(N))中，第n级移位寄存器RSb(n)的信号输出端Oput2(n)与显示面板PNL中的第n行像素驱动电路10中的第二扫描端S2连接；也可以说，第n级移位寄存器RSb(n)的信号输出端Oput2(n)通过显示面板PNL中的第n条辅助栅线Gsel(n)与第n行像素驱动电路10中的第二扫描端S2连接；其中，n为变量，且1≤n≤N。

如图3b所示，第一发光驱动电路EOA1包括N级级联的移位寄存器(RSc(1)、RSc(2)……RSc(N))，且在该N级级联的移位寄存器(RSc(1)、RSc(2)……RSc(N))中，第n级移位寄存器RSc(n)的信号输出端Oputc(n)与显示面板PNL中的第n行像素驱动电路10中的第一发光控制端EM1连接。也可以说，第n级移位寄存器RSc(n)的信号输出端Oputc(n)通过显示面板PNL中的第n条第一发光控制线E1(n)与第n行像素驱动电路10中的第一发光控制端EM1连接。

如图3b所示，第二发光驱动电路EOA2包括N级级联的移位寄存器(RSd(1)、RSd(2)……RSd(N))，且在该N级级联的移位寄存器(RSd(1)、RSd(2)……RSd(N))中，第n级移位寄存器RSd(n)的信号输出端Oputd(n)与显示面板PNL中的第n行像素驱动电路10中的第二发光控制端EM2连接。也可以说，第n级移位寄存器RSd(n)的信号输出端Oputd(n)通过显示面板PNL中的第n条第二发光控制线E2(n)与第n行像素驱动电路10中的第二发光控制端EM2连接。

在此基础上，通过第一栅极驱动电路GOA1、第二栅极驱动电路GOA2、第一发光驱动电路EOA1、第二发光驱动电路EOA2向像素驱动电路10的第一扫描端S1、第二扫描端S2、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2输入控制信号，能够使得像素驱动电路10中的驱动晶体管DTFT在第一扫描端S1、第二扫描端S2、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2接收的控制信号的控制下，在复位阶段处于关态偏置(off-bias)状态。

基于此，相比于相关技术中，像素驱动电路10中的驱动晶体管DTFT，在复位阶段(发光阶段之前)驱动晶体管DTFT处于漂浮(Floating)状态，容易出现因显示面板PNL中的各驱动晶体管DTFT的初始化状态不尽相同，再加上驱动晶体管DTFT本身的迟滞效应，导致显示画面在切换过程出现短期残影的问题而言，采用本发明实施例提供的显示驱动电路01，能够通过第一栅极驱动电路GOA1、第二栅极驱动电路GOA2、第一发光驱动电路EOA1、第二发光驱动电路EOA2，对像素驱动电路10的第一扫描端S1、第二扫描端S1、第三扫描端S3、第一发光控制端EM1、第二发光控制端EM2进行控制，使得像素驱动电路10中的驱动晶体管DTFT在复位阶段处于关态偏置(off-bias)状态，从而避免了因驱动晶体管DTFT的初始化状态不尽相同以及本身的迟滞效应，导致的显示画面在切换过程出现短期残影的问题。

以下实施例对上述像素驱动电路10的具体电路结构作进一步的说明。

示例的，如图3a所示，像素驱动电路10除了包括前述的驱动晶体管DTFT以外，还可以包括：第一发光控制晶体管Me1、第二发光控制晶体管Me2、第一晶体管M1、第二晶体管M2、第三晶体管M3、存储电容Cst、有机发光二极管OLED。

上述第一发光控制晶体管Me1的栅极与第一发光控制端EM1连接，第一发光控制晶体管Me1的第一极与第一电源电压端ELVDD连接，第一发光控制晶体管Me1的第二极与驱动晶体管DTFT的第一极连接。

上述第二发光控制晶体管Me2的栅极与第二发光控制端EM2连接，第二发光控制晶体管Me2的第一极与驱动晶体管DTFT的第二极连接，第二发光控制晶体管Me2的第二极与有机发光二极管OLED的第一极连接。

上述第一晶体管M1的栅极与第一扫描端S1连接，第一晶体管M1的第一极与数据信号端Data连接，第一晶体管M1的第二极与驱动晶体管DTFT的第一极连接。

上述第二晶体管M2的栅极与第二扫描端S2连接，第二晶体管M2的第一极与驱动晶体管DTFT的栅极连接，第二晶体管M2的第二极连接与驱动晶体管DTFT的第二极连接。

上述第三晶体管M3的栅极与第三扫描端S3连接，第三晶体管M3的第一极与初始电压端Vint连接，第三晶体管M3的第二极与有机发光二极管OLED的第一极(例如阳极)连接。存储电容Cst的第一极与第一电源电压端ELVDD连接，存储电容Cst的第二极与驱动晶体管DTFT的栅极连接。有机发光二极管OLED的第二极(例如阴极)与第二电源电压端ELVSS。

以下对图3a示出的像素驱动电路10中的驱动晶体管DTFT在复位阶段处于关态偏置(off-bias)状态的驱动方法进行说明，该驱动方法可以如下：

参考图3a和图3c，在复位阶段中的子偏置阶段R，像素驱动电路10在第三扫描端S3的控制下，第三晶体管M3导通，并且在第二发光控制端EM2的控制下，第二发光控制晶体管Me2导通，在第二扫描信号端S2的控制下，第二晶体管M2导通，从而将初始电压端Vint的电压(低电平电压)输出至驱动晶体管DTFT的栅极和第二极(也即节点O1和节点O3)，从而使得驱动晶体管DTFT在该子偏置阶段R阶段处于关态偏置(off-bias)状态。

在一些实施例中，可以在复位阶段设置多个子偏置阶段R，以控制驱动晶体管DTFT在复位阶段多次处于off-bias状态，从而有效的改善因迟滞效应造成的短期残像问题。例如，可以设置2～5个子偏置阶端。

示意的，如图3c所示，可以在复位阶段设置3个子偏置阶端R；在此情况下，参考图3c中的EM2端的输入信号可知，与第二发光控制端EM2连接的第二发光驱动电路EOA2在T1、T3、T5的子偏置阶端R输出开启信号，以导通第二发光控制晶体管Me2；在T2、T4、T6输出截止信号，以关闭第二发光控制晶体管Me2。另外，参考图3c中的第二扫描信号端S2端的输入信号可知，与第二扫描信号端S2连接的第二栅极驱动电路GOA2在整个复位阶段(T1～T6)均输出开启信号，以开启第三晶体管M3(当然，也可以仅在T1、T3、T5的子偏置阶端R输出开启信号)。另外，为了保证在整个复位阶段(T1～T6)，有机发光二极管OLED均不会发光，参考图3c中的第一发光控制端EM1的输入信号可知，与第一发光控制端EM1连接第一发光驱动电路EOA1在整个复位阶段(T1～T6)均输出截止信号，以使得第一发光控制晶体管Me1在整个复位阶段处于截止状态。

综上所述，对比前述实施例一和实施例二中像素驱动电路10的驱动方法，参考图2c、图2d、图3c可知：

实施例一中的像素驱动电路10的第一扫描端S1和第三扫描端S3接收的第一栅极驱动电路GOA1输入的驱动信号，与实施例二中像素驱动电路10的第一扫描端S1和第三扫描端S3接收的第一栅极驱动电路GOA1输入的驱动信号可以相同(例如可以是图2c、图2d、图3c中的3个扫描信号)，也就是说实施例一中的第一栅极驱动电路GOA1和实施例二中的第一栅极驱动电路GOA1，两者可以采用相同结构的第一移位寄存器级联而成，下文以及附图用A表示该第一移位寄存器。

实施例二中的像素驱动电路10的第二扫描端S2接收第二栅极驱动电路GOA2输入的驱动信号(参考图3c)，该第二栅极驱动电路GOA2以采用第二移位寄存器级联而成，下文以附图均用B表示该第二移位寄存器。

另外，实施例一的像素驱动电路10中，驱动晶体管DTFT采用开态偏置(on-bias)的驱动方式下和采用关态偏置(off-bias)的驱动方式下，向第一发光控制端EM1输入的驱动信号和向第二发光控制端EM2输入的驱动信号正好相反(相互对换)。也即，实施例一中，驱动晶体管DTFT采用开态偏置(on-bias)驱动方式下的第一发光驱动电路EOA1与关态偏置(off-bias)驱动方式下的第二发光驱动电路EOA2的电路结构可以相同，开态偏置(on-bias)驱动方式下的第二发光驱动电路EOA2与关态偏置(off-bias)驱动方式下的第一发光驱动电路EOA1的电路结构可以相同。

并且，实施例一中的驱动晶体管DTFT采用关态偏置(off-bias)的驱动方式下和实施例二的驱动晶体管DTFT采用关态偏置(off-bias)的驱动方式下，向第一发光控制端EM1输入的驱动信号和向第二发光控制端EM2输入的驱动信号可以分别相同。也即，实施例一中的驱动晶体管DTFT采用关态偏置(off-bias)驱动方式下的第一发光驱动电路EOA1、第二发光驱动电路EOA2分别与实施例二中的驱动晶体管DTFT采用关态偏置(off-bias)驱动方式下的第一发光驱动电路EOA1、第二发光驱动电路EOA2的电路结构可以分别相同。

也就是说，上述实施例一中的驱动晶体管DTFT采用开态偏置(on-bias)的驱动方式下的第一发光驱动电路EOA1、实施例一中的驱动晶体管DTFT采用关态偏置(off-bias)的驱动方式下的第二发光驱动电路EOA2、实施例二中的驱动晶体管DTFT采用关态偏置(off-bias)的驱动方式下的第二发光驱动电路EOA2，三者的电路结构可以相同，也即三者可以采用相同结构的第三移位寄存器级联而成，下文以及附图用C表示该第三移位寄存器。

上述实施例一中的驱动晶体管DTFT采用开态偏置(on-bias)的驱动方式下的第二发光驱动电路EOA2、实施例一中的驱动晶体管DTFT采用关态偏置(off-bias)的驱动方式下的第一发光驱动电路EOA1、实施例二中的驱动晶体管DTFT采用关态偏置(off-bias)的驱动方式下的第一发光驱动电路EOA1，三者的电路结构可以相同，也即三者可以采用相同结构的第四移位寄存器级联而成，下文以及附图用D表示该第四移位寄存器。

以下对上述第一移位寄存器A、第二移位寄存器B、第三移位寄存器C、第四移位寄存器D的电路结构以及驱动方法进行示例说明。

对于上述第一移位寄存器A而言：

示例的，如图4a所示，第一移位寄存器A可以包括：第一输入子电路101、第一输出子电路201、第一控制子电路301、第二控制子电路302、第一复位子电路401、第一复位控制子电路501。

示例的，如图4a所示，上述第一输入子电路101与第一信号输入端Iput1、第一节点N1、第一时钟信号端GCK1连接。该第一输入子电路101用于在第一时钟信号端GCK1的电压的控制下，将第一信号输入端Iput1的电压输出至第一节点N1。

示例的，如图4a所示，上述第一输入子电路101可以包括第五晶体管M5；其中，第五晶体管M5的栅极与第一时钟信号端GCK1连接，第五晶体管M5的第一极与第一信号输入端Iput1连接，第五晶体管M5的第二极与第一节点N1连接。

示例的，如图4a所示，上述第一输出子电路201与第一节点N1、第一信号输出端Oput1(也即前述的Oputa)、第二时钟信号端GCB1、第一电压端V1(VGL)连接。该第一输出子电路201用于在第一节点N1和第一电压端V1(VGL)的电压控制下，将第二时钟信号端GCB1的电压输出至第一信号输出端Oput1。

示例的，如图4a所示，上述第一输出子电路201可以包括第九晶体管M9、第十二晶体管M12、第一电容C1。其中，第九晶体管M9的栅极与第十二晶体管M12的第一极连接，第九晶体管M9的第一极与第二时钟信号端GCB1连接，第九晶体管M9的第二极与第一信号输出端Oput1连接；第十二晶体管M12的栅极与第一电压端V1(VGL)连接，第十二晶体管M12的第二极与第一节点N1连接；第一电容C1的第一极与第九晶体管M9的栅极连接，第一电容C1的第二极与第一信号输出端Oput1连接。

示例的，如图4a所示，上述第一控制子电路301与第一节点N1、第二节点N2、第一时钟信号端GCK1连接。该第一控制子电路301用于在第一节点N1的电压控制下，将第一时钟信号端GCK1的电压输出至第二节点N2。

示例的，如图4a所示，上述第一控制子电路301可以包括第六晶体管M6。其中，第六晶体管M6的栅极与第一节点N1连接，第一极与第二节点N2连接，第二极与第一时钟信号端GCK1连接。

示例的，如图4a所示，上述第二控制子电路302与第一节点N1、第二节点N2、第二时钟信号端GCB1、第二电压端V2(VGH)连接。该第二控制子电路302用于在第二节点N2以及第二时钟信号端GCB1的电压的控制下，将第二电压端V2(VGH)的电压输出至第一节点N1。

示例的，如图4a所示，上述第二控制子电路302可以包括第十晶体管M10和第十一晶体管M11。其中，第十晶体管M10的栅极与第二节点N2连接，第十晶体管M10的第一极与第二电压端V2(VGH)连接，第十晶体管M10的第二极与第十一晶体管M11的第一极连接，第十一晶体管M11的栅极与第二时钟信号端GCB1连接，第十一晶体管M11的第二极与第一节点N1连接。

示例的，如图4a所示，上述第一复位控制子电路501与第一电压端V1(VGL)、第二节点N2、第一时钟信号端GCK1连接。该第一复位控制子电路501用于在第一时钟信号端GCK1的电压的控制下，将第一电压端V1(VGL)的电压输出至第二节点N2。

示例的，如图4a所示，上述第一复位控制子电路501可以包括第七晶体管M7。其中，第七晶体管M7的栅极与第一时钟信号端GCK1连接，第七晶体管M7的第一极与第一电压端V1(VGL)，第七晶体管M7的第二极与第二节点N2连接。

示例的，如图4a所示，上述第一复位子电路401与第二节点N2、第二电压端V2(VGH)、第一信号输出端Oput1连接。该第一复位子电路401用于在第二节点V2(VGH)的电压的控制下，将第二电压端V2(VGH)的电压输出至第一信号输出端Oput1。

示例的，如图4a所示，上述第一复位子电路401可以包括第八晶体管M8和第二电容C2。其中，第八晶体管M8的栅极与第二节点N2连接，第八晶体管M8的第一极与第二电压端V2(VGH)连接，第八晶体管M8的第二极与第一信号输出端Oput1连接。第二电容C2的第一极与第二节点N2连接，第二电容C2的第二极与第二电压端V2(VGH)连接。

在此基础上，本发明中，对于第一栅极驱动电路GOA1中的多级第一移位寄存器A的级联方式不做限定。示例的，在一些实施例中可以是，第一级的第一移位寄存器A的第一信号输入端Iput1连接起始信号端STV1(参考图4b)；除了第一级的第一移位寄存器A以外，任一级第一移位寄存器A的第一信号输入端Iput1与该级第一移位寄存器A的上一级第一移位寄存器A的第一信号输出端Oput1相连接。

示例的，以下以第一栅极驱动电路GOA1中的第一级的第一移位寄存器A为例，结合图4b的时序控制图，对第一移位寄存器A的驱动方法进行说明；该第一移位寄存器A在一图像帧内的驱动方法包括：

第一阶段S1：

在第一时钟信号端GCK1的低电平电压的控制下，第五晶体管M5导通，将第一信号输入端Iput1(对于第一级的第一移位寄存器A，Iput1输入STV1信号，对于非第一级的第一移位寄存器A，Iput1输入前级的Oput1的输出信号)的低电平电压输出至第一节点N1；在第一节点N1的低电平电压的控制下，第六晶体管M6导通，将第一时钟信号端GCK1的低电平电压输出至第二节点。

第十二晶体管M12在第一电压端V1(VGL)的低电平电压的控制下处于常开状态，从而将第一节点N1的低电平电压存储至第一电容C1中，并导通第九晶体管M9将第二时钟信号端GCB1的高电平电压输出至第一信号输出端Oput1。

另外，在第一时钟信号端GCK1的低电平电压的控制下，第七晶体管M7导通，将第一电压端V1(VGL)的低电平电压输出至第二节点N2并存储至第二电容C2，第八晶体管M8导通，将第二电压端V2(VGH)的高电平电压输出至第一信号输出端Oput1。

综上所述，第一信号输出端Oput1在第一阶段S1处于非输出阶段，输出高电平电压。

第二阶段S2：

第一电容C1将在第一阶段S1存储的低电平放电至第一节点N1，第九晶体管M9保持导通，将第二时钟信号端GCB1的低电平电压作为扫描信号输出至第一信号输出端Oput1。

另外，在第一节点N1的低电平电压的控制下，第六晶体管M6导通，将第一时钟信号端GCK1的高电平电压输出至第二节点N2，第八晶体管M8截止。

综上所述，第一信号输出端Oput1在第二阶段S2处于输出低电平电压(扫描信号)。

第三阶段S3基本与第一阶段S1一致，第四阶段S4基本与第二阶段S2一致(输出扫描信号)，第五阶段S5基本与第一阶段S1一致，第六阶段S6基本与第二阶段S2一致(输出扫描信号)，此处不再一一赘述。

另外需要说明的是，在整个扫描阶段结束后的降噪阶段，第七晶体管M7、第八晶体管M8、第二电容C2在各控制端的控制下，第二节点N2维持低电平电位，使得第一信号输出端Oput1持续输出高电平电压直到下一图像帧到来；并且在第二节点N2和第二时钟信号端GCB1的低电平电位的控制下，通过第十晶体管M10、第十一晶体管M11，以及第一电容C1的作用下，第一节点N1维持高电位，第九晶体管M9保持截止。

对于上述第三移位寄存器C而言：

示例的，如图5a所示，上述第三移位寄存器C可以包括：第三输入子电路103、第三输出子电路203、第六控制子电路306、第七控制子电路307、第二复位子电路402、第二复位控制子电路502、第一反向子电路701、第二反向子电路702、第一反向控制子电路801、第二储能子电路602。

示例的，如图5a所示，上述第三输入子电路103与第三信号输入端Iput3、第五节点N5、第五时钟信号端ECK1连接。该第三输入子电路103用于在第五时钟信号端ECK1的电压的控制下，将第三信号输入端Iput3的电压输出至第五节点N5。

示例的，如图5a所示，上述第三输入子电路103可以包括第二十一晶体管M21。其中，第二十一晶体管M21的栅极与第五时钟信号端ECK1连接，第二十一晶体管M21的第一极与第三信号输入端Iput3连接，第二十一晶体管M21的第二极与第五节点N5连接。

示例的，如图5a所示，上述第三输出子电路203与第五节点N5、第七节点N7、第六时钟信号端ECB1、第五电压端V5(VGL)连接。该第三输出子电路203用于在第五节点N5和第五电压端V5(VGL)的电压的控制下，将第六时钟信号端ECB1的电压输出至第七节点N7。

示例的，如图5a所示，上述第三输出子电路203可以包括第二十五晶体管M25、第二十八晶体管M28、第四电容C4。其中，第二十八晶体管M28的栅极与第五电压端V5(VGL)连接，第二十八晶体管M28的第一极与第五节点N5连接，第二十八晶体管M28的第二极与第二十五晶体管M25的栅极连接；第二十五晶体管M25的第一极与第六时钟信号端ECB1连接，第二十五晶体管M25的第二极与第七节点N7连接；第四电容C4的第一极与第七节点N7连接，第四电容C4的第二极与第二十五晶体管M25的栅极连接。

示例的，如图5a所示，上述第六控制子电路306与第五节点N5、第六节点N6、第五时钟信号端ECK1连接。该第六控制子电路306用于在第五节点N5的电压的控制下，将第五时钟信号端ECK1的电压输出至第六节点N6。

示例的，如图5a所示，上述第六控制子电路306可以包括第二十二晶体管M22；其中，第二十二晶体管M22的栅极与第五节点N5连接，第二十二晶体管M22的第一极与第六节点N6连接，第二十二晶体管M22的第二极与第五时钟信号端ECK1连接。

示例的，如图5a所示，上述第七控制子电路307与第五节点N5、第六节点N6、第六时钟信号端ECB1、第六电压端V6(VGH)连接。该第七控制子电路307用于在第六节点N6和第六时钟信号端ECB1的电压的控制下，将第六电压端V6(VGH)的电压输出至第五节点N5。

示例的，如图5a所示，上述第七控制子电路307可以包括第二十六晶体管M26和第二十七晶体管M27。其中，第二十六晶体管M26的栅极与第六节点N6连接，第二十六晶体管M26的第一极与第六电压端V6(VGH)连接，第二十六晶体管M26的第二极与第二十七晶体管M27的第一极连接，第二十七晶体管M27的栅极与第六时钟信号端ECB1连接，第二十七晶体管M27的第二极与第五节点N5连接。

示例的，如图5a所示，上述第二复位子电路402与第六节点N6、第七节点N7、第六电压端V6(VGH)连接。该第二复位子电路402用于在第六节点N6的电压的控制下，将第六电压端V6(VGH)的电压输出至第七节点N7。

示例的，如图5a所示，上述第二复位子电路402可以包括第二十四晶体管M24和第五电容C5。第二十四晶体管M24的栅极与第六节点N6连接，第二十四晶体管M24的第一极与第六电压端V6(VGH)连接，第二十四晶体管M24的第二极与第七节点N7连接；第五电容C5的第一极与第六电压端V6(VGH)连接，第五电容C5的第二极与第七节点连接N7。

示例的，如图5a所示，上述第二复位控制子电路502与第五电压端V5(VGL)、第六节点N6、第五时钟信号端ECK1连接。该第二复位控制子电路502用于在第五时钟信号端ECK1的电压的控制下，将第五电压端V5(VGL)的电压输出至第六节点N6。

示例的，如图5a所示，上述第二复位控制子电路502可以包括第二十三晶体管M23。其中，第二十三晶体管M23的栅极与第五时钟信号端ECK1连接，第二十三晶体管M23的第一极与第五电压端V5(VGL)连接，第二十三晶体管M23的第二极与第六节点N6的电压连接。

示例的，如图5a所示，上述第一反向子电路701与第七节点N7、第六电压端V6(VGH)、第三信号输出端Oput3连接。该第一反向子电路701用于在第七节点N7的电压的控制下，将第六电压端V6(VGH)的电压输出至第三信号输出端Oput3。

示例的，如图5a所示，上述第一反向子电路701可以包括第三十一晶体管M31。其中，第三十一晶体管M31的栅极与第七节点N7连接，第三十一晶体管M31的第一极与第六电压端V6(VGH)连接，第三十一晶体管M31的第二极与第三信号输出端Oput3连接。

示例的，如图5a所示，上述第二反向子电路702与第八节点N8、第五电压端V5(VGL)、第三信号输出端Oput3连接。该第二反向子电路702用于在第八节点N8的电压的控制下，将第五电压端V5(VGL)的电压输出至第三信号输出端Oput3。

示例的，如图5a所示，上述第二反向子电路702可以包括第三十二晶体管M32。其中，第三十二晶体管M32的栅极与第八节点N8连接，第三十二晶体管M32的第一极与第五电压端V5(VGL)连接，第三十二晶体管M32的第二极与第三信号输出端Oput3连接。

示例的，如图5a所示，上述第一反向控制子电路801与第七节点N7、第八节点N8、第五时钟信号端ECK1、第六电压端V6(VGH)、第五电压端V5(VGL)连接。该第一反向控制子电路801用于在第七节点N7的电压的控制下，将第六电压端V6(VGH)的电压输出至第八节点N8；该第一反向控制子电路801还用于在第五时钟信号端ECK1的电压的控制下，将第五电压端ECK1的电压输出第八节点N8。

示例的，如图5a所示，上述第一反向控制子电路801可以包括第二十九晶体管M29和第三十晶体管M30。其中，第二十九晶体管M29的栅极与第七节点N7连接，第二十九晶体管M29的第一极与第六电压端V6(VGH)连接，第二十九晶体管M29的第二极与第八节点N8连接；第三十晶体管M30的栅极与第五时钟信号端ECK1连接，第三十晶体管M30的第一极与第五电压端V5(VGL)连接，第三十晶体管M30的第二极与第八节点N8连接。

示例的，如图5a所示，上述第二储能子电路602与第六时钟信号端ECB1和第八节点N8连接。该第二储能子电路602用于通过第六时钟信号端ECB1的电压对第八节点N8的电压进行控制。

示例的，如图5a所示，上述第二储能子电路602可以包括第六电容C6。其中，第六电容C6的第一极与第八节点N8，第六电容C6的第二极与第六时钟信号端ECB1连接。

在此基础上，本发明中，对于由多级第三移位寄存器C级联而成的发光驱动电路(即满足前述像素驱动电路的第一发光驱动电路EOA1或第二发光驱动电路EOA2)中，多级第三移位寄存器C之间的级联方式不做限定。

示例的，在一些实施例中可以是，第一级的第三移位寄存器C的第三信号输入端Iput3连接起始信号端STV3(参考图5b)；除了第一级的第三移位寄存器C以外，任一第三级移位寄存器C的第三信号输入端Iput3与该级第三移位寄存器C的上一级第三移位寄存器C的信号输出端Oput3相连接。

示例的，以由上述多个第三移位寄存器C级联而成的发光驱动电路中的第一级的第三移位寄存器C为例，结合图5b的时序控制图，对第三移位寄存器C的驱动方法进行说明；该第三移位寄存器C在一图像帧内的驱动方法包括：

由前述内容可知，第三移位寄存器C的输出的信号可以为：与第一移位寄存器A的输出信号的反相信号，因此，对于第三移位寄存器C而言，如图5a所示，可以相当于直接在第一移位寄存器A的第一输出端Oput1之后(也即图5a中的第七节点N7之后)连接一反向电路(具体电路结构见前述的子电路602、701、702、801部分)，将第七节点N7的电位(与第一移位寄存器A的输出电位一致)进行反相即可。

由于前述已经对第一移位寄存器A的驱动方法进行了说明，此处第七节点N7之前的电路部分的驱动方法不做赘述，具体可以参考前述第一移位寄存器A的驱动方法，以下仅针对与第七节点N7连接的反向电路部分(子电路602、701、702、801部分)进行示例说明。

第一阶段S1：(第七节点N7为高电平电压)

在第五时钟信号端ECK1的低电平电压的控制下，第三十晶体管M30导通，将第五电压端V5(VGL)的低电平电压输出至第八节点N8，第三十二晶体管M32导通，将第五电压端V5(VGL)的低电平电压输出至第三信号输出端Oput3。即，在第一阶段S1，第三信号输出端Oput3输出低电平电压(与第七节点N7的高电平电压反相)。

第二阶段S2：(第七节点N7为低电平电压)

在第七节点N7的低电平电压的控制下，第三十一晶体管M31导通，将第六电压端V6(VGH)的高电平电压输出至第三信号输出端Oput3。即，在第二阶段S2，第三信号输出端Oput3输出高电平电压(与第七节点N7的低电平电压反相)

另外，在该第二阶段S2，在第七节点N7的低电平电压的控制下，第二十九晶体管M29导通，将第六电压端V6(VGH)的高电平电压输出至第八节点N8，第三十二晶体管M32截止。

第三阶段S3与第一阶段S1基本一致，第四阶段S4与第二阶段S2基本一致，第五阶段S5与第一阶段S1基本一致，第六阶段S6与第二阶段S2基本一致，此处不再一一赘述。

另外，在第六阶段S6之后，通过第五时钟信号端ECK1的电压周期性的导通第三十晶体管M30，以及在第六时钟信号端ECB1的电压通过第六电容C6的耦合作用，保证第三十二晶体管M32持续导通，将第五电压端V5(VGL)的低电平电压持续输出至第三信号输出端Oput3。

对于上述第四移位寄存器D而言：

示例的，如图6a所示，第四移位寄存器04可以包括：第四输入子电路104，第四输出子电路204、第八控制子电路308、第九控制子电路309、第十控制子电路3010、第十一控制子电路3011、第三复位子电路503、第三储能子电路603、第四储能子电路604。

示例的，如图6a所示，上述第四输入子电路104与第四信号输入端Iput4、第十节点N10、第七时钟信号端ECK2连接。该第四输入子电路104用于在第七时钟信号端ECK2的电压的控制下，将第四信号输入端Iput4的信号输出至第十节点N10。

示例的，如图6a所示，上述第四输入子电路104可以包括第三十三晶体管M33；其中，第三十三晶体管M33的栅极与第七时钟信号端ECK2连接，第三十三晶体管M33的第一极与第四信号输入端Iput4连接，第三十三晶体管M33的第二极与第十节点N10连接。

示例的，如图6a所示，第四输出子电路204与第四信号输出端Oput4、第十一节点N11、第八电压端V8(VGH)连接。该第四输出子电路204用于在第十一节点N11的电压的控制下，将第八电压端V8(VGH)的电压输出至第四信号输出端Oput4。

示例的，如图6a所示，第四输出子电路204可以包括第四十二晶体管M42和第五电容C5。其中，第四十二晶体管M42的栅极与第十一节点N11连接，第四十二晶体管M42的第一极与第八电压端V8(VGH)连接，第四十二晶体管M42的第二极与第四信号输出端Oput4连接；第五电容C5的第一极与第十一节点N11连接，第五电容C5的第二极与第八电压端V8(VGH)连接。

示例的，如图6a所示，上述第八控制子电路308与第九节点N9、第十节点N10、第七时钟信号端ECK2、第七电压端V7(VGL)连接。该第八控制子电路308用于在第十节点N10的电压的控制下，将第七时钟信号端ECK2的电压输出至第九节点N9；该第八控制子电路308还用于在第七时钟信号端ECK2的电压的控制下，将第七电压端V7(VGL)的电压输出至第九节点N9。

示例的，如图6a所示，第八控制子电路308可以包括第三十四晶体管M34和第三十五晶体管M35。其中，第三十四晶体管M34的栅极与第十节点N10连接，第三十四晶体管M34的第一极与第七时钟信号端ECK2连接，第三十四晶体管M34的第二极与第九节点N9连接；第三十五晶体管M35的栅极与第七时钟信号端ECK2连接，第三十五晶体管M35的第一极与第七电压端V7(VGL)连接，第三十五晶体管M35的第二极与第九节点N9连接。

示例的，如图6a所示，上述第九控制子电路309与第九节点N9、第十节点N10、第八电压端V8(VGH)、第八时钟信号端ECB2连接。该第九控制子电路309用于在第九节点N9和第八时钟信号端ECB2的电压的控制下，将第八电压端V8(VGH)的电压输出至第十节点N10。

示例的，如图6a所示，上述第九控制子电路309可以包括第三十六晶体管M36和第三十七晶体管M37。其中，第三十六晶体管M36的栅极与第九节点N9连接，第三十六晶体管M36的第一极与第八电压端V8(VGH)，第三十六晶体管M36的第二极与第三十七晶体管M37的第一极连接，第三十七晶体管M37的栅极与第八时钟信号端ECB2连接，第三十七晶体管M37的第二极与第十节点N10连接。

示例的，如图6a所示，上述第十控制子电路3010与第九节点N9、第十一节点N11、第八时钟信号端ECB2连接。该第十控制子电路3010用于在第九节点N9和第八时钟信号端ECB2的电压的控制下，将第八时钟信号端ECB2的电压输出至第十一节点N11。

示例的，如图6a所示，上述第十控制子电路3010可以包括第三十八晶体管M38和第三十九晶体管M39。其中，第三十八晶体管M38的栅极与第九节点N9连接，第三十八晶体管M38的第一极与第八时钟信号端ECB2连接，第三十八晶体管M38的第二极与第三十九晶体管M39的第一极连接；第三十九晶体管M39的栅极与第八时钟信号端ECB2连接，第三十九晶体管M39的第二极与第十一节点N11连接。

示例的，如图6a所示，上述第十一控制子电路3011与第十节点N10、第十一节点N11、第八电压端V8(VGH)连接。该第十一控制子电路3011用于在第十节点N10的电压的控制下，将第八电压端V8(VGH)的电压输出至第十一节点N11。

示例的，如图6a所示，上述第十一控制子电路3011可以包括第四十晶体管M40。其中，第四十晶体管M40的栅极与第十节点N10连接，第四十晶体管M40的第一极与第八电压端V8(VGH)连接，第四十晶体管M40的第二极与第十一节点N11连接。

示例的，如图6a所示，上述第三复位子电路503与第四信号输出端Oput4、第七电压端V7(VGL)、第十节点N10连接。该第三复位子电路503用于在第十节点N10的电压的控制下，将第七电压端V7(VGL)的电压输出至第四信号输出端Oput4。

示例的，如图6a所示，上述第三复位子电路503可以包括第四十一晶体管M41。其中，第四十一晶体管M41的栅极与第十节点N10连接，第四十一晶体管M41的第一极与第七电压端V7(VGL)连接，第四十一晶体管M41的第二极与第四信号输出端Oput4连接。

示例的，如图6a所示，上述第三储能子电路603与第九节点N9和第十控制子电路3010连接，该第三储能子电路603用于将第九节点N9的电压进行存储；该第三储能子电路603还用于对第九节点N9进行放电。

示例的，如图6a所示，上述第三储能子电路603可以包括第七电容C7。其中，第七电容C7的第一极与第九节点N9连接，第七电容C7的第二极与第三十八晶体管M38的第二极连接。

示例的，如图6a所示，第四储能子电路604与第十节点N10、第八时钟信号端ECB2连接。该第四储能子电路604用于通过第八时钟信号端ECB2的电压对第十节点N10的电压进行控制。

示例的，如图6a所示，第四储能子电路604可以包括第八电容C8。其中，第八电容C8的第一极与第十节点N10连接，第八电容C8的第二极与第八时钟信号端ECB2连接。

在此基础上，本发明中，对于由多级第四移位寄存器D级联而成的发光驱动电路(即满足前述像素驱动电路的第一发光驱动电路EOA1或第二发光驱动电路EOA2)中，多级第四移位寄存器D之间的级联方式不做限定。

示例的，在一些实施例中可以是，第一级的第四移位寄存器D的第四信号输入端Iput4连接起始信号端STV4(参考图6b)；除了第一级的第四移位寄存器以外，任一级第四移位寄存器D的第四信号输入端Iput4与该级第四移位寄存器的上一级第四移位寄存器的第四信号输出端Oput4相连接。

示例的，以由上述多个第四移位寄存器D级联而成的发光驱动电路中的第一级的第四移位寄存器D为例，结合图6b的时序控制图，对第四移位寄存器D的驱动方法进行说明；该第四移位寄存器D在一图像帧内的驱动方法包括：

第一阶段S1：

在第七时钟信号端ECK2的低电平电压的控制下，第三十三晶体管M33导通，将第四信号输入端Iput4的高电平电压(对于第一级的第四移位寄存器，Iput4输入STV4信号，对于非第一级的第四移位寄存器，Iput4输入前一级的Oput4的输出信号)，输出至第十节点N10；第四十一晶体管M41截止。

在第七时钟信号端ECK2的低电平电压的控制下，第三十五晶体管M35导通，将第七电压端V7(VGL)的低电平电压输出至第九节点N9，并存储至第七电容C7，第三十八晶体管M38导通。

对于第一级的第四移位寄存器D而言，第四信号输出端Oput4在该第一阶段S1处于Floating(漂浮)状态，对于后级的第四移位寄存器D而言，第四信号输出端Oput4在该第一阶段S1维持前一阶段(前一图像帧)的低电平电压输出。

第二阶段S2：

第四信号输出端Oput4维持第一阶段S1的输出状态。

第三阶段S3：

第七电容C7将在第一阶段S1存储的低电平电压放电至第九节点N9，第三十八晶体管M38保持导通；同时，在第八时钟信号端ECB2的低电平电压的控制下，第三十九晶体管M39导通，将第八时钟信号端ECB2的低电平电压输出至第十一节点N11，并存储至第五电容C5中，第四十二晶体管M42导通，将第八电压端V8(VGH)的高电平电压输出至第四信号输出端Oput4。即在该第三阶段S3，第四信号输出端Oput4输出高电平电压。

另外，在该第三阶段S3，在第九节点N9和第八时钟信号端ECB2的低电平电压的控制下，第三十六晶体管M36和第三十七晶体管M37导通，将第八电压端V8(VGH)的高电平电压输出至第十节点N10，第四十一晶体管M41截止。

第四阶段S4：

第五电容C5将在第三阶段S3存储的低电平电压放电至第十一节点N11，第四十二晶体管M42保持导通，将第八电压端V8(VGH)的高电平电压持续输出至第四信号输出端Oput4。即在第四阶段S4，第四信号输出端Oput4继续输出高电平电压。

第五阶段S5、第六阶段S6依次重复第三阶段S3、第四阶段S4的过程；也即在第五阶段S5、第六阶段S6，第四信号输出端Oput4持续输出高电平电压。

第七阶段S7：

第七电容C7将在第五阶段S5存储的低电平电压放电至第九节点N9，第三十八晶体管M38导通；同时在第八时钟信号端ECB2的低电平电压的控制下，第三十九晶体管M39导通，将第八时钟信号端ECB2的低电平电压输出至第十一节点N11，并存储至第五电容C5中，第四十二晶体管M42导通，将第八电压端V8(VGH)的高电平电压输出至第四信号输出端Oput4。即在第七阶段S7，第四信号输出端Oput4继续输出高电平电压。

另外，在该第七阶段S7中，在第九节点N9和第八时钟信号端ECB2的低电平电压的控制下，第三十六晶体管M36和第三十七晶体管M37导通，将第八电压端V8(VGH)的高电平电压输出至第十节点N10，第四十一晶体管M41截止。

第八阶段S8：

第五电容C5将在第七阶段S7存储的低电平电压放电至第十一节点N11，第四十二晶体管M42开启，将第八电压端V8(VGH)的高电平电压输出至第四信号输出端Oput4。即在第八阶段S8，第四信号输出端Oput4继续输出高电平电压。

第九阶段S9：

在第七时钟信号端ECK2的低电平电压的控制下，第三十三晶体管M33导通，将第四信号输入端Iput4的低电平电压输出至第十节点N10；在第十节点N10的低电平电压的控制下，第四十一晶体管M41导通，将第七电压端V7(VGL)的低电平电压输出至第四信号输出端Oput4。即在第九阶段S9，第四信号输出端Oput4输出低电平电压。

第十阶段S10：第四信号输出端Oput4维持第九阶段S9的低电平电压输出状态。

第十一阶段S11，在第八时钟信号端ECB2的低电平电压的控制下，通过第八电容C8的耦合作用，控制第十节点N10维持在低电平电压，第四十一晶体管M41保持导通，将第七电压端V7(VGL)的低电平电压输出至第四信号输出端Oput4。即第十一阶段S11，第四信号输出端Oput4输出低电平电压。

在第十一阶段S11之后，第四移位寄存器D周期性的重复第十阶段S10和第十一阶段S11的过程，第四信号输出端Oput4持续输出低电平电压直到下一图像帧的到来。

对于上述第二移位寄存器B而言：

示例的，如图7a所示，在一些实施例中，第二移位寄存器B可以包括：第二输入子电路102、第二输出子电路202、第三控制子电路303、第四控制子电路304、第五控制子电路305、第十二控制子电路3012、第一储能子电路601、第三反向子电路703、第四反向子电路704、第二反向控制子电路802、第三复位子电路504、第五储能子电路605、第六储能子电路606。

示例的，如图7a所示，上述第二输入子电路102与第二信号输入端Iput2、第四节点N4、第三时钟信号端GCK2连接。该第二输入子电路102用于在第三时钟信号端GCK2的电压的控制下，将第二信号输入端Iput2的电压输出至第四节点N4。

示例的，如图7a所示，上述第二输入子电路102可以包括第十三晶体管M13；第十三晶体管M13的栅极与第三时钟信号端GCK2连接，第十三晶体管M13的第一极与第二信号输入端Iput2连接，第十三晶体管M13的第二极与第四节点N4连接。

示例的，如图7a所示，上述第二输出子电路202与第十二节点N12、第四电压端V4(VGH)、第十三节点N13连接；该第二输出子电路202用于在第十二节点N12的电压的控制下，将第四电压端V4(VGH)的电压输出至第十三节点N13。

示例的，如图7a所示，上述第二输出子电路202可以包括第四十三晶体管M43。其中，第四十三晶体管M43的栅极与第十二节点N12连接，第四十三晶体管M43的第一极与第四电压端V4(VGH)连接，第四十三晶体管M43的第二极与第十三节点N13连接。

示例的，如图7a所示，上述第十二控制子电路3012与第四节点N4、第四电压端V4(VGH)、第十二节点N12连接。该第二输出子电路202用于在第四节点N4的电压的控制下，将第四电压端V4(VGH)的电压输出至第十二节点N12。

示例的，如图7a所示，上述第十二控制子电路3012可以包括第十八晶体管M18。其中，第十八晶体管M18的栅极与第四节点N4连接，第十八晶体管M18的第一极与第四电压端V4(VGH)连接，第十八晶体管M18的第二极与第十二节点N12连接。

示例的，如图7a所示，上述第三控制子电路303与第四节点N4、第三时钟信号端GCK2、第三节点N3、第三电压端V3(VGL)连接。该第三控制子电路303用于在第四节点N4的控制下，将第三时钟信号端GCK2的电压输出至第三节点N3；该第三控制子电路303还用于在第三时钟信号端GCK2的电压的控制下，将第三电压端V3(VGL)的电压输出至第三节点N3。

示例的，如图7a所示，上述第三控制子电路303可以包括第十四晶体管M14、第十五晶体管M15。其中，第十四晶体管M14的栅极与第四节点N4连接，第十四晶体管M14的第一极与第三时钟信号端GCK2连接，第十四晶体管M14的第二极与第三节点N3连接。第十五晶体管M15的栅极与第三时钟信号端GCK2连接，第十五晶体管M15的第一极与第三电压端V3(VGL)连接，第十五晶体管M15的第二极与第三节点N3连接。

示例的，如图7a所示，上述第四控制子电路304与第三节点N3、第四电压端V4(VGH)、第四时钟信号端GCB2、第四节点N4连接。该第四控制子电路304用于在第三节点N3以及第四时钟信号端GCB2的电压的控制下，将第四电压端V4(VGH)的电压输出至第四节点N4。

示例的，如图7a所示，上述该第四控制子电路304可以包括第十六晶体管M16和第十七晶体管M17。其中，第十六晶体管M16的栅极与第三节点N3连接，第十六晶体管M16的第一极与第四电压端V4(VGH)的电压连接，第十六晶体管M16的第二极与第十七晶体管M17的第一极连接。第十七晶体管M17的栅极与第四时钟信号端GCB2连接，第十七晶体管M17的第二极与第四节点N4连接。

示例的，如图7a所示，上述第五控制子电路305与第三节点N3、第十二节点N12、第四时钟信号端GCB2连接。该第五控制子电路305用于在第三节点N3和第四时钟信号端GCB2的电压的控制下，将第四时钟信号端GCB2的电压输出至第十二节点N12。

示例的，如图7a所示，上述该第五控制子电路305可以包括第十九晶体管M19、第二十晶体管M20。其中，第十九晶体管M19的栅极与第四时钟信号端M19连接，第十九晶体管M19的第一极与第十二节点N12连接，第十九晶体管M19的第二极与第二十晶体管M20的第一极连接，第二十晶体管M20的栅极与第三节点N3连接，第二十晶体管M20的第二极与第四时钟信号端GCB2连接。

示例的，如图7a所示，上述第一储能子电路601与第三节点N3和第五控制子电路305连接。该第一储能子电路601用于将第三节点N3的电压进行存储，该第一储能子电路601还用于对第三节点N3进行放电。

示例的，如图7a所示，上述第一储能子电路601可以包括第三电容C3。其中，第三电容C3的第一极与第三节点N3连接，第三电容C3的第二极与第二十晶体管M20的第一极连接。

示例的，如图7a所示，上述第三反向子电路703与第十三节点N13、第四电压端V4(VGH)、第二信号输出端Oput2(也即前述的Oputb)连接。该第三反向子电路703用于在第十三节点N13的电压的控制下，将第四电压端V4(VGH)的电压输出至第二信号输出端Oput2。

示例的，如图7a所示，上述第三反向子电路703可以包括第四十七晶体管M47。其中，第四十七晶体管M47的栅极与第十三节点N13连接，第四十七晶体管M47的第一极与第四电压端V4(VGH)连接，第四十七晶体管M47的第二极与第二信号输出端Oput2连接。

示例的，如图7a所示，上述第四反向子电路704与第十四节点N14、第三电压端V3(VGL)、第二信号输出端Oput2连接；该第四反向子电路704用于在第十四节点N14的电压的控制下，将第三电压端V3(VGL)的电压输出至第二信号输出端Oput2。

示例的，如图7a所示，上述第四反向子电路704可以包括第四十八晶体管M48。其中，第四十八晶体管M48的栅极与第十四节点N14连接，第四十八晶体管M48的第一极与第三电压端V3(VGL)连接，第四十八晶体管M48的第二极与第二信号输出端Oput2。

示例的，如图7a所示，上述第二反向控制子电路802与第十三节点N13、第十四节点N14、第三时钟信号端ECK2、第三电压端V3(VGL)、第四电压端V4(VGH)连接。该第二反向控制子电路802用于在第十三节点N13的电压的控制下，将第四电压端V4(VGH)的电压输出至第十四节点N14；该第二反向控制子电路802还用于在第三时钟信号端ECK2的电压的控制下，将第三电压端V3(VGL)的电压输出第十四节点N14。

示例的，如图7a所示，上述第二反向控制子电路802可以包括第四十五晶体管M45和第四十六晶体管M46。其中，第四十五晶体管M45的栅极与第十三节点N13连接，第四十五晶体管M45的第一极与第四电压端V4(VGH)连接，第四十五晶体管M45的第二极与第十四节点N14连接。第四十六晶体管M46的栅极与第三时钟信号端ECK2连接，第四十六晶体管M46的第一极与第三电压端连接，第四十六晶体管M46的第二极与第十四节点N14连接。

示例的，如图7a所示，上述第三复位子电路504与第四节点N4、第三电压端V3(VGL)、第十三节点N13连接。该第三复位子电路504用于在第四节点N4的电压的控制下，将第三电压端V3(VGL)的电压输出至第十三节点N13。

示例的，如图7a所示，上述第三复位子电路504包括第四十四晶体管M44。其中，第四十四晶体管M44的栅极与第四节点N4连接，第四十四晶体管M44的第一极与第三电压端V3(VGL)连接，第四十四晶体管M44的第二极与第十三节点N13连接。

示例的，如图7a所示，上述第五储能子电路605与第四节点N4和第三时钟信号端ECK2连接，该第五储能子电路605用在通过第三时钟信号端ECK2的电压对第四节点N4的电压进行控制。

示例的，如图7a所示，上述第五储能子电路605可以包括第九电容C9。第九电容C9的第一极与第四节点N4连接，第九电容C9的第二极与第三时钟信号端ECK2连接。

示例的，如图7a所示，上述第六储能子电路606与第十四节点N14和第四时钟信号端ECB2连接，该第六储能子电路606用于通过第四时钟信号端ECB2的电压对第十四节点N14的电压进行控制。

示例的，如图7a所示，上述第六储能子电路606包括第十电容C10。其中，第十电容C10的第一极与第十四节点N14连接，第十电容C10的第二极与第四时钟信号端ECB2连接。

在此基础上，本发明中，对于第二栅极驱动电路GOA2中的多级的第二移位寄存器B的级联方式不做限定。示例的，在一些实施例中可以是，第一级的第二移位寄存器B的第二信号输入端Iput2连接起始信号端STV2；除了第一级的第二移位寄存器B以外，任一级第二移位寄存器B的第二信号输入端Iput2与该级第二移位寄存器B的上一级第二移位寄存器A的第二信号输出端Oput2相连接。

由前述内容可知，第二移位寄存器B的输出的信号可以为：第四移位寄存器D的输出信号的反相信号，因此，对于第二移位寄存器B而言，如图7a所示，可以相当于直接在第四移位寄存器D的第四输出端Oput4之后(也即图7a中的第十三节点N13之后)连接一反向电路(具体电路结构见前述的子电路606、703、704、802部分)，将第十三节点N13的电位(与第四移位寄存器D的输出电位一致)进行反相即可(参考图7b)。

另外，对于第二移位寄存器B连接于第十三节点N13之后的反向电路(606、703、704、802部分)，可以设置为与第三移位寄存器C的第七节点N7之后的反向电路(602、701、702、801部分)的结构相同。

也就是说，如图7a所示，本发明的第二移位寄存器B，可以相当于在前述第四移位寄存器D的第四输出端Oput4之后，连接前述的第三移位寄存器C中的反向电路部分(602、701、702、801部分)，由于前述实施例已经对第四移位寄存器D的驱动方法，以及第三移位寄存器C中的反向电路部分(602、701、702、801部分)的驱动方法均已经进行说明，因此对于第二移位寄存器B的具体驱动方法此处不再赘述，具体可以参考前述实施例。

需要说明的是，本发明中的晶体管可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

本发明上述实施例中晶体管的开启、关闭(通、断)过程均是以所有晶体管为P型晶体管；本发明实施例中晶体管也可以为N型，当所有晶体管均为N型时，需要对各个控制信号进行翻转即可。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种显示驱动电路，其特征在于，包括：像素驱动电路、第一栅极驱动电路、第一发光驱动电路、第二发光驱动电路；所述像素驱动电路包括驱动晶体管、第一发光控制端、第二发光控制端；

所述像素驱动电路还包括第一扫描端、第二扫描端、第三扫描端；或者，所述像素驱动电路还包括第一扫描端、第三扫描端；

所述第一栅极驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第一扫描端连接，且该信号输出端用于输出第一扫描信号；1≤n≤N，n为正整数，N为像素驱动电路的总行数；

所述第一栅极驱动电路中的第m-1级移位寄存器的信号输出端与第m行像素驱动电路的第三扫描端连接；2≤m≤N，m为正整数；

所述第一发光驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第一发光控制端连接，且该信号输出端用于输出第一控制信号；

所述第二发光驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第二发光控制端连接，且该信号输出端用于输出第二控制信号；

在所述像素驱动电路还包括所述第二扫描端的情况下，所述显示驱动电路还包括第二栅极驱动电路；其中，所述第二栅极驱动电路中的第n级移位寄存器的信号输出端与第n行像素驱动电路的第二扫描端连接，且该信号输出端用于输出第二扫描信号；

所述驱动晶体管，在所述第一扫描端、所述第二扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下；或者，在所述第一扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于偏置状态。

2.根据权利要求1所述的显示驱动电路，其特征在于，所述像素驱动电路还包括：第一发光控制晶体管、第二发光控制晶体管、第一晶体管、第二晶体管、第三晶体管、存储电容、有机发光二极管；

所述第一发光控制晶体管的栅极与第一发光控制端连接，第一极与第一电源电压端连接，第二极与所述驱动晶体管的第一极连接；

所述第二发光控制晶体管的栅极与第二发光控制端连接，第一极与所述驱动晶体管的第二极连接，第二极与所述有机发光二极管的第一极连接；

所述第一晶体管的栅极与所述第一扫描端连接，第一极与数据信号端连接，第二极与所述驱动晶体管的第一极连接；

在所述像素驱动电路包括第二扫描端的情况下，所述第二晶体管的栅极与所述第二扫描端连接；在所述像素驱动电路不包括第二扫描端的情况下，所述第二晶体管的栅极与所述第一扫描端连接；所述第二晶体管的第一极与所述驱动晶体管的栅极连接，第二极与所述驱动晶体管的第二极连接；

所述第三晶体管的栅极与所述第三扫描端连接，第一极与初始电压端连接，第二极与所述有机发光二极管的第一极连接；

所述存储电容的第一极与所述第一电源电压端连接，第二极与所述驱动晶体管的栅极连接；

所述有机发光二极管的第二极与第二电源电压端连接；

在所述像素驱动电路包括第二扫描端的情况下，所述像素驱动电路还包括：第四晶体管；所述第四晶体管的栅极与所述第三扫描端连接，第一极与所述初始电压端连接，第二极与所述驱动晶体管的栅极连接。

3.根据权利要求1或2所述的显示驱动电路，其特征在于，

所述第一栅极驱动电路包括级联的第一移位寄存器；所述第一移位寄存器包括：第一输入子电路、第一输出子电路、第一控制子电路、第二控制子电路、第一复位子电路、第一复位控制子电路；

所述第一输入子电路与第一信号输入端、第一节点、第一时钟信号端连接，用于在所述第一时钟信号端的电压的控制下，将所述第一信号输入端的电压输出至所述第一节点；

所述第一输出子电路与所述第一节点、第一信号输出端、第二时钟信号端、第一电压端连接，用于在所述第一节点和所述第一电压端的电压控制下，将所述第二时钟信号端的电压输出至所述第一信号输出端；

所述第一控制子电路与所述第一节点、第二节点、所述第一时钟信号端连接，用于在所述第一节点的电压控制下，将所述第一时钟信号端的电压输出至所述第二节点；

所述第二控制子电路与所述第二节点、所述第一节点、所述第二时钟信号端、第二电压端连接，用于在所述第二节点以及所述第二时钟信号端的电压的控制下，将所述第二电压端的电压输出至所述第一节点；

所述第一复位控制子电路与第一电压端、所述第二节点、所述第一时钟信号端连接，用于在所述第一时钟信号端的电压的控制下，将所述第一电压端的电压输出至所述第二节点；

所述第一复位子电路与所述第二节点、所述第二电压端、所述第一信号输出端连接，用于在所述第二节点的电压的控制下，将所述第二电压端的电压输出至所述第一信号输出端。

4.根据权利要求3所述的显示驱动电路，其特征在于，

所述第一输入子电路包括第五晶体管，所述第五晶体管的栅极与所述第一时钟信号端连接，第一极与所述第一信号输入端连接，第二极与所述第一节点连接；

所述第一控制子电路包括第六晶体管，所述第六晶体管的栅极与所述第一节点连接，第一极与所述第二节点连接，第二极与所述第一时钟信号端连接；

所述第一复位控制子电路包括第七晶体管，所述第七晶体管的栅极与所述第一时钟信号端连接，第一极与所述第一电压端，第二极与所述第二节点连接；

所述第一复位子电路包括第八晶体管和第二电容，所述第八晶体管的栅极与所述第二节点连接，第一极与所述第二电压端连接，第二极与所述第一信号输出端连接；所述第二电容的第一极与所述第二节点连接，第二极与所述第二电压端连接；

所述第二控制子电路包括第十晶体管和第十一晶体管，所述第十晶体管的栅极与所述第二节点连接，第一极与所述第二电压端连接，第二极与所述第十一晶体管的第一极连接，所述第十一晶体管的栅极与所述第二时钟信号端连接，第二极与所述第一节点连接；

所述第一输出子电路包括第九晶体管、第十二晶体管、第一电容；所述第九晶体管的栅极与所述第十二晶体管的第一极连接，所述第九晶体管的第一极与所述第二时钟信号端连接，第二极与所述第一信号输出端连接；所述第十二晶体管的栅极与所述第一电压端连接，第二极与所述第一节点连接；所述第一电容的第一极与所述第九晶体管的栅极连接，第二极与所述第一信号输出端连接。

5.根据权利要求1或2所述的显示驱动电路，其特征在于，

在所述像素驱动电路还包括所述第二扫描端的情况下，

所述驱动晶体管在所述第一扫描端、所述第二扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于关态偏置状态；

在所述像素驱动电路不包括所述第二扫描端的情况下，

所述驱动晶体管在所述第一扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于开态偏置状态；或者，所述驱动晶体管在所述第一扫描端、所述第三扫描端、所述第一发光控制端、所述第二发光控制端的信号的控制下，在复位阶段处于关态偏置状态。

6.根据权利要求5所述的显示驱动电路，其特征在于，

所述驱动晶体管在复位阶段处于关态偏置状态下，所述第一发光驱动电路包括级联的第四移位寄存器；所述第二发光驱动电路包括级联的第三移位寄存器；

所述驱动晶体管在复位阶段处于开态偏置状态下，所述第一发光驱动电路包括级联的第三移位寄存器；所述第二发光驱动电路包括级联的第四移位寄存器。

7.根据权利要求6所述的显示驱动电路，其特征在于，

所述第三移位寄存器包括：第三输入子电路、第三输出子电路、第六控制子电路、第七控制子电路、第二复位子电路、第二复位控制子电路、第一反向子电路、第二反向子电路、第一反向控制子电路、第二储能子电路；

所述第三输入子电路与第三信号输入端、第五节点、第五时钟信号端连接，用于在所述第五时钟信号端的电压的控制下，将所述第三信号输入端的电压输出至所述第五节点；

所述第三输出子电路与所述第五节点、第七节点、第六时钟信号端、第五电压端连接，用于在所述第五节点和所述第五电压端的电压的控制下，将所述第六时钟信号端的电压输出至所述第七节点；

所述第六控制子电路与所述第五节点、第六节点、所述第五时钟信号端连接，用于在所述第五节点的电压的控制下，将所述第五时钟信号端的电压输出至所述第六节点；

所述第七控制子电路与所述第五节点、所述第六节点、所述第六时钟信号端、第六电压端连接，用于在所述第六节点和所述第六时钟信号端的电压的控制下，将所述第六电压端的电压输出至所述第五节点；

所述第二复位子电路与所述第六节点、所述第七节点、所述第六电压端连接，用于在所述第六节点的电压的控制下，将所述第六电压端的电压输出至所述第七节点；

所述第二复位控制子电路与所述第五电压端、所述第六节点、所述第五时钟信号端连接，用于在所述第五时钟信号端的电压的控制下，将所述第五电压端的电压输出至所述第六节点；

所述第一反向子电路与所述第七节点、所述第六电压端、第三信号输出端连接，用于在所述第七节点的电压的控制下，将所述第六电压端的电压输出至所述第三信号输出端；

所述第二反向子电路与第八节点、所述第五电压端、所述第三信号输出端连接，用于在所述第八节点的电压的控制下，将所述第五电压端的电压输出至所述第三信号输出端；

所述第一反向控制子电路与所述第七节点、所述第八节点、所述第五时钟信号端、所述第六电压端、所述第五电压端连接，用于在所述第七节点的电压的控制下，将所述第六电压端的电压输出至所述第八节点；还用于在所述第五时钟信号端的电压的控制下，将所述第五电压端的电压输出所述第八节点；

所述第二储能子电路与所述第六时钟信号端和所述第八节点连接，用于通过所述第六时钟信号端的电压对所述第八节点的电压进行控制。

8.根据权利要求7所述的显示驱动电路，其特征在于，

所述第三输入子电路包括第二十一晶体管，所述第二十一晶体管的栅极与所述第五时钟信号端连接，第一极与所述第三信号输入端连接，第二极与所述第五节点连接；

所述第六控制子电路包括第二十二晶体管，所述第二十二晶体管的栅极与所述第五节点连接，第一极与所述第六节点连接，第二极与所述第五时钟信号端连接；

所述第七控制子电路包括第二十六晶体管和第二十七晶体管，所述第二十六晶体管的栅极与所述第六节点连接，第一极与所述第六电压端连接，第二极与所述第二十七晶体管的第一极连接，所述第二十七晶体管的栅极与所述第六时钟信号端连接，第二极与所述第五节点连接；

所述第二复位子电路包括第二十四晶体管和第五电容；所述第二十四晶体管的栅极与所述第六节点连接，第一极与所述第六电压端连接，第二极与所述第七节点连接；所述第五电容的第一极与所述第六电压端连接，第二极与所述第七节点连接；

所述第二复位控制子电路包括第二十三晶体管，所述第二十三晶体管的栅极与所述第五时钟信号端连接，第一极与所述第五电压端连接，第二极与所述第六节点的电压连接；

所述第三输出子电路包括第二十五晶体管、第二十八晶体管、第四电容；所述第二十八晶体管的栅极与所述第五电压端连接，第一极与所述第五节点连接，第二极与所述第二十五晶体管的栅极连接，所述第二十五晶体管的第一极与所述第六时钟信号端连接，第二极与所述第七节点连接；所述第四电容的第一极与所述第七节点连接，第二极与所述第二十五晶体管的栅极连接；

所述第一反向子电路包括第三十一晶体管，所述第三十一晶体管的栅极与所述第七节点连接，第一极与所述第六电压端连接，第二极与所述第三信号输出端连接；

所述第二反向子电路包括第三十二晶体管，所述第三十二晶体管的栅极与所述第八节点连接，第一极与所述第五电压端连接，第二极与所述第三信号输出端连接；

所述第一反向控制子电路包括第二十九晶体管和第三十晶体管；所述第二十九晶体管的栅极与所述第七节点连接，第一极与所述第六电压端连接，第二极与所述第八节点连接；所述第三十晶体管的栅极与所述第五时钟信号端连接，第一极与所述第五电压端连接，第二极与所述第八节点连接

所述第二储能子电路包括第六电容，所述第六电容的第一极与所述第八节点，第二极与所述第六时钟信号端连接。

9.根据权利要求6所述的显示驱动电路，其特征在于，

所述第四移位寄存器包括：第四输入子电路，第四输出子电路、第八控制子电路、第九控制子电路、第十控制子电路、第十一控制子电路、第三复位子电路、第三储能子电路、第四储能子电路；

所述第四输入子电路与第四信号输入端、第十节点、第七时钟信号端连接，用于在所述第七时钟信号端的电压的控制下，将所述第四信号输入端的电压输出至所述第十节点；

所述第四输出子电路与第四信号输出端、第十一节点、第八电压端连接，用于在所述第十一节点的电压的控制下，将所述第八电压端的电压输出至所述第四信号输出端；

所述第八控制子电路与第九节点、所述第十节点、所述第七时钟信号端、第七电压端连接，用于在所述第十节点的电压的控制下，将所述第七时钟信号端的电压输出至所述第九节点；还用于在所述第七时钟信号端的电压的控制下，将所述第七电压端的电压输出至所述第九节点；

所述第九控制子电路与所述第九节点、所述第十节点、所述第八电压端、第八时钟信号端连接，用于在所述第九节点和所述第八时钟信号端的电压的控制下，将所述第八电压端的电压输出至所述第十节点；

所述第十控制子电路与所述第九节点、第十一节点、所述第八时钟信号端连接，用于在所述第九节点和所述第八时钟信号端的电压的控制下，将所述第八时钟信号端的电压输出至所述第十一节点；

所述第十一控制子电路与所述第十节点、所述第十一节点、所述第八电压端连接，用于在所述第十节点的电压的控制下，将所述第八电压端的电压输出至所述第十一节点；

第三复位子电路与所述第四信号输出端、所述第七电压端、所述第十节点连接，用于在所述第十节点的电压的控制下，将所述第七电压端的电压输出至所述第四信号输出端；

所述第三储能子电路与所述第九节点和所述第十控制子电路连接，用于对所述第九节点进行充放电；

所述第四储能子电路与所述第十节点、所述第八时钟信号端连接，用于通过所述第八时钟信号端的电压对所述第十节点的电压进行控制。

10.根据权利要求9所述的显示驱动电路，其特征在于，

所述第四输入子电路包括第三十三晶体管；所述第三十三晶体管的栅极与所述第七时钟信号端连接，第一极与所述第四信号输入端连接，第二极与所述第十节点连接；

所述第八控制子电路包括第三十四晶体管和第三十五晶体管；所述第三十四晶体管的栅极与所述第十节点连接，第一极与所述第七时钟信号端连接，第二极与所述第九节点连接；所述第三十五晶体管的栅极与所述第七时钟信号端连接，第一极与所述第七电压端连接，第二极与所述第九节点连接；

所述第九控制子电路包括第三十六晶体管和第三十七晶体管；所述第三十六晶体管的栅极与所述第九节点连接，第一极与所述第八电压端，第二极与所述第三十七晶体管的第一极连接，所述第三十七晶体管的栅极与所述第八时钟信号端连接，第二极与所述第十节点连接；

所述第十控制子电路包括第三十八晶体管和第三十九晶体管；所述第三十八晶体管的栅极与所述第九节点连接，第一极与所述第八时钟信号端连接，第二极与所述第三十九晶体管的第一极连接；所述第三十九晶体管的栅极与所述第八时钟信号端连接，第二极与所述第十一节点连接；

所述第十一控制子电路包括第四十晶体管；所述第四十晶体管的栅极与所述第十节点连接，第一极与所述第八电压端连接，第二极与所述第十一节点连接；

所述第三复位子电路包括第四十一晶体管；所述第四十一晶体管的栅极与所述第十节点连接，第一极与所述第七电压端连接，第二极与所述第四信号输出端连接；

所述第四输出子电路包括第四十二晶体管和第五电容；所述第四十二晶体管的栅极与所述第十一节点连接，第一极与所述第八电压端连接，第二极与所述第四信号输出端连接；所述第五电容的第一极与所述第十一节点连接，第二极与所述第八电压端连接；

所述第三储能子电路包括第七电容；所述第七电容的第一极与所述第九节点连接，第二极与所述第三十八晶体管的第二极连接；

所述第四储能子电路包括第八电容，所述第八电容的第一极与所述第十节点连接，第二极与所述第八时钟信号端连接。

11.根据权利要求1或2所述的显示驱动电路，其特征在于，

所述第二栅极驱动电路包括级联的第二移位寄存器；所述第二移位寄存器包括：第二输入子电路、第二输出子电路、第三控制子电路、第四控制子电路、第五控制子电路、第十二控制子电路、第一储能子电路、第三反向子电路、第四反向子电路、第二反向控制子电路、第三复位子电路、第五储能子电路、第六储能子电路；

所述第二输入子电路与第二信号输入端、第四节点、第三时钟信号端连接，用于在所述第三时钟信号端的电压的控制下，将所述第二信号输入端的电压输出至所述第四节点；

所述第二输出子电路与第十二节点、第四电压端、第十三节点连接；用于在所述第十二节点的电压的控制下，将所述第四电压端的电压输出至所述第十三节点；

所述第十二控制子电路与所述第四节点、所述第四电压端、所述第十二节点连接，用于在所述第四节点的电压的控制下，将所述第四电压端的电压输出至所述第十二节点；

所述第三控制子电路与所述第四节点、所述第三时钟信号端、第三节点、第三电压端连接；用于在所述第四节点的控制下，将所述第三时钟信号端的电压输出至所述第三节点；还用于在所述第三时钟信号端的电压的控制下，将所述第三电压端的电压输出至所述第三节点；

所述第四控制子电路与所述第三节点、所述第四电压端、第四时钟信号端、所述第四节点连接，用于在所述第三节点以及所述第四时钟信号端的电压的控制下，将所述第四电压端的电压输出至所述第四节点；

所述第五控制子电路与所述第三节点、所述第十二节点、所述第四时钟信号端连接，用于在所述第三节点和所述第四时钟信号端的电压的控制下，将所述第四时钟信号端的电压输出至所述第十二节点；

所述第一储能子电路与所述第三节点连接和所述第五控制子电路连接，用于将所述第三节点进行充放电；

所述第三反向子电路与所述第十三节点、所述第四电压端、第二信号输出端连接，用于在所述第十三节点的电压的控制下，将所述第四电压端的电压输出至所述第二信号输出端；

所述第四反向子电路与第十四节点、所述第三电压端、所述第二信号输出端连接，用于在所述第十四节点的电压的控制下，将所述第三电压端的电压输出至所述第二信号输出端；

所述第二反向控制子电路与所述第十三节点、所述第十四节点、所述第三时钟信号端、所述第三电压端、所述第四电压端连接，用于在所述第十三节点的电压的控制下，将所述第四电压端的电压输出至所述第十四节点；还用于在所述第三时钟信号端的电压的控制下，将所述第三电压端的电压输出所述第十四节点；

所述第三复位子电路与所述第四节点、所述第三电压端、所述第十三节点连接，用于在所述第四节点的电压的控制下，将所述第三电压端的电压输出至所述第十三节点；

所述第五储能子电路与所述第四节点和所述第三时钟信号端连接，用在通过所述第三时钟信号端的电压对所述第四节点的电压进行控制；

所述第六储能子电路与所述第十四节点和所述第四时钟信号端连接，用于通过所述第四时钟信号端的电压对所述第十四节点的电压进行控制。

12.根据权利要求11所述的显示驱动电路，其特征在于，

所述第二输入子电路包括第十三晶体管；所述第十三晶体管的栅极与所述第三时钟信号端连接，第一极与所述第二信号输入端连接，第二极与所述第四节点连接；

所述第十二控制子电路包括第十八晶体管；所述第十八晶体管的栅极与所述第四节点连接，第一极与所述第四电压端连接，第二极与所述第十二节点连接；

所述第三控制子电路包括第十四晶体管、第十五晶体管；所述第十四晶体管的栅极与所述第四节点连接，第一极与所述第三时钟信号端连接，第二极与所述第三节点连接；所述第十五晶体管的栅极与所述第三时钟信号端连接，第一极与所述第三电压端连接，第二极与所述第三节点连接；

所述第四控制子电路包括第十六晶体管和第十七晶体管；所述第十六晶体管的栅极与所述第三节点连接，第一极与所述第四电压端的电压连接，第二极与所述第十七晶体管的第一极连接；所述第十七晶体管的栅极与所述第四时钟信号端连接，第二极与所述第四节点连接；

所述第五控制子电路包括第十九晶体管、第二十晶体管；所述第十九晶体管的栅极与所述第四时钟信号端连接，第一极与所述第十二节点连接，第二极与所述第二十晶体管的第一极连接，所述第二十晶体管的栅极与所述第三节点连接，第二极与所述第四时钟信号端连接；

所述第一储能子电路包括第三电容；所述第三电容的第一极与所述第三节点连接，第二端与所述第二十晶体管的第一极连接；

所述第二输出子电路包括第四十三晶体管；所述第四十三晶体管的栅极与所述第十二节点连接，第一极与所述第四电压端连接，第二极与所述第十三节点连接；

所述第三反向子电路包括第四十七晶体管；所述第四十七晶体管的栅极与所述第十三节点连接，第一极与所述第四电压端连接，第二极与所述第二信号输出端连接；

所述第四反向子电路包括第四十八晶体管；所述第四十八晶体管的栅极与所述第十四节点连接，第一极与所述第三电压端连接，第二极与所述第二信号输出端；

所述第二反向控制子电路包括第四十五晶体管和第四十六晶体管；所述第四十五晶体管的栅极与所述第十三节点连接，第一极与所述第四电压端连接，第二极与所述第十四节点连接；所述第四十六晶体管的栅极与所述第三时钟信号端连接，第一极与所述第三电压端连接，第二极与所述第十四节点连接；

所述第三复位子电路包括第四十四晶体管；所述第四十四晶体管的栅极与所述第四节点连接，第一极与所述第三电压端连接，第二极与所述第十三节点连接；

所述第五储能子电路包括第九电容；所述第九电容的第一极与所述第四节点连接，第二极与所述第三时钟信号端连接；

所述第六储能子电路包括第十电容；所述第十电容的第一极与所述第十四节点连接，第二极与所述第四时钟信号端连接。

13.一种权利要求1-12任一项所述的显示驱动电路的驱动方法，其特征在于，

在所述像素驱动电路还包括第二扫描端的情况下，所述像素驱动电路在复位阶段包括：多个子偏置阶段；

在每一所述子偏置阶段，通过第二栅极驱动电路向第二扫描端输入第二扫描信号，通过第一栅极驱动电路向第三扫描端输入第三扫描信号，通过第二发光驱动电路向第二发光控制端输入第二控制信号，控制所述驱动晶体管处于关态偏置状态；

在所述像素驱动电路不包括第二扫描端的情况下，所述像素驱动电路在复位阶段包括：多个子偏置阶段；

在每一所述子偏置阶段，通过第一栅极驱动电路向第三扫描端输入第三扫描信号，通过第二发光驱动电路向第二发光控制端输入第二控制信号，控制所述驱动晶体管处于关态偏置状态；或者，通过第一栅极驱动电路向第三扫描端输入第三扫描信号；通过第一发光驱动电路向第一发光控制端输入第一控制信号，控制所述驱动晶体管处于开态偏置状态。

14.一种显示装置，其特征在于，包括权利要求1-12任一项所述的显示驱动电路。