CN111210754A - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

Abstract

一种移位寄存器及其驱动方法、栅极驱动电路，移位寄存器包括传递级子电路和输出级子电路，传递级子电路用于在信号输入端、第一时钟端、第二时钟端和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号；输出级子电路用于在第一控制端和第二控制端的控制下，保持或断开显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端或第二电源端的信号。本申请通过输出级子电路保持或断开显示输出端与中间输出端之间的连接通路，使得折叠终端的不同显示区之间的栅极驱动电路可以相互级联，进而减小了不同显示区之间的栅极驱动电路的传递延迟差异，解决了折叠终端全屏显示时不同显示区之间会出现分屏的技术问题。

Description

一种移位寄存器及其驱动方法、栅极驱动电路

技术领域

本申请涉及但不限于显示技术领域，尤其涉及一种移位寄存器单元移位寄存器及其驱动方法、栅极驱动电路。

背景技术

柔性显示面板可以进行折叠，可以应用于折叠终端中。折叠终端在展开时需要全屏幕显示，在折叠时只需要其中一面显示，以降低功耗。

如图1所示，在相关技术提供的折叠终端中，通常将该折叠终端包含的两个显示区的阵列基板栅极驱动(Gate Driver on Array，GOA)电路分开，第一显示区和第二显示区分别用一根使能信号线来控制，该方法可以实现屏幕亮暗的分别控制。但是，由于在全屏幕显示时GOA不同级数传递延迟的差异，该方法会造成第一显示区最后一行和第二显示区第一行有差异，形成全屏显示时的分屏现象。

发明内容

本申请实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够提升显示面板的显示品质。

本申请实施例提供了一种移位寄存器，包括：传递级子电路和输出级子电路，其中：所述传递级子电路，分别与信号输入端、第一时钟端、第二时钟端、第一电源端、第二电源端和中间输出端连接，用于在信号输入端、第一时钟端、第二时钟端和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号；所述输出级子电路，分别与第一控制端、第二控制端、第一时钟端、第二时钟端、第一电源端、第二电源端、中间输出端和显示输出端连接，用于在第一控制端和第二控制端的控制下，保持或断开显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端或第二电源端的信号。

在一些实施例中，所述输出级子电路包括第一控制子电路、第一输出子电路和第二输出子电路，其中：所述第一控制子电路，分别与第一控制端、第二控制端、中间输出端、第二电源端和第一节点连接，用于在第一控制端和第二控制端的控制下，向第一节点提供中间输出端或第二电源端的信号；所述第一输出子电路，分别与第一节点、第二节点、第一电源端和显示输出端连接，用于在第一节点的控制下，向显示输出端提供第一电源端的信号；所述第二输出子电路，分别与第一控制端、第一时钟端、第二时钟端、第二电源端、第二节点和显示输出端连接，用于在第一控制端和第一时钟端的控制下，向显示输出端提供第二电源端的信号。

在一些实施例中，所述第一控制子电路包括第一晶体管和第二晶体管，其中：所述第一晶体管的控制极与所述第一控制端连接，所述第一晶体管的第一极与所述中间输出端连接，所述第一晶体管的第二极与所述第一节点连接；所述第二晶体管的控制极与所述第二控制端连接，所述第二晶体管的第一极与所述第二电源端连接，所述第二晶体管的第二极与所述第一节点连接。

在一些实施例中，所述第一输出子电路包括第三晶体管和第四晶体管，其中：所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与所述第二节点连接；所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述显示输出端连接。

在一些实施例中，所述第二输出子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第一电容，其中：所述第五晶体管的控制极与所述第一时钟端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述第八晶体管的第一极连接；所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述显示输出端连接；所述第七晶体管的控制极与所述第一控制端连接，所述第七晶体管的第一极与所述第二时钟端连接，所述第七晶体管的第二极与所述第一电容的一端连接，所述第一电容的另一端与所述第二节点连接；所述第八晶体管的控制极与所述第一控制端连接，所述第八晶体管的第二极与所述第二节点连接。

在一些实施例中，述传递级子电路包括输入子电路、第二控制子电路和中间子电路，其中：所述输入子电路，分别与第一时钟端、信号输入端和第三节点连接，用于在第一时钟端的控制下，向第三节点提供信号输入端的信号；所述第二控制子电路，分别与第一时钟端、第二电源端和第四节点连接，用于在第一时钟端的控制下，向第四节点提供第二电源端的信号；所述中间子电路，分别与第三节点、第四节点、第一时钟端、第二时钟端、第一电源端、第二电源端和中间输出端连接，用于在第三节点、第四节点和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号。

在一些实施例中，所述中间子电路包括下拉控制子电路、上拉控制子电路和中间输出子电路，其中：所述下拉控制子电路，分别与第一电源端、第二电源端、第二时钟端、第三节点、第四节点和第五节点连接，用于在第四节点、第二时钟端和第二电源端的控制下，向第五节点提供第一电源端或第三节点的信号；所述上拉控制子电路，分别与第一时钟端、第三节点和第四节点连接，用于在第三节点的控制下，向第四节点提供第一时钟端的信号；所述中间输出子电路，分别与第四节点、第五节点、第一电源端、第二时钟端和中间输出端连接，用于在第四节点和第五节点的控制下，向中间输出端提供第一电源端或第二时钟端的信号。

在一些实施例中，所述输入子电路包括第九晶体管，所述第二控制子电路包括第十晶体管，所述下拉控制子电路包括：第十一晶体管、第十二晶体管和第十三晶体管，所述上拉控制子电路包括：第十四晶体管，所述中间输出子电路包括：第十五晶体管、第十六晶体管、第二电容和第三电容，其中：所述第九晶体管的控制极与所述第一时钟端连接，所述第九晶体管的第一极与所述信号输入端连接，所述第九晶体管的第二极与所述第三节点连接；所述第十晶体管的控制极与所述第一时钟端连接，所述第十晶体管的第一极与所述第二电源端连接，所述第十晶体管的第二极与所述第四节点连接；所述第十四晶体管的控制极与所述第三节点连接，所述第十四晶体管的第一极与所述第四节点连接，所述第十四晶体管的第二极与所述第一时钟端连接；所述第十一晶体管的控制极与所述第四节点连接，所述第十一晶体管的第一极与所述第一电源端连接，所述第十一晶体管的第二极与所述第十二晶体管的第一极连接；所述第十二晶体管的控制极与所述第二时钟端连接，所述第十二晶体管的第二极与所述第三节点连接；所述第十三晶体管的控制极与所述第二电源端连接，所述第十三晶体管的第一极与所述第三节点连接，所述第十三晶体管的第二极与所述第五节点连接；所述第十五晶体管的控制极与所述第四节点连接，所述第十五晶体管的第一极与所述第一电源端连接，所述第十五晶体管的第二极与所述中间输出端连接；所述第十六晶体管的控制极与所述第五节点连接，所述第十六晶体管的第一极与所述中间输出端连接，所述第十六晶体管的第二极与所述第二时钟端连接；所述第二电容的一端与所述第五节点连接，所述第二电容的另一端与所述中间输出端连接；所述第三电容的一端与所述第四节点连接，所述第二电容的另一端与所述第一电源端连接。

基于同一发明构思，本申请实施例还提供了一种栅极驱动电路，包括：多个级联的如上所述的移位寄存器，其中：第一级移位寄存器至第m级移位寄存器的第一控制端与第一控制线连接，第一级移位寄存器至第m级移位寄存器的第二控制端与第二控制线连接，第(m+1)级移位寄存器至第(m+n)级移位寄存器的第一控制端与第三控制线连接，第(m+1)级移位寄存器至第(m+n)级移位寄存器的第二控制端与第四控制线连接，其中，m为大于或等于1的整数，n为大于或等于1的整数；第一级移位寄存器的信号输入端与初始信号输入端连接，第j级移位寄存器的信号输入端与第(j-1)级移位寄存器的中间输出端连接，j为2至(m+n)之间的自然数。

基于同一发明构思，本申请实施例还提供了一种移位寄存器的驱动方法，应用于如上所述的移位寄存器中，所述方法包括：传递级子电路在信号输入端、第一时钟端、第二时钟端和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号；输出级子电路在第一控制端和第二控制端的控制下，保持或断开显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端或第二电源端的信号。

与相关技术相比，本申请实施例的移位寄存器及其驱动方法、栅极驱动电路，通过传递级子电路输出中间输出端信号，输出级子电路输出显示输出端信号，并通过输出级子电路保持或断开显示输出端与中间输出端之间的连接通路，使得折叠终端的不同显示区之间的栅极驱动电路可以相互级联，进而减小了不同显示区之间的栅极驱动电路的传递延迟差异，解决了折叠终端全屏显示时不同显示区之间会出现分屏的技术问题；此外，本申请不同显示区之间的移位寄存器时序控制方法简单、可靠、实用性强，在时序控制中可以广泛使用。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为相关技术中的一种折叠终端的移位寄存器级联结构示意图；

图2为本申请实施例的一种移位寄存器的结构示意图之一；

图3为本申请实施例的一种移位寄存器的结构示意图之二；

图4为本申请实施例的一种第一控制子电路的等效电路图；

图5为本申请实施例的一种第一输出子电路的等效电路图；

图6为本申请实施例的一种第二输出子电路的等效电路图；

图7为本申请实施例的一种输出级子电路的等效电路图；

图8为本申请实施例的一种移位寄存器的结构示意图之三；

图9为本申请实施例的一种移位寄存器的结构示意图之四；

图10为本申请实施例的一种传递级子电路的等效电路图；

图11为本申请实施例的一种移位寄存器的等效电路图；

图12为本申请实施例的一种移位寄存器的工作时序图之一；

图13为本申请实施例的一种移位寄存器的工作时序图之二；

图14为本申请实施例的一种移位寄存器的驱动方法的流程图；

图15为本申请实施例的一种栅极驱动电路的结构示意图。

附图标记说明：

INPT—信号输入端； EN—中间输出端；

EO—输出端； N1～N5—节点；

CK—第一时钟端； CB—第二时钟端；

S1—第一控制端； S2—第二控制端；

VGH—第一电源端； VGL—第二电源端；

C1～C3—电容； T1～T16—晶体管。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。

本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。

本申请实施例提供一种移位寄存器，图2为本申请实施例提供的移位寄存器的结构示意图，如图2所示，本申请实施例提供的移位寄存器包括：传递级子电路和输出级子电路。

具体的，传递级子电路，分别与信号输入端INPT、第一时钟端CK、第二时钟端CB、第一电源端VGH、第二电源端VGL和中间输出端EN连接，用于在信号输入端INPT、第一时钟端CK、第二时钟端CB和第二电源端VGL的控制下，向中间输出端EN提供第一电源端VGH或第二时钟端CB的信号。

输出级子电路，分别与第一控制端S1、第二控制端S2、第一时钟端CK、第二时钟端CB、第一电源端VGH、第二电源端VGL、中间输出端EN和显示输出端EO连接，用于在第一控制端S1和第二控制端S2的控制下，保持或断开显示输出端EO与中间输出端EN之间的连接通路，并向显示输出端EO提供第一电源端VGH或第二电源端VGL的信号。

本申请的移位寄存器，通过传递级子电路输出中间输出端EN信号，输出级子电路输出显示输出端EO信号，并通过输出级子电路保持或断开显示输出端EO与中间输出端EN之间的连接通路，使得折叠终端的不同显示区之间的栅极驱动电路可以相互级联，进而减小了不同显示区之间的栅极驱动电路的传递延迟差异，解决了折叠终端全屏显示时不同显示区之间会出现分屏的技术问题。

在本实施例中，如图3所示，输出级子电路可以包括：第一控制子电路、第一输出子电路和第二输出子电路。

具体的，第一控制子电路分别与第一控制端S1、第二控制端S2、中间输出端EN、第二电源端VGL和第一节点N1连接，用于在第一控制端S1和第二控制端S2的控制下，向第一节点N1提供中间输出端EN或第二电源端VGL的信号；第一输出子电路分别与第二节点N2、第一节点N1、第一电源端VGH和显示输出端EO连接，用于在第一节点N1的控制下，向显示输出端EO提供第一电源端VGH的信号；第二输出子电路分别与第一控制端S1、第一时钟端CK、第二时钟端CB、第二电源端VGL、第二节点N2和显示输出端EO连接，用于在第一控制端S1和第一时钟端CK的控制下，向显示输出端EO提供第二电源端VGL的信号。

可选地，图4为本申请实施例提供的第一控制子电路的等效电路图，如图4所示，本申请实施例提供的第一控制子电路包括：第一晶体管T1和第二晶体管T2。

具体的，第一晶体管T1的控制极与第一控制端S1连接，第一晶体管T1的第一极与中间输出端EN连接，第一晶体管T1的第二极与第一节点N1连接；第二晶体管T2的控制极与第二控制端S2连接，第二晶体管T2的第一极与第二电源端VGL连接，第二晶体管T2的第二极与第一节点N1连接。

图4中具体示出了第一控制子电路的一种示例性结构。本领域技术人员容易理解是，第一控制子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图5为本申请实施例提供的第一输出子电路的等效电路图，如图5所示，本申请实施例提供的第一输出子电路包括：第三晶体管T3和第四晶体管T4。

具体的，第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第一电源端VGH连接，第三晶体管T3的第二极与第二节点N2连接；第四晶体管T4的控制极与第一节点N1连接，第四晶体管T4的第一极与第一电源端VGH连接，第四晶体管T4的第二极与显示输出端EO连接。

图5中具体示出了第一输出子电路的一种示例性结构。本领域技术人员容易理解是，第一输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图6为本申请实施例提供的第二输出子电路的等效电路图，如图6所示，本申请实施例提供的第二输出子电路包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第一电容C1。

具体的，第五晶体管T5的控制极与第一时钟端CK连接，第五晶体管T5的第一极与第二电源端VGL连接，第五晶体管T5的第二极与第八晶体管T8的第一极连接；第六晶体管T6的控制极与第二节点N2连接，第六晶体管T6的第一极与第二电源端VGL连接，第六晶体管T6的第二极与显示输出端EO连接；第七晶体管T7的控制极与第一控制端S1连接，第七晶体管T7的第一极与第二时钟端CB连接，第七晶体管T7的第二极与第一电容C1的一端连接，第一电容C1的另一端与第二节点N2连接；第八晶体管T8的控制极与第一控制端S1连接，第八晶体管T8的第二极与第二节点N2连接。

图6中具体示出了第二输出子电路的一种示例性结构。本领域技术人员容易理解是，第二输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。

可选地，图7为本申请实施例提供的输出级子电路的等效电路图，如图7所示，本申请实施例提供的输出级子电路包括：第一控制子电路、第一输出子电路和第二输出子电路，其中：第一控制子电路包括第一晶体管T1和第二晶体管T2，第一输出子电路包括：第三晶体管T3和第四晶体管T4，第二输出子电路包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第一电容C1。

具体的，第一晶体管T1的控制极与第一控制端S1连接，第一晶体管T1的第一极与中间输出端EN连接，第一晶体管T1的第二极与第一节点N1连接；第二晶体管T2的控制极与第二控制端S2连接，第二晶体管T2的第一极与第二电源端VGL连接，第二晶体管T2的第二极与第一节点N1连接；第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第一电源端VGH连接，第三晶体管T3的第二极与第二节点N2连接；第四晶体管T4的控制极与第一节点N1连接，第四晶体管T4的第一极与第一电源端VGH连接，第四晶体管T4的第二极与显示输出端EO连接；第五晶体管T5的控制极与第一时钟端CK连接，第五晶体管T5的第一极与第二电源端VGL连接，第五晶体管T5的第二极与第八晶体管T8的第一极连接；第六晶体管T6的控制极与第二节点N2连接，第六晶体管T6的第一极与第二电源端VGL连接，第六晶体管T6的第二极与显示输出端EO连接；第七晶体管T7的控制极与第一控制端S1连接，第七晶体管T7的第一极与第二时钟端CB连接，第七晶体管T7的第二极与第一电容C1的一端连接，第一电容C1的另一端与第二节点N2连接；第八晶体管T8的控制极与第一控制端S1连接，第八晶体管T8的第二极与第二节点N2连接。

图7中具体示出了第一控制子电路、第一输出子电路和第二输出子电路的一种示例性结构。本领域技术人员容易理解是，第一控制子电路、第一输出子电路和第二输出子电路的实现方式不限于此，只要能够实现其各自的功能即可。

在本实施例中，如图8所示，传递级子电路包括输入子电路、第二控制子电路和中间子电路。

具体的，输入子电路分别与第一时钟端CK、信号输入端INPT和第三节点N3连接，用于在第一时钟端CK的控制下，向第三节点N3提供信号输入端INPT的信号；第二控制子电路分别与第一时钟端CK、第二电源端VGL和第四节点N4连接，用于在第一时钟端CK的控制下，向第四节点N4提供第二电源端VGL的信号；中间子电路分别与第三节点N3、第四节点N4、第一时钟端CK、第二时钟端CB、第一电源端VGH、第二电源端VGL和中间输出端EN连接，用于在第三节点N3、第四节点N4和第二电源端VGL的控制下，向中间输出端EN提供第一电源端VGH或第二时钟端CB的信号。

在本实施例中，如图9所示，中间子电路包括下拉控制子电路、上拉控制子电路和中间输出子电路。

具体的，下拉控制子电路分别与第一电源端VGH、第二电源端VGL、第二时钟端CB、第三节点N3、第四节点N4和第五节点N5连接，用于在第四节点N4、第二时钟端CB和第二电源端VGL的控制下，向第五节点N5提供第一电源端VGH或第三节点N3的信号；上拉控制子电路分别与第一时钟端CK、第三节点N3和第四节点N4连接，用于在第三节点N3的控制下，向第四节点N4提供第一时钟端CK的信号；中间输出子电路分别与第四节点N4、第五节点N5、第一电源端VGH、第二时钟端CB和中间输出端EN连接，用于在第四节点N4和第五节点N5的控制下，向中间输出端EN提供第一电源端VGH或第二时钟端CB的信号。

可选地，如图10所示，本申请实施例提供的输入子电路包括：第九晶体管T9，其中：第九晶体管T9的控制极与第一时钟端CK连接，第九晶体管T9的第一极与信号输入端INPT连接，第九晶体管T9的第二极与第三节点N3连接。

可选地，如图10所示，本申请实施例提供的第二控制子电路包括：第十晶体管T10，其中：第十晶体管T10的控制极与第一时钟端CK连接，第十晶体管T10的第一极与第二电源端VGL连接，第十晶体管T10的第二极与第四节点N4连接。

可选地，如图10所示，本申请实施例提供的下拉控制子电路包括：第十一晶体管T11、第十二晶体管T12和第十三晶体管T13，其中：第十一晶体管T11的控制极与第四节点N4连接，第十一晶体管T11的第一极与第一电源端VGH连接，第十一晶体管T11的第二极与第十二晶体管T12的第一极连接；第十二晶体管T12的控制极与第二时钟端CB连接，第十二晶体管T12的第二极与第三节点N3连接；第十三晶体管T13的控制极与第二电源端VGL连接，第十三晶体管T13的第一极与第三节点N3连接，第十三晶体管T13的第二极与第五节点N5连接。

可选地，如图10所示，本申请实施例提供的上拉控制子电路包括：第十四晶体管T14，其中：第十四晶体管T14的控制极与第三节点N3连接，第十四晶体管T14的第一极与第四节点N4连接，第十四晶体管T14的第二极与第一时钟端CK连接。

可选地，如图10所示，本申请实施例提供的中间输出子电路包括：第十五晶体管T15、第十六晶体管T16、第二电容C2和第三电容C3，其中：第十五晶体管T15的控制极与第四节点N4连接，第十五晶体管T15的第一极与第一电源端VGH连接，第十五晶体管T15的第二极与中间输出端EN连接；第十六晶体管T16的控制极与第五节点N5连接，第十六晶体管T16的第一极与中间输出端EN连接，第十六晶体管T16的第二极与第二时钟端CB连接；第二电容C2的一端与第五节点N5连接，第二电容C2的另一端与中间输出端EN连接；第三电容C3的一端与第四节点N4连接，第二电容C2的另一端与第一电源端VGH连接。

图10中具体示出了输入子电路、第二控制子电路、下拉控制子电路、上拉控制子电路和中间输出子电路的一种示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

图11为本申请实施例提供的移位寄存器的等效电路图，如图11所示，本申请实施例提供的移位寄存器中，输出级子电路包括：第一控制子电路、第一输出子电路和第二输出子电路，传递级子电路包括输入子电路、第二控制子电路和中间子电路，中间子电路包括下拉控制子电路、上拉控制子电路和中间输出子电路，其中：第一控制子电路包括：第一晶体管T1和第二晶体管T2，第一输出子电路包括：第三晶体管T3和第四晶体管T4，第二输出子电路包括：第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第一电容C1，输入子电路包括：第九晶体管T9，第二控制子电路包括：第十晶体管T10，下拉控制子电路包括：第十一晶体管T11、第十二晶体管T12和第十三晶体管T13，上拉控制子电路包括：第十四晶体管T14，中间输出子电路包括：第十五晶体管T15、第十六晶体管T16、第二电容C2和第三电容C3。

具体的，第一晶体管T1的控制极与第一控制端S1连接，第一晶体管T1的第一极与中间输出端EN连接，第一晶体管T1的第二极与第一节点N1连接；第二晶体管T2的控制极与第二控制端S2连接，第二晶体管T2的第一极与第二电源端VGL连接，第二晶体管T2的第二极与第一节点N1连接；第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第一电源端VGH连接，第三晶体管T3的第二极与第二节点N2连接；第四晶体管T4的控制极与第一节点N1连接，第四晶体管T4的第一极与第一电源端VGH连接，第四晶体管T4的第二极与显示输出端EO连接；第五晶体管T5的控制极与第一时钟端CK连接，第五晶体管T5的第一极与第二电源端VGL连接，第五晶体管T5的第二极与第八晶体管T8的第一极连接；第六晶体管T6的控制极与第二节点N2连接，第六晶体管T6的第一极与第二电源端VGL连接，第六晶体管T6的第二极与显示输出端EO连接；第七晶体管T7的控制极与第一控制端S1连接，第七晶体管T7的第一极与第二时钟端CB连接，第七晶体管T7的第二极与第一电容C1的一端连接，第一电容C1的另一端与第二节点N2连接；第八晶体管T8的控制极与第一控制端S1连接，第八晶体管T8的第二极与第二节点N2连接，第九晶体管T9的控制极与第一时钟端CK连接，第九晶体管T9的第一极与信号输入端INPT连接，第九晶体管T9的第二极与第三节点N3连接；第十晶体管T10的控制极与第一时钟端CK连接，第十晶体管T10的第一极与第二电源端VGL连接，第十晶体管T10的第二极与第四节点N4连接；第十一晶体管T11的控制极与第四节点N4连接，第十一晶体管T11的第一极与第一电源端VGH连接，第十一晶体管T11的第二极与第十二晶体管T12的第一极连接；第十二晶体管T12的控制极与第二时钟端CB连接，第十二晶体管T12的第二极与第三节点N3连接；第十三晶体管T13的控制极与第二电源端VGL连接，第十三晶体管T13的第一极与第三节点N3连接，第十三晶体管T13的第二极与第五节点N5连接；第十四晶体管T14的控制极与第三节点N3连接，第十四晶体管T14的第一极与第四节点N4连接，第十四晶体管T14的第二极与第一时钟端CK连接；第十五晶体管T15的控制极与第四节点N4连接，第十五晶体管T15的第一极与第一电源端VGH连接，第十五晶体管T15的第二极与中间输出端EN连接；第十六晶体管T16的控制极与第五节点N5连接，第十六晶体管T16的第一极与中间输出端EN连接，第十六晶体管T16的第二极与第二时钟端CB连接；第二电容C2的一端与第五节点N5连接，第二电容C2的另一端与中间输出端EN连接；第三电容C3的一端与第四节点N4连接，第二电容C2的另一端与第一电源端VGH连接。。

图11中具体示出了第一控制子电路、第一输出子电路、第二输出子电路、输入子电路、第二控制子电路、下拉控制子电路、上拉控制子电路和中间输出子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。

在本实施例中，晶体管T1～T16均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，有助于提高产品的良率。针对不同掺杂类型的晶体管，只需调整相关信号的有效电平即可。例如所有开关元件均为N型薄膜晶体管时，其有效电平即为高电平，而所有开关元件均为P型薄膜晶体管时，其有效电平即为低电平。此外，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本申请实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。

需要说明的是，第一电容C1至第三电容C3可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。

下面以本申请实施例提供的移位寄存器中的晶体管T1～T16均为P型薄膜晶体管为例，结合图11所示的移位寄存器单元和图12与图13所示的信号波形图，对一个移位寄存器单元在一帧周期内的工作过程进行具体的描述。如图11所示，本申请实施例提供的移位寄存器包括16个晶体管单元(T1～T16)、3个电容单元(C1～C3)、5个输入端(INPT、CK、CB、S1、S2)、2个输出端(EN、EO)和2个电源端(VGH和VGL)，其中，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。

当折叠显示屏中的某一显示区需要显示时，第一控制端S1持续输入为低电平信号，第二控制端S2持续输入为高电平信号，第一晶体管T1、第七晶体管T7和第八晶体管T8导通，第二晶体管T2关断，传递级子电路与输出级子电路连接。如图12所示，其工作过程包括：

第一阶段t1，即输入阶段，信号输入端INPT与第一时钟端CK同时为低电位，第二时钟端CB为高电位，第九晶体管T9和第十三晶体管T13导通，第三节点N3和第五节点N5的电位被拉低，第十四晶体管T14导通，第四节点N4的电位被拉低，第十六晶体管T16导通，中间输出端EN输出的电位为高电位。

由于第一控制端S1输入为低电位，第七晶体管T7、第八晶体管T8和第一晶体管T1导通，由于第一时钟端CK为低电位，第五晶体管T5导通，第二节点N2的电位被拉低，第六晶体管T6导通，显示输出端EO输出的电位为低电位。

第二阶段t2，即输出阶段，第一时钟端CK跳变为高电位，第二时钟端CB跳变为低电位，由于第二电容C2的自举作用，第五节点N5会被拉至更低的电位，使第十六晶体管T16充分导通，中间输出端EN输出的电位为低电位；中间输出端EN的低电位使第三晶体管T3和第四晶体管T4导通，第二节点N2的电位被拉高，显示输出端EO输出的电位为高电位。

第三阶段t3，即缓冲阶段，第一时钟端CK跳变为低电位，第二时钟端CB跳变为高电位，此时，第十六晶体管T16仍处于导通状态，中间输出端EN被拉至第二时钟端CB的高电位；中间输出端EN的高电位使第三晶体管T3和第四晶体管T4关断，第五晶体管T5导通，第二节点N2的电位被拉低，第六晶体管T6导通，将显示输出端EO输出的电位拉低。

第四阶段t4，即第一稳定阶段，第一时钟端CK再次跳变为高电位，第二时钟端CB再次跳变为低电位，此时由于第一电容C1两端电压不能突变，第二节点N2被耦合至更低的电位，第六晶体管T6充分打开，将显示输出端EO输出的电位稳定拉至第二电源端VGL的低电位。

第五阶段t5，即第二稳定阶段，第一时钟端CK和第二时钟端CB交替跳变为低电位，通过第十晶体管T10、第十一晶体管T11和第十二晶体管T12为第五节点N5充电，保证第四节点N4为低电位，第十五晶体管T15导通，使中间输出端EN稳定输出第一电源端VGH的高电位，同时保证第五节点N5为高电位，第十六晶体管T16关断。此外，第一时钟端CK和第二时钟端CB的交替跳变也将第二节点N2的电位周期性下拉，第六晶体管T6导通，将显示输出端EO输出的电位拉低。

当折叠显示屏中的某一显示区不需要显示时，第一控制端S1持续输入为高电平信号，第二控制端S2持续输入为低电平信号。第一晶体管T1、第七晶体管T7和第八晶体管T8关断，第二晶体管T2导通，传递级子电路与输出级子电路断开，其工作时序图如图13所示，此时，传递级子电路的工作过程与图12中的工作过程相同，输出级子电路的工作过程与图12中的工作过程不同。由于第二晶体管T2导通，第三晶体管T3和第四晶体管T4的栅极电位被拉低，第三晶体管T3和第四晶体管T4导通，显示输出端EO输出的电位被一直保持在第一电源端VGH的高电位，将显示关闭。

基于上述工作时序，该移位寄存器单元完成了移位寄存功能，且实现了对不同显示区中的显示输出端分别进行控制，在多折显示时时序容易控制，传递级负载比较小，中间输出端EN延迟差异小，进而使得显示输出端EO延迟差异也比较小，解决了全屏显示时的分屏问题，提高了显示面板的显示品质。

基于同一发明构思，本发明一些实施例还提供一种移位寄存器的驱动方法，应用于前述实施例提供的移位寄存器中，该移位寄存器包括：传递级子电路和输出级子电路，以及信号输入端、第一时钟端、第二时钟端、第一电源端、第二电源端、中间输出端、第一控制端、第二控制端和显示输出端，图14为本申请实施例的移位寄存器的驱动方法的流程图，如图14所示，该方法具体包括以下步骤：

步骤100、传递级子电路在信号输入端、第一时钟端、第二时钟端和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号。

具体的，第一时钟端和第二时钟端的输入信号均为脉冲信号，且第一时钟端和第二时钟端输入的脉冲信号的高电平时间均略大于低电平时间。

步骤200、输出级子电路在第一控制端和第二控制端的控制下，保持或断开显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端或第二电源端的信号。

具体的，在本步骤中，当该移位寄存器所在显示区需要显示图像时，输出级子电路在第一控制端和第二控制端的控制下，保持显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端或第二电源端的信号；当该移位寄存器所在显示区不需要显示图像时，输出级子电路在第一控制端和第二控制端的控制下，断开显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端的信号。

在本实施例中，所述输出级子电路包括第一控制子电路、第一输出子电路、第二输出子电路，步骤200包括：

第一控制子电路在第一控制端和第二控制端的控制下，向第一节点提供中间输出端或第二电源端的信号；

当第一节点的信号电平为第一电压时，第一输出子电路在第一节点的控制下，向显示输出端提供第一电源端的信号；

当第一节点的信号电平为第二电压时，第二输出子电路在第一控制端和第一时钟端的控制下，向显示输出端提供第二电源端的信号。

在本实施例中，所述传递级子电路包括输入子电路、第二控制子电路和中间子电路，步骤100包括：

输入子电路在第一时钟端的控制下，向第三节点提供信号输入端的信号；

第二控制子电路在第一时钟端的控制下，向第四节点提供第二电源端的信号；

中间子电路在第三节点、第四节点和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号。

在本实施例中，传递级子电路包括输入子电路、第二控制子电路和中间子电路，中间子电路包括下拉控制子电路、上拉控制子电路和中间输出子电路，步骤100包括：

输入子电路在第一时钟端的控制下，向第三节点提供信号输入端的信号；第二控制子电路在第一时钟端的控制下，向第四节点提供第二电源端的信号；下拉控制子电路在第二电源端的控制下，向第五节点提供第三节点的信号；中间输出子电路在第五节点的控制下，向中间输出端提供第二时钟端的信号；

下拉控制子电路在第四节点、第二时钟端和第二电源端的控制下，向第五节点提供第一电源端的信号；上拉控制子电路在第三节点的控制下，向第四节点提供第一时钟端的信号；中间输出子电路在第四节点的控制下，向中间输出端提供第一电源端的信号。

本发明提供的技术方案通过输出子电路在第一控制端和第二控制端的控制下，保持或断开显示输出端与中间输出端之间的连接通路，使得折叠终端的不同显示区之间的栅极驱动电路可以相互级联，进而减小了不同显示区之间的栅极驱动电路的传递延迟差异，解决了折叠终端全屏显示时不同显示区之间会出现分屏的技术问题。

基于同一发明构思，本申请实施例还提供一种栅极驱动电路，图15为本申请实施例提供的栅极驱动电路的结构示意图，如图15所示，栅极驱动电路包括：多个级联的移位寄存器，其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。

在本实施例中，第i级移位寄存器包括第i级传递级子电路X<i>和第i级输出级子电路Y<i>，第i级传递级子电路X<i>和第i级输出级子电路Y<i>通过第i级中间输出端EN<i>连接，i为1至(m+n)之间的自然数。

第一级移位寄存器至第m级移位寄存器的第一控制端S1与第一控制线s1连接，第一级移位寄存器至第m级移位寄存器的第二控制端S2与第二控制线s1’连接，第(m+1)级移位寄存器至第(m+n)级移位寄存器的第一控制端S1与第三控制线s2连接，第(m+1)级移位寄存器至第(m+n)级移位寄存器的第二控制端S2与第四控制线s2’连接；m为大于或等于1的整数，n为大于或等于1的整数。

第一级移位寄存器的信号输入端INPT与初始信号输入端STV连接，第j级移位寄存器的信号输入端INPT与第(j-1)级移位寄存器的中间输出端EN<j-1>连接，j为2至(m+n)之间的自然数。

本实施例中，第一级移位寄存器至第m级移位寄存器位于第一显示区中，第(m+1)级移位寄存器至第(m+n)级移位寄存器位于第二显示区中。需要说明的是，本申请的栅极驱动电路不仅适应于具有两个显示区的折叠终端中，也适应于具有两个以上的显示区的折叠终端中，在用于两个以上的显示区的折叠终端中时，只需要增加对应显示区的第一控制端S1和第二控制端对应的控制线，依照与前述两个显示区的移位寄存器相似的级联方法进行级联即可。

有以下几点需要说明：

本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。

在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：传递级子电路和输出级子电路，其中：

所述传递级子电路，分别与信号输入端、第一时钟端、第二时钟端、第一电源端、第二电源端和中间输出端连接，用于在信号输入端、第一时钟端、第二时钟端和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号；

所述输出级子电路，分别与第一控制端、第二控制端、第一时钟端、第二时钟端、第一电源端、第二电源端、中间输出端和显示输出端连接，用于在第一控制端和第二控制端的控制下，保持或断开显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端或第二电源端的信号。

2.根据权利要求1所述的移位寄存器，其特征在于，所述输出级子电路包括第一控制子电路、第一输出子电路和第二输出子电路，其中：

所述第一控制子电路，分别与第一控制端、第二控制端、中间输出端、第二电源端和第一节点连接，用于在第一控制端和第二控制端的控制下，向第一节点提供中间输出端或第二电源端的信号；

所述第一输出子电路，分别与第一节点、第二节点、第一电源端和显示输出端连接，用于在第一节点的控制下，向显示输出端提供第一电源端的信号；

所述第二输出子电路，分别与第一控制端、第一时钟端、第二时钟端、第二电源端、第二节点和显示输出端连接，用于在第一控制端和第一时钟端的控制下，向显示输出端提供第二电源端的信号。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一控制子电路包括第一晶体管和第二晶体管，其中：

所述第一晶体管的控制极与所述第一控制端连接，所述第一晶体管的第一极与所述中间输出端连接，所述第一晶体管的第二极与所述第一节点连接；

所述第二晶体管的控制极与所述第二控制端连接，所述第二晶体管的第一极与所述第二电源端连接，所述第二晶体管的第二极与所述第一节点连接。

4.根据权利要求2所述的移位寄存器，其特征在于，所述第一输出子电路包括第三晶体管和第四晶体管，其中：

所述第三晶体管的控制极与所述第一节点连接，所述第三晶体管的第一极与所述第一电源端连接，所述第三晶体管的第二极与所述第二节点连接；

所述第四晶体管的控制极与所述第一节点连接，所述第四晶体管的第一极与所述第一电源端连接，所述第四晶体管的第二极与所述显示输出端连接。

5.根据权利要求2所述的移位寄存器，其特征在于，所述第二输出子电路包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第一电容，其中：

所述第五晶体管的控制极与所述第一时钟端连接，所述第五晶体管的第一极与所述第二电源端连接，所述第五晶体管的第二极与所述第八晶体管的第一极连接；

所述第六晶体管的控制极与所述第二节点连接，所述第六晶体管的第一极与所述第二电源端连接，所述第六晶体管的第二极与所述显示输出端连接；

所述第七晶体管的控制极与所述第一控制端连接，所述第七晶体管的第一极与所述第二时钟端连接，所述第七晶体管的第二极与所述第一电容的一端连接，所述第一电容的另一端与所述第二节点连接；

所述第八晶体管的控制极与所述第一控制端连接，所述第八晶体管的第二极与所述第二节点连接。

6.根据权利要求1所述的移位寄存器，其特征在于，所述传递级子电路包括输入子电路、第二控制子电路和中间子电路，其中：

所述输入子电路，分别与第一时钟端、信号输入端和第三节点连接，用于在第一时钟端的控制下，向第三节点提供信号输入端的信号；

所述第二控制子电路，分别与第一时钟端、第二电源端和第四节点连接，用于在第一时钟端的控制下，向第四节点提供第二电源端的信号；

所述中间子电路，分别与第三节点、第四节点、第一时钟端、第二时钟端、第一电源端、第二电源端和中间输出端连接，用于在第三节点、第四节点和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号。

7.根据权利要求6所述的移位寄存器，其特征在于，所述中间子电路包括下拉控制子电路、上拉控制子电路和中间输出子电路，其中：

所述下拉控制子电路，分别与第一电源端、第二电源端、第二时钟端、第三节点、第四节点和第五节点连接，用于在第四节点、第二时钟端和第二电源端的控制下，向第五节点提供第一电源端或第三节点的信号；

所述上拉控制子电路，分别与第一时钟端、第三节点和第四节点连接，用于在第三节点的控制下，向第四节点提供第一时钟端的信号；

所述中间输出子电路，分别与第四节点、第五节点、第一电源端、第二时钟端和中间输出端连接，用于在第四节点和第五节点的控制下，向中间输出端提供第一电源端或第二时钟端的信号。

8.根据权利要求7所述的移位寄存器，其特征在于，所述输入子电路包括第九晶体管，所述第二控制子电路包括第十晶体管，所述下拉控制子电路包括：第十一晶体管、第十二晶体管和第十三晶体管，所述上拉控制子电路包括：第十四晶体管，所述中间输出子电路包括：第十五晶体管、第十六晶体管、第二电容和第三电容，其中：

所述第九晶体管的控制极与所述第一时钟端连接，所述第九晶体管的第一极与所述信号输入端连接，所述第九晶体管的第二极与所述第三节点连接；

所述第十晶体管的控制极与所述第一时钟端连接，所述第十晶体管的第一极与所述第二电源端连接，所述第十晶体管的第二极与所述第四节点连接；

所述第十四晶体管的控制极与所述第三节点连接，所述第十四晶体管的第一极与所述第四节点连接，所述第十四晶体管的第二极与所述第一时钟端连接；

所述第十一晶体管的控制极与所述第四节点连接，所述第十一晶体管的第一极与所述第一电源端连接，所述第十一晶体管的第二极与所述第十二晶体管的第一极连接；

所述第十二晶体管的控制极与所述第二时钟端连接，所述第十二晶体管的第二极与所述第三节点连接；

所述第十三晶体管的控制极与所述第二电源端连接，所述第十三晶体管的第一极与所述第三节点连接，所述第十三晶体管的第二极与所述第五节点连接；

所述第十五晶体管的控制极与所述第四节点连接，所述第十五晶体管的第一极与所述第一电源端连接，所述第十五晶体管的第二极与所述中间输出端连接；

所述第十六晶体管的控制极与所述第五节点连接，所述第十六晶体管的第一极与所述中间输出端连接，所述第十六晶体管的第二极与所述第二时钟端连接；

所述第二电容的一端与所述第五节点连接，所述第二电容的另一端与所述中间输出端连接；

所述第三电容的一端与所述第四节点连接，所述第二电容的另一端与所述第一电源端连接。

9.一种栅极驱动电路，其特征在于，包括：多个级联的如权利要求1-8任一所述的移位寄存器，其中：

第一级移位寄存器至第m级移位寄存器的第一控制端与第一控制线连接，第一级移位寄存器至第m级移位寄存器的第二控制端与第二控制线连接，第(m+1)级移位寄存器至第(m+n)级移位寄存器的第一控制端与第三控制线连接，第(m+1)级移位寄存器至第(m+n)级移位寄存器的第二控制端与第四控制线连接，其中，m为大于或等于1的整数，n为大于或等于1的整数；

第一级移位寄存器的信号输入端与初始信号输入端连接，第j级移位寄存器的信号输入端与第(j-1)级移位寄存器的中间输出端连接，j为2至(m+n)之间的自然数。

10.一种移位寄存器的驱动方法，其特征在于，应用于如权利要求1-8任一所述的移位寄存器中，所述方法包括：

传递级子电路在信号输入端、第一时钟端、第二时钟端和第二电源端的控制下，向中间输出端提供第一电源端或第二时钟端的信号；

输出级子电路在第一控制端和第二控制端的控制下，保持或断开显示输出端与中间输出端之间的连接通路，并向显示输出端提供第一电源端或第二电源端的信号。

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