CN114974097A - 像素电路及显示面板 - Google Patents

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Abstract

本申请公开了一种像素电路及显示面板，该像素电路包括驱动晶体管、写入晶体管、第一晶体管以及第二晶体管，通过第一晶体管在写入晶体管的每个工作周期前后分别切换至少一次开关状态，能够稳定驱动晶体管的一极电位，而驱动晶体管的另一极电位与驱动晶体管的一极电位联动，驱动晶体管的另一极电位也随之稳定。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
像素电路处于低频工作模式下且在一帧时间中，数据信号在对应晶体管的第一个工作周期可以写入到驱动晶体管的栅极，而在同一帧中后续的其他工作周期内数据信号仅可以写入到驱动晶体管除栅极外的一个极或者两个极，数据信号如此持续地写入，驱动晶体管的三端电压会发生变化，受迟滞特性的影响，驱动晶体管的阈值电压(Vth)会发生漂移(Shift)，最终表现为第一个工作周期内的发光亮度与同一帧中后续的其它工作周期内的发光亮度不一致，这种亮度差异会导致亮度出现规律变化，进而呈现出严重的闪烁(Flicker)。
发明内容
本申请提供一种像素电路及显示面板，以缓解低频工作模式下驱动晶体管的阈值电压漂移的技术问题。
第一方面，本申请提供一种像素电路，该像素电路包括驱动晶体管、写入晶体管、第一晶体管以及第二晶体管，写入晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的一个连接，写入晶体管的源极/漏极中的另一个与数据线连接，写入晶体管的栅极与第一走线连接；第一晶体管的源极/漏极中的一个与第二走线连接，第一晶体管的源极/漏极中的另一个与驱动晶体管的源极/漏极中的一个连接，第一晶体管的栅极与第三走线连接；第二晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的另一个连接，第二晶体管的源极/漏极中的另一个与驱动晶体管的栅极连接，第二晶体管的栅极与第四走线连接；其中，在写入晶体管的每个工作周期前后，第一晶体管分别切换至少一次开关状态。
在其中一些实施方式中，在写入晶体管的每个工作周期前后，第二走线通过第一晶体管分别复位驱动晶体管的源极/漏极中的一个的电压。
在其中一些实施方式中，在写入晶体管的每个工作周期之前，驱动晶体管的源极/漏极中的一个的电压复位时长为第一复位时长；在写入晶体管的每个工作周期之后，驱动晶体管的源极/漏极中的一个的电压复位时长为第二复位时长；且第一复位时长等于第二复位时长。
在其中一些实施方式中，像素电路还包括第三晶体管和发光器件，第三晶体管的源极/漏极中的一个与驱动晶体管的源极/漏极中的另一个连接，第三晶体管的栅极与第五走线连接；发光器件的阳极与第三晶体管的源极/漏极中的另一个连接，发光器件的阴极与第六走线连接；其中，第三晶体管处于关闭状态时，第一晶体管在每个工作周期前后分别切换至少一次开关状态。
在其中一些实施方式中，第一走线用于传输第一控制信号，第三走线用于传输第三控制信号，第五走线用于传输第五控制信号；每个工作周期包括第一控制信号的至少一个脉冲，在工作周期之前，第三控制信号的脉冲上升沿与第五控制信号的脉冲上升沿之间的时长为驱动晶体管的源极/漏极中的一个的第一电压复位时长；在工作周期之后，第三控制信号的脉冲下降沿与第五控制信号的脉冲下降沿之间的时长为驱动晶体管的源极/漏极中的一个的第二电压复位时长。
在其中一些实施方式中，第三控制信号的第一脉冲下降沿与第五控制信号的第一脉冲下降沿之间的时长、第三控制信号的第二脉冲下降沿与第五控制信号的第二脉冲下降沿之间的时长均为第二电压复位时长；其中，第二脉冲下降沿在时序上滞后于第一脉冲下降沿。
在其中一些实施方式中，第一电压复位时长等于第二电压复位时长。
在其中一些实施方式中，第一晶体管的沟道类型与第二晶体管的沟道类型不同，第三走线、第四走线为同一走线。
在其中一些实施方式中，第一晶体管、第二晶体管均为N沟道型薄膜晶体管，第三走线异于第四走线；第一走线用于传输第一控制信号，第三走线用于传输第七控制信号；在每个工作周期前后，第七控制信号分别具有至少一个正向脉冲。
在其中一些实施方式中，在每个工作周期之前，第七控制信号具有一个第一正向脉冲；在每个工作周期之后，第七控制信号具有一个第二正向脉冲；第一正向脉冲的持续时间等于第二正向脉冲的持续时间。
在其中一些实施方式中，在第三晶体管处于一个持续的关闭状态期间，第一晶体管在一个工作周期前后各打开至少一次。
在其中一些实施方式中，像素电路还包括第一初始化晶体管，第一初始化晶体管的源极/漏极中的一个与发光器件的阳极连接，第一初始化晶体管的源极/漏极中的另一个与第一初始线电性连接，第一初始化晶体管的栅极与第五走线或者第七走线连接。
在其中一些实施方式中，第三晶体管为P沟道型薄膜晶体管且第一初始化晶体管为N沟道型薄膜晶体管时，第一初始化晶体管的栅极与第五走线连接；或者，第三晶体管、第一初始化晶体管均为P沟道型薄膜晶体管时，第一初始化晶体管的栅极与第七走线连接，第七走线用于传输第八控制信号；第一走线用于传输第一控制信号，第一控制信号在时序上滞后于第八控制信号。
在其中一些实施方式中，第一走线用于传输第一控制信号，第四走线用于传输第四控制信号；第四控制信号的每个工作周期对应第一控制信号的至少一个工作周期。
在其中一些实施方式中，在一帧中，第一控制信号的第一个工作周期与第四控制信号的一个工作周期在时序上至少部分重叠；且第四控制信号在一帧中不包括其他工作周期。
在其中一些实施方式中，第四控制信号的一个工作周期的开始时间早于第一控制信号的第一个工作周期的开始时间，第四控制信号的一个工作周期的结束时间晚于第一控制信号的第一个工作周期的结束时间。
在其中一些实施方式中，第一晶体管为P沟道型薄膜晶体管；第三走线用于传输第十控制信号，在写入晶体管的每个工作周期之前，第十控制信号的电位依次为高电位、低电位以及高电位；在写入晶体管的每个工作周期之后，第十控制信号的电位依次为高电位、低电位以及高电位；且在写入晶体管的每个工作周期中，第十控制信号的电位保持为高电位。
在其中一些实施方式中，在写入晶体管的每个工作周期之前第十控制信号处于低电位的时间等于在写入晶体管的每个工作周期之后第十控制信号处于低电位的时间。
在其中一些实施方式中，第二晶体管为P沟道型薄膜晶体管；第一走线与第四走线连接。
在其中一些实施方式中，像素电路还包括第二初始化晶体管，第二初始化晶体管的源极/漏极中的一个与驱动晶体管的栅极连接，第二初始化晶体管的源极/漏极中的另一个与第二初始线连接，第二初始化晶体管T4的栅极与第一初始化晶体管的栅极连接；其中，第二初始化晶体管的沟道类型与第一初始化晶体管的沟道类型相同。
在其中一些实施方式中，第一初始化晶体管、第二初始化晶体管均为双栅型薄膜晶体管。
第二方面，本申请提供一种显示面板，该显示面板包括上述至少一实施方式中的像素电路，其中，第一走线用于传输第一控制信号，第四走线用于传输第四控制信号；随着显示面板的刷新频率的降低，第一控制信号的频率保持不变，第四控制信号的频率减小。
本申请提供的像素电路及显示面板，通过第一晶体管在写入晶体管的每个工作周期前后分别切换至少一次开关状态，可以在每次切换开关状态时对驱动晶体管的一极电位进行复位，能够在低频工作模式下稳定驱动晶体管的一极电位，而驱动晶体管的另一极电位与驱动晶体管的一极电位联动，在驱动晶体管的一极电位稳定的情况下，驱动晶体管的另一极电位也随之稳定，如此，驱动晶体管在高低频工作模式下均可以保持三端电压的稳定性，进而缓解了低频工作模式下驱动晶体管的阈值电压漂移的技术问题，也缓解了规律性变化的亮度所导致的闪烁现象。
又，由于第一晶体管不仅可以在非发光阶段中对驱动晶体管的一极进行复位，还可以在发光阶段中控制发光电流，即实现了复用，这减少了像素电路中薄膜晶体管的使用数量，简化了像素电路的结构，有利于提高像素密度。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为相关技术中高频显示切换至低频显示导致的亮度差异示意图。
图2为本申请实施例提供的像素电路的第一种结构示意图。
图3为图2所示像素电路的一种时序示意图。
图4为图2所示像素电路的另一种时序示意图。
图5为本申请实施例提供的像素电路的第二种结构示意图。
图6为图5所示像素电路的时序示意图。
图7为本申请实施例提供的像素电路的第三种结构示意图。
图8为图2所示像素电路中对应信号、节点电位的仿真波形示意图。
图9为本申请实施例提供的像素电路的第四种结构示意图。
图10为图9所示像素电路的时序示意图。
图11为本申请实施例提供的像素电路的第五种结构示意图。
图12为图11所示像素电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1为相关技术中高频显示切换至低频显示导致的亮度差异示意图，纵坐标表示亮度，单位为nit；横坐标表示时间(Time)，单位秒(s)。在对应的分辨率下，10Hz刷新频率下的1帧时间与120Hz刷新频率下的12帧时间相当。然而，120Hz刷新频率下每帧数据信号均可以写入到驱动晶体管的栅极；10Hz刷新频率下仅在第一个120Hz帧时间内写入数据信号至驱动晶体管的栅极，在10Hz刷新频率下的后续11个120Hz帧时间内数据信号并未写入至驱动晶体管的栅极，而是写入到了驱动晶体管的源极或者漏极，如此导致了如图1中虚线框所示的10Hz刷新频率下第一个120Hz帧时间内的亮度与后续的其他11个120Hz帧时间内的亮度存在差异，这种亮度差异会导致亮度出现规律变化，进而呈现出严重的闪烁。
有鉴于上述提及的低频工作模式下驱动晶体管T1的阈值电压漂移的技术问题，本实施例提供了一种像素电路，请参阅图2至图8，如图2所示，该像素电路包括驱动晶体管T1、写入晶体管T2、第一晶体管T5以及第二晶体管T3，写入晶体管T2的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的一个连接，写入晶体管T2的源极/漏极中的另一个与数据线连接，写入晶体管T2的栅极与第一走线连接；第一晶体管T5的源极/漏极中的一个与第二走线连接，第一晶体管T5的源极/漏极中的另一个与驱动晶体管T1的源极/漏极中的一个连接，第一晶体管T5的栅极与第三走线连接；第二晶体管T3的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个连接，第二晶体管T3的源极/漏极中的另一个与驱动晶体管T1的栅极连接，第二晶体管T3的栅极与第四走线连接；其中，在写入晶体管T2的每个工作周期前后，第一晶体管T5分别切换至少一次开关状态。
可以理解的是，本实施例提供的像素电路，通过第一晶体管T5在写入晶体管T2的每个工作周期前后分别切换至少一次开关状态，可以在每次切换开关状态时对驱动晶体管T1的一极电位进行复位，能够在低频工作模式下稳定驱动晶体管T1的一极电位，而驱动晶体管T1的另一极电位与驱动晶体管T1的一极电位联动，在驱动晶体管T1的一极电位稳定的情况下，驱动晶体管T1的另一极电位也随之稳定，如此，驱动晶体管T1在高低频工作模式下均可以保持三端电压的稳定性，进而缓解了低频工作模式下驱动晶体管T1的阈值电压漂移的技术问题，也缓解了规律性变化的亮度所导致的闪烁现象。
其中，第一晶体管T5每次切换开关状态意味着第一晶体管T5由导通/打开切换至截止/关闭，或者，也可以是由截止/关闭切换至导通/打开，无论是哪种均可以说明第一晶体管T5在每个工作周期前后均导通过或者打开过，能够实现驱动晶体管T1的源极或者漏极电位的复位。
需要进行说明的是，在本实施例中第二走线可以提供所需的恒压信号或者交变直流电压信号，并不局限于提供图2、图5以及图7中所示的电源正信号VDD。可以理解的是，当第二走线提供电源正信号VDD时，第一晶体管T5不仅可以在非发光阶段中对驱动晶体管T1的一极进行复位，还可以在发光阶段中控制发光电流，即实现了复用，这减少了像素电路中薄膜晶体管的使用数量，简化了像素电路的结构，有利于提高像素密度。其中，驱动晶体管T1的一极可以为驱动晶体管T1的源极/漏极中的一个，驱动晶体管T1的另一极可以为驱动晶体管T1的源极/漏极中的另一个。
在其中一个实施例中，像素电路还包括第三晶体管T6和发光器件D1，第三晶体管T6的源极/漏极中的一个与驱动晶体管T1的源极/漏极中的另一个连接，第三晶体管T6的栅极与第五走线连接；发光器件D1的阳极与第三晶体管T6的源极/漏极中的另一个连接，发光器件D1的阴极与第六走线连接。
需要进行说明的是，第三晶体管T6用于在发光阶段中允许发光电流流经发光器件D1，在非发光阶段中阻止发光电流流经发光器件D1。
其中，第六走线可以用于传输电源负信号VSS，该电源负信号VSS与上述的电源正信号VDD构成为一直流电源，为发光器件D1提供对应的驱动电压或者发光电流。
其中，上述的发光器件D1可以为迷你发光二极管、微发光二极管、量子点发光二极管或者有机发光二极管中的一种。
在其中一个实施例中，如图2所示，像素电路还包括第一初始化晶体管T7，第一初始化晶体管T7的源极/漏极中的一个与发光器件D1的阳极连接，第一初始化晶体管T7的源极/漏极中的另一个与第一初始线电性连接，第一初始化晶体管T7的栅极与第五走线连接。
可以理解的是，在本实施例中，由于第一初始化晶体管T7的栅极、第三晶体管T6的栅极共用了同一第五走线，可以减少像素电路所需的走线数量。在此情况下，第三晶体管T6、第一初始化晶体管T7需要设置为不同沟道类型的薄膜晶体管，例如本实施例中第三晶体管T6为P沟道型薄膜晶体管、第一初始化晶体管T7为N沟道型薄膜晶体管，或者，也可以设置第三晶体管T6为N沟道型薄膜晶体管、第一初始化晶体管T7为P沟道型薄膜晶体管。
其中，第一初始化晶体管T7可以用于初始化发光器件D1的阳极电位为一定电位，此时，第一初始线可以用于传输第一初始化信号Vi_Ano，该第一初始化信号Vi_Ano的电位即为上述的一定电位，例如可以为-2.5V。
需要进行说明的是，第五走线传输的第五控制信号可以具有更高的频率，也可以具有更多的脉冲，不仅可以满足客户的多方面需求，还可以提高发光器件D1的阳极电位的初始化频率，减少或者避免发光器件D1偷亮的风险。
其中，在图2、图7所示的像素电路中，第五控制信号可以为控制信号EM，也可以为适用的其他控制信号。
在其中一个实施例中，如图2所示，像素电路还包括第二初始化晶体管T4，第二初始化晶体管T4的源极/漏极中的一个与驱动晶体管T1的栅极连接，第二初始化晶体管T4的源极/漏极中的另一个与第二初始线电性连接，第二初始化晶体管T4的栅极与第八走线连接。
需要进行说明的是，第二初始化晶体管T4可以用于初始化驱动晶体管T1的栅极电位，此时，第二初始线可以用于传输第二初始化信号Vi_G，该第二初始化信号Vi_G的电位可以根据像素电路的需要进行设定，例如可以为-3.5V。
其中，第八走线可以用于传输第九控制信号，该第九控制信号在时序上超前于第四控制信号，例如，该第九控制信号可以为第n-1级扫描信号至第n-8级扫描信号中的一个，具体可以为具有正向脉冲的第n-1级扫描信号至第n-8级扫描信号中的一个。优选地，可以为图2、图5所示具有正向脉冲的第n-7级扫描信号Nscan(n-7)，也可以为图7所示具有正向脉冲的第n-5级扫描信号Nscan(n-5)。
其中，第四控制信号具体可以但不限于为具有正向脉冲的第n级扫描信号Nscan(n)，也可以是适用的其他控制信号。
在其中一个实施例中，如图2所示，像素电路还包括存储电容Cst，存储电容Cst的一端与驱动晶体管T1的栅极连接，存储电容Cst的另一端与第二走线连接。
需要进行说明的是，该存储电容Cst可以在发光阶段中为驱动晶体管T1的栅极提供对应的电位，以控制驱动晶体管T1的导通程度。
在其中一个实施例中，如图2所示，像素电路还包括稳压电容Cboost，稳压电容Cboost的一端与驱动晶体管T1的栅极连接，稳压电容Cboost的另一端与第一走线连接。
需要进行说明的是，该稳压电容Cboost可以用于稳定驱动晶体管T1的栅极电位。
需要进行说明的是，驱动晶体管T1、写入晶体管T2、第一晶体管T5、第二晶体管T3、第三晶体管T6、第一初始化晶体管T7以及第二初始化晶体管T4中的任一个可以但不限于为N沟道型薄膜晶体管，具体还可以为铟镓锌氧化物薄膜晶体管；还可以为P沟道型薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。优选地，图2所示像素电路中驱动晶体管T1、写入晶体管T2、第一晶体管T5、第三晶体管T6均采用P沟道型低温多晶硅薄膜晶体管，第二晶体管T3、第一初始化晶体管T7以及第二初始化晶体管T4均采用N沟道型金属氧化物薄膜晶体管，如此不仅可以一定程度上提高像素电路的动态性能，同时可以一定程度上降低驱动晶体管T1的栅极漏电流，使得驱动晶体管T1在发光阶段中的导通程度更为持久地稳定。
第一走线用于传输第一控制信号，第一控制信号可以但不限于为具有负脉冲的第n级扫描信号Pscan(n)，也可以为适用的其他控制信号。第三走线用于传输第三控制信号，第三控制信号具体可以但不限于为具有正向脉冲的第n级扫描信号Nscan(n)，也可以是适用的其他控制信号。第四走线用于传输第四控制信号。第五走线用于传输第五控制信号。数据线用于传输数据信号Data。
图3为图2所示像素电路的一种时序示意图，图3示出了10Hz刷新频率下在时间上的前三个120Hz帧即120Hz第1帧、120Hz第2帧、120Hz第3帧、以及后续未示出的120Hz第4帧至120Hz第12帧。其中，在120Hz第1帧中，第五控制信号处于高电位时第三晶体管T6关闭，第四控制信号处于高电位时第二晶体管T3打开，第一控制信号的一个或者两个负脉冲可以打开写入晶体管T2，此时，数据信号Data可以经写入晶体管T2、驱动晶体管T1的漏极、源极以及第二晶体管T3写入至驱动晶体管T1的栅极；然而，在后续的120Hz第2帧至120Hz第12帧的任一个中时，第五控制信号、第一控制信号仍然保持着与120Hz第1帧中的波形进行，而第四控制信号没有了脉冲，保持恒定的低电位，此时第二晶体管T3处于关闭状态，数据信号Data只可以写入到驱动晶体管T1的源极和/或漏极，这会影响到驱动晶体管T1的源极或者漏极的电压，进而致使驱动晶体管T1的阈值电压发生漂移。
需要进行说明的是，在后续的120Hz第2帧至120Hz第12帧中，数据信号Data的电位可以设置为电源正信号VDD的电位，这样驱动晶体管T1的源极或者漏极电位在被复位时更接近电源正信号VDD的电位，有利于提高复位速度。
在其中一个实施例中，在写入晶体管T2的每个工作周期前后，第二走线通过第一晶体管T5分别复位驱动晶体管T1的源极/漏极中的一个的电压。
需要进行说明的是，如图4所示，写入晶体管T2的一个工作周期对应着第一控制信号的一个工作周期，第一控制信号的一个工作周期可以包括一个或者多个负脉冲，例如，可以为两个负脉冲、三个负脉冲、四个负脉冲或者五个负脉冲等等，每个负脉冲即意味着一次数据信号Data的写入，因此，负脉冲的数量应该根据分辨率进行合理设定，过多的话会占用过多的写入时间，从而减少了发光时间。
在本实施例中，第一晶体管T5的沟道类型与第二晶体管T3的沟道类型不同，第三走线、第四走线为同一走线，也就是说，此时，第三控制信号与第四控制信号相同。第五控制信号处于高电位时第三晶体管T6处于关闭状态，第一控制信号的工作周期即负脉冲未到来之前，第三控制信号/第四控制信号由低电位切换至高电位，则第一晶体管T5由打开状态切换为关闭状态实现了一次开关状态的切换，即驱动晶体管T1的源极或者漏极的电位被电源正信号VDD进行了复位，第二晶体管T3由关闭状态切换为打开状态以为数据信号Data传输至驱动晶体管T1的栅极提供对应的路径。第一控制信号的工作周期即负脉冲到来之后，第五控制信号仍然处于高电位时第三晶体管T6处于关闭状态，第三控制信号/第四控制信号由高电位切换至低电位，则第一晶体管T5由关闭状态切换为打开状态实现了一次开关状态的切换，即驱动晶体管T1的源极或者漏极的电位被电源正信号VDD进行了复位，第二晶体管T3由打开状态切换为关闭状态以保持驱动晶体管T1的栅极不发生电流泄露，实现一帧的预设亮度显示。
在其中一个实施例中，在写入晶体管T2的每个工作周期之前，驱动晶体管T1的源极/漏极中的一个的电压复位时长为第一复位时长；在写入晶体管T2的每个工作周期之后，驱动晶体管T1的源极/漏极中的一个的电压复位时长为第二复位时长；且第一复位时长等于第二复位时长。
需要进行说明的是，第一复位时长等于第二复位时长，有利于平衡驱动晶体管T1所受到的电应力，进而可以缓解或者改善驱动晶体管T1的阈值电压漂移程度。
在其中一个实施例中，如图4所示，每个工作周期包括第一控制信号的至少一个脉冲，在工作周期之前，第三控制信号的脉冲上升沿与第五控制信号的脉冲上升沿之间的时长为驱动晶体管T1的源极/漏极中的一个的第一电压复位时长；在工作周期之后，第三控制信号的脉冲下降沿与第五控制信号的脉冲下降沿之间的时长为驱动晶体管T1的源极/漏极中的一个的第二电压复位时长。
需要进行说明的是，本实施例是通过第三控制信号、第五控制信号来共同确定复位时长的。
在其中一个实施例中，第三控制信号的第一脉冲下降沿与第五控制信号的第一脉冲下降沿之间的时长、第三控制信号的第二脉冲下降沿与第五控制信号的第二脉冲下降沿之间的时长均为第二电压复位时长；其中，第二脉冲下降沿在时序上滞后于第一脉冲下降沿。
需要进行说明的是，同一控制信号的第一脉冲下降沿、第二脉冲下降沿之间存在一个持续一定时间的台阶电压，该台阶电压仅可以打开对应晶体管一瞬间，并不能够在该台阶电压的持续时间中一个打开对应的晶体管。
其中，第一电压复位时长等于第二电压复位时长，有利于平衡驱动晶体管T1所受到的电应力，进而可以缓解或者改善驱动晶体管T1的阈值电压漂移程度。
图5为本申请实施例提供的像素电路的第二种结构示意图，与图2所示像素电路相比，第一晶体管T5的沟道类型被改造为N沟道型，对应地，第三走线传输的第三控制信号也被构造为单独使用的第七控制信号，该第七控制信号的构造即需要考虑对驱动晶体管T1的源极或者漏极进行复位，又需要考虑为发光电流提供对应的传输路径。
其中，第七控制信号可以但不限于为图5、图6中所示的控制信号EM2，也可以是适用的其他控制信号。
图6为图5所示像素电路的时序示意图，与图4相比的话，第一控制信号、第四控制信号、第五控制信号的波形均未发生改变，仅是第七控制信号处于低电位期间构造了两个正向脉冲，每个正向脉冲均可以单独控制第一晶体管T5的打开时间即驱动晶体管T1的源极或者漏极的复位时间。如此可以使得驱动晶体管T1的源极或者漏极的复位时间更加灵活、精准。
在其中一个实施例中，图5所示像素电路中，第一晶体管T5、第二晶体管T3均为N沟道型薄膜晶体管，第三走线异于第四走线，分别用于传输不同的控制信号，第一走线用于传输第一控制信号，第三走线用于传输第七控制信号。在每个工作周期前后，第七控制信号分别具有至少一个正向脉冲。
需要进行说明的是，本实施例在每个工作周期前后均可以对驱动晶体管T1的源极或者漏极进行复位，而每个正向脉冲的持续时间也可以单独进行调制，可以相同或者不同。
在其中一个实施例中，如图6所示，在每个工作周期之前，第七控制信号具有一个第一正向脉冲；在每个工作周期之后，第七控制信号具有一个第二正向脉冲；第一正向脉冲的持续时间等于第二正向脉冲的持续时间。
可以理解的是，本实施可以作为优选方案，不仅减小了第七控制信号的脉冲数量，也可以灵活、精准地控制驱动晶体管T1的源极或者漏极的复位时间。
在其中一个实施例中，在第三晶体管T6处于一个持续的关闭状态期间，第一晶体管T5在一个工作周期前后各打开至少一次。
需要进行说明的是，第五控制信号处于一个高电位的持续期间，对应地，第三晶体管T6处于一个持续的关闭状态期间，此时，像素电路处于非发光阶段，可以为驱动晶体管T1的源极/漏极的复位时间提供一个单独的时间段。
在本实施例中，第一晶体管T5没打开一次可以为驱动晶体管T1的源极/漏极进行一次复位，而第一晶体管T5的每次打开时间即为驱动晶体管T1的源极/漏极的复位时间。
在其中一个实施例中，第四控制信号的每个工作周期对应第一控制信号的至少一个工作周期。
需要进行说明的是，在一帧中，第一控制信号可以具有一个或者多个工作周期，第四控制信号仅具有一个工作周期，而且第四控制信号的一个工作周期仅与第一控制信号的第一个工作周期对应，此时，第二晶体管T3的打开状态与写入晶体管T2的打开状态同步以提供数据信号Data至驱动晶体管T1的栅极的写入路径。
也就是说，在一帧中，第一控制信号的第一个工作周期与第四控制信号的一个工作周期在时序上至少部分重叠；且第四控制信号在一帧中不包括其他工作周期。
在其中一个实施例中，第四控制信号的一个工作周期的开始时间早于第一控制信号的第一个工作周期的开始时间，第四控制信号的一个工作周期的结束时间晚于第一控制信号的第一个工作周期的结束时间。
可以理解的是，本实施例中第二晶体管T3的导通时间可以覆盖到写入晶体管T2的导通时间，可以进一步确保数据信号Data畅通无损地写入至驱动晶体管T1的栅极。
图7为本申请实施例提供的像素电路的第三种结构示意图，与图2所示像素电路的不同之处在于，第一初始化晶体管T7被构造为P沟道型低温多晶硅薄膜晶体管，不仅可以进一步提高像素电路的动态性能，同时像素电路中各薄膜晶体管的布局(Layout)设计也更为优化，实用性高。对应地，第一初始化晶体管T7的栅极与第七走线连接，第七走线用于传输第八控制信号。其中，第一控制信号、第八控制信号可以为同一栅极驱动电路输出的具有负脉冲的扫描信号，仅需在保证第一控制信号在时序上滞后于第八控制信号的情况下，第一控制信号、第八控制信号还可以选用为任一具有负脉冲的扫描信号。例如，第八控制信号可以为如图7所示的具有负脉冲的第n-1级扫描信号Pscan(n-1)。
图8为图2所示像素电路中对应信号、节点电位的仿真波形示意图，其中，VQ表示Q点电位的波形变化，VA表示A点电位的波形变化，VB表示B点电位的波形变化，VC表示C点电位的波形变化。可以看到的是，与图4相比，本仿真波形图中第一控制信号仅示出了一个脉冲，可以理解的是，不论第一控制信号具有一个或者多个脉冲，在第一控制信号的一个工作周期前后，A点电位VA均保持稳定，由于B点电位与A点电位联动，则B点电位VB也保持了稳定，也就是说，驱动晶体管T1的源极、漏极电位在数据信号Data写入至驱动晶体管T1的栅极前后均保持了稳定，即数据信号Data写入至驱动晶体管T1的栅极前后驱动晶体管T1的三端电压得到了稳定，有效缓解了低频工作模式下驱动晶体管T1的阈值电压漂移。
图9为本申请实施例提供的像素电路的第四种结构示意图，与图7相比，第一晶体管T5被构造为P沟道型的薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。
在其中一个实施例中，如图9、图10所示，第一晶体管T5为P沟道型薄膜晶体管；第三走线用于传输第十控制信号，在写入晶体管T2的每个工作周期之前，第十控制信号的电位依次为高电位、低电位以及高电位；在写入晶体管T2的每个工作周期之后，第十控制信号的电位依次为高电位、低电位以及高电位；且在写入晶体管T2的每个工作周期中，第十控制信号的电位保持为高电位。
可以理解的是，在本实施例中，当第十控制信号处于低电位时，第一晶体管T5处于打开状态或者导通状态，此时同样可以在写入晶体管T2的每个工作周期前后实现对驱动晶体管T1的源极/漏极中的一个进行复位，以保持在写入晶体管T2的每个工作周期前后实现对驱动晶体管T1的源极/漏极中的一个的电位稳定性，进而可以保持处于联动关系中的驱动晶体管T1的源极/漏极中的另一个的电位稳定性，如此可以在写入晶体管T2的每个工作周期前后保持驱动晶体管T1的三端电压的稳定性以降低其阈值电压的漂移程度。
在其中一个实施例中，如图9、图10所示，在写入晶体管T2的每个工作周期之前第十控制信号处于低电位的时间等于在写入晶体管T2的每个工作周期之后第十控制信号处于低电位的时间。
需要进行说明的是，本实施例有利于平衡驱动晶体管T1所受到的电应力，进而可以进一步缓解或者改善驱动晶体管T1的阈值电压漂移程度。
其中，第十控制信号可以图10、图12中所示的信号EM2。
在其中一个实施例中，如图11所示，第二晶体管T3为P沟道型薄膜晶体管；第一走线与第四走线连接。
需要进行说明的是，本实施例中第一走线、第四走线可以构造为同一走线，如此可以减少像素电路所需的走线数量，进而可以提高像素的开口率。
在其中一个实施例中，像素电路还包括第二初始化晶体管T4，第二初始化晶体管T4的源极/漏极中的一个与驱动晶体管T1的栅极连接，第二初始化晶体管T4的源极/漏极中的另一个与第二初始线连接，第二初始化晶体管T4的栅极与第一初始化晶体管T7的栅极连接；其中，第二初始化晶体管T4的沟道类型与第一初始化晶体管T7的沟道类型相同。
需要进行说明的是，本实施例中第一初始化晶体管T7的栅极、第二初始化晶体管T4的栅极可以共用同一走线，如此可以减少像素电路所需的走线数量，进而可以提高像素的开口率。
在其中一个实施例中，第一初始化晶体管T7、第二初始化晶体管T4均为双栅型薄膜晶体管，具体还可以为低温多晶硅薄膜晶体管。
需要进行说明的是，当第一初始化晶体管T7、第二初始化晶体管T4被构造为双栅型低温多晶硅薄膜晶体管时，可以在工艺上得到简化，在成本上得到降低。
在其中一个实施例中，如图12所示，在写入晶体管T2的每个工作周期中，信号Pscan(n)、信号Pscan(n-1)可以但不限于仅具有一个负脉冲，也可以具有多个负脉冲。
在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括上述至少一实施例中的像素电路。
可以理解的是，本实施例提供的显示面板，通过第一晶体管T5在写入晶体管T2的每个工作周期前后分别切换至少一次开关状态，可以在每次切换开关状态时对驱动晶体管T1的一极电位进行复位，能够在低频工作模式下稳定驱动晶体管T1的一极电位，而驱动晶体管T1的另一极电位与驱动晶体管T1的一极电位联动，在驱动晶体管T1的一极电位稳定的情况下，驱动晶体管T1的另一极电位也随之稳定，如此，驱动晶体管T1在高低频工作模式下均可以保持三端电压的稳定性，进而缓解了低频工作模式下驱动晶体管T1的阈值电压漂移的技术问题，也缓解了规律性变化的亮度所导致的闪烁现象。
又，由于第一晶体管T5不仅可以在非发光阶段中对驱动晶体管T1的一极进行复位，还可以在发光阶段中控制发光电流，即实现了复用，这减少了像素电路中薄膜晶体管的使用数量，简化了像素电路的结构，有利于提高像素密度。
在其中一个实施例中，随着显示面板的刷新频率的降低，第一控制信号的频率保持不变，第四控制信号的频率减小。
需要进行说明的是，本申请中的低频可以为30Hz以下的刷新频率，例如，20Hz、10Hz、1Hz、0.5Hz...等等。本申请中的高频可以为30Hz以上的刷新频率，例如，60Hz、90Hz、120Hz、240Hz...等等。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (22)

1.一种像素电路，其特征在于，包括：
驱动晶体管；
写入晶体管，所述写入晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的一个连接，所述写入晶体管的源极/漏极中的另一个与数据线连接，所述写入晶体管的栅极与第一走线连接；
第一晶体管，所述第一晶体管的源极/漏极中的一个与第二走线连接，所述第一晶体管的源极/漏极中的另一个与所述驱动晶体管的源极/漏极中的一个连接，所述第一晶体管的栅极与第三走线连接；以及
第二晶体管，所述第二晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的另一个连接，所述第二晶体管的源极/漏极中的另一个与所述驱动晶体管的栅极连接，所述第二晶体管的栅极与第四走线连接；
其中，在所述写入晶体管的每个工作周期前后，所述第一晶体管分别切换至少一次开关状态。
2.根据权利要求1所述的像素电路，其特征在于，在所述写入晶体管的每个工作周期前后，所述第二走线通过所述第一晶体管分别复位所述驱动晶体管的源极/漏极中的一个的电压。
3.根据权利要求2所述的像素电路，其特征在于，在所述写入晶体管的每个工作周期之前，所述驱动晶体管的源极/漏极中的一个的电压复位时长为第一复位时长；在所述写入晶体管的每个工作周期之后，所述驱动晶体管的源极/漏极中的一个的电压复位时长为第二复位时长；且所述第一复位时长等于所述第二复位时长。
4.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
第三晶体管，所述第三晶体管的源极/漏极中的一个与所述驱动晶体管的源极/漏极中的另一个连接，所述第三晶体管的栅极与第五走线连接；和
发光器件，所述发光器件的阳极与所述第三晶体管的源极/漏极中的另一个连接，所述发光器件的阴极与第六走线连接；
其中，所述第三晶体管处于关闭状态时，所述第一晶体管在每个所述工作周期前后分别切换至少一次开关状态。
5.根据权利要求4所述的像素电路，其特征在于，所述第一走线用于传输第一控制信号，所述第三走线用于传输第三控制信号，所述第五走线用于传输第五控制信号；
每个所述工作周期包括所述第一控制信号的至少一个脉冲，在所述工作周期之前，所述第三控制信号的脉冲上升沿与所述第五控制信号的脉冲上升沿之间的时长为所述驱动晶体管的源极/漏极中的一个的第一电压复位时长；在所述工作周期之后，所述第三控制信号的脉冲下降沿与所述第五控制信号的脉冲下降沿之间的时长为所述驱动晶体管的源极/漏极中的一个的第二电压复位时长。
6.根据权利要求5所述的像素电路，其特征在于，所述第三控制信号的第一脉冲下降沿与所述第五控制信号的第一脉冲下降沿之间的时长、所述第三控制信号的第二脉冲下降沿与所述第五控制信号的第二脉冲下降沿之间的时长均为所述第二电压复位时长；其中，所述第二脉冲下降沿在时序上滞后于所述第一脉冲下降沿。
7.根据权利要求6所述的像素电路，其特征在于，所述第一电压复位时长等于所述第二电压复位时长。
8.根据权利要求1所述的像素电路，其特征在于，所述第一晶体管的沟道类型与所述第二晶体管的沟道类型不同，所述第三走线、所述第四走线为同一走线。
9.根据权利要求4所述的像素电路，其特征在于，所述第一晶体管、所述第二晶体管均为N沟道型薄膜晶体管，所述第三走线异于所述第四走线；所述第一走线用于传输第一控制信号，所述第三走线用于传输第七控制信号；在每个所述工作周期前后，所述第七控制信号分别具有至少一个正向脉冲。
10.根据权利要求9所述的像素电路，其特征在于，在每个所述工作周期之前，所述第七控制信号具有一个第一正向脉冲；在每个所述工作周期之后，所述第七控制信号具有一个第二正向脉冲；所述第一正向脉冲的持续时间等于所述第二正向脉冲的持续时间。
11.根据权利要求9所述的像素电路，其特征在于，在所述第三晶体管处于一个持续的关闭状态期间，所述第一晶体管在一个所述工作周期前后各打开至少一次。
12.根据权利要求4所述的像素电路，其特征在于，所述像素电路还包括第一初始化晶体管，所述第一初始化晶体管的源极/漏极中的一个与所述发光器件的阳极连接，所述第一初始化晶体管的源极/漏极中的另一个与所述第一初始线电性连接，所述第一初始化晶体管的栅极与所述第五走线或者第七走线连接。
13.根据权利要求12所述的像素电路，其特征在于，所述第三晶体管为P沟道型薄膜晶体管且所述第一初始化晶体管为N沟道型薄膜晶体管时，所述第一初始化晶体管的栅极与所述第五走线连接；或者，
所述第三晶体管、所述第一初始化晶体管均为P沟道型薄膜晶体管时，所述第一初始化晶体管的栅极与所述第七走线连接，所述第七走线用于传输第八控制信号；所述第一走线用于传输第一控制信号，所述第一控制信号在时序上滞后于所述第八控制信号。
14.根据权利要求1至13任一项所述的像素电路，其特征在于，所述第一走线用于传输第一控制信号，所述第四走线用于传输第四控制信号；所述第四控制信号的每个工作周期对应所述第一控制信号的至少一个工作周期。
15.根据权利要求14所述的像素电路，其特征在于，在一帧中，所述第一控制信号的第一个工作周期与所述第四控制信号的一个工作周期在时序上至少部分重叠；且所述第四控制信号在所述一帧中不包括其他工作周期。
16.根据权利要求14所述的像素电路，其特征在于，所述第四控制信号的一个工作周期的开始时间早于所述第一控制信号的第一个工作周期的开始时间，所述第四控制信号的一个工作周期的结束时间晚于所述第一控制信号的第一个工作周期的结束时间。
17.根据权利要求1所述的像素电路，其特征在于，所述第一晶体管为P沟道型薄膜晶体管；
所述第三走线用于传输第十控制信号，在所述写入晶体管的每个工作周期之前，所述第十控制信号的电位依次为高电位、低电位以及高电位；在所述写入晶体管的每个工作周期之后，所述第十控制信号的电位依次为高电位、低电位以及高电位；且在所述写入晶体管的每个工作周期中，所述第十控制信号的电位保持为高电位。
18.根据权利要求17所述的像素电路，其特征在于，在所述写入晶体管的每个工作周期之前所述第十控制信号处于所述低电位的时间等于在所述写入晶体管的每个工作周期之后所述第十控制信号处于所述低电位的时间。
19.根据权利要求1所述的像素电路，其特征在于，所述第二晶体管为P沟道型薄膜晶体管；所述第一走线与所述第四走线连接。
20.根据权利要求13所述的像素电路，其特征在于，像素电路还包括第二初始化晶体管，所述第二初始化晶体管的源极/漏极中的一个与所述驱动晶体管的栅极连接，所述第二初始化晶体管的源极/漏极中的另一个与第二初始线连接，所述第二初始化晶体管T4的栅极与所述第一初始化晶体管的栅极连接；
其中，所述第二初始化晶体管的沟道类型与所述第一初始化晶体管的沟道类型相同。
21.根据权利要求20所述的像素电路，其特征在于，所述第一初始化晶体管、所述第二初始化晶体管均为双栅型薄膜晶体管。
22.一种显示面板，其特征在于，包括如权利要求1至21任一项所述的像素电路，其中，所述第一走线用于传输第一控制信号，所述第四走线用于传输第四控制信号；随着所述显示面板的刷新频率的降低，所述第一控制信号的频率保持不变，所述第四控制信号的频率减小。
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