CN109997156A - 超导量子位器件封装 - Google Patents

超导量子位器件封装 Download PDF

Info

Publication number
CN109997156A
CN109997156A CN201680091151.XA CN201680091151A CN109997156A CN 109997156 A CN109997156 A CN 109997156A CN 201680091151 A CN201680091151 A CN 201680091151A CN 109997156 A CN109997156 A CN 109997156A
Authority
CN
China
Prior art keywords
tube core
quantum
face
superconducting quantum
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680091151.XA
Other languages
English (en)
Other versions
CN109997156B (zh
Inventor
J·M·罗伯茨
A·A·埃尔谢尔比尼
S·利夫
J·M·斯旺
R·考迪罗
Z·R·约斯科维茨
N·K·托马斯
R·皮拉里塞泰
H·C·乔治
J·S·克拉克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109997156A publication Critical patent/CN109997156A/zh
Application granted granted Critical
Publication of CN109997156B publication Critical patent/CN109997156B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/81—Containers; Mountings
    • H10N60/815—Containers; Mountings for Josephson-effect devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0912—Manufacture or treatment of Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/10—Junction-based devices
    • H10N60/12—Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/80—Constructional details
    • H10N60/805—Constructional details for Josephson-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Mathematical Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Computational Mathematics (AREA)
  • Artificial Intelligence (AREA)
  • Manufacturing & Machinery (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

本文公开的一种超导量子位器件封装包括具有第一面和相对的第二面的管芯，以及具有第一面和相对的第二面的封装衬底。管芯包括量子器件，所述量子器件包括：在管芯的第一面上的多个超导量子位和多个谐振器，以及耦合在管芯的第一面处的导电触点与多个超导量子位中的相关联的超导量子位或多个谐振器中的相关联的谐振器之间的多个导电通路。封装衬底的第二面还包括导电触点。器件封装还包括设置在管芯的第一面与封装衬底的第二面之间的第一级互连，其将管芯的第一面处的导电触点与封装衬底的第二面处的相关联的导电触点耦合。

Description

超导量子位器件封装
背景技术
量子计算是指涉及使用量子力学现象来操纵数据的计算系统的研究领域。这些量子力学现象(例如，叠加(其中，量子变量可以同时存在于多个不同的状态下)和纠缠(其中，多个量子变量具有相关状态，而不论它们之间在空间或时间上的距离如何))在经典计算世界中不具有类似物，因此不能用经典计算设备来实现。
附图说明
通过以下结合附图的详细描述将容易理解实施例。为了促进该描述，同样的附图标记标示同样的结构元素。在附图的图中，通过示例而非限制的方式示出了实施例。
图1提供了根据本公开内容的一些实施例的实现超导量子位的示例性器件的示意图。
图2提供了根据本公开内容的一些实施例的实现超导量子位的器件的示例性物理布局的示意图。
图3提供了根据本公开内容的一些实施例的将具有超导量子位器件的管芯耦合到封装衬底的示例性超导量子位器件封装的示意图。
图4提供了根据本公开内容的一些实施例的将具有超导量子位器件的管芯经由封装衬底耦合到另一管芯的示例性超导量子位器件封装的示意图。
图5提供了根据本公开内容的一些实施例的将具有超导量子位器件的管芯耦合到具有前金属化叠层的封装衬底的示例性超导量子位器件封装的示意图。
图6提供了根据本公开内容的一些实施例的封装衬底的示例性金属化叠层的示意图。
图7A提供了根据本公开内容的一些实施例的示例性超导量子位器件封装的示意图，所述超导量子位器件封装当耦合到具有超导量子位器件的管芯时包括封装衬底的金属化叠层中的空隙化介电层。
图7B提供了根据本公开内容的一些实施例的如图7A所示区域的顶视图的示意图，其中，封装衬底的顶部金属化叠层的介电层和/或金属层可以是空隙化的。
图8提供了根据本公开内容的一些实施例的示例性超导量子位器件封装的示意图，所述超导量子位器件封装当耦合到具有超导量子位器件的管芯时包括封装衬底的金属化叠层的空隙化区域。
图9A和9B是可以包括本文公开的超导量子位器件中的任何超导量子位器件的晶圆和管芯的顶视图。
图10是可以包括本文公开的超导量子位器件封装中的任何超导量子位器件封装的器件组装件的横截面侧视图。
图11是根据各种实施例的制造超导量子位器件封装的说明性方法的流程图。
图12是根据各种实施例的示例性量子计算设备的框图，所述示例性量子计算设备可以包括本文公开的超导量子位器件中的任何超导量子位器件。
具体实施方式
概述
本文公开了超导量子位器件封装，以及相关的计算设备和方法。例如，在一些实施例中，超导量子位器件封装可以包括具有第一面和相对的第二面的管芯，以及具有第一面和相对的第二面的封装衬底。管芯可以包括量子器件，所述量子器件包括设置在管芯的第一面上的多个超导量子位、设置在管芯的第一面上的多个谐振器、以及耦合在管芯第一面处的导电触点与多个超导量子位中的相关联的超导量子位或多个谐振器中的相关联的谐振器之间的多个导电通路。导电触点可以设置在封装衬底的第二面处。器件封装还可以包括设置在管芯的第一面与封装衬底的第二面之间的第一级互连，以将管芯的第一面处的导电触点与封装衬底的第二面处的相关联的导电触点相耦合。
在以下详细描述中，就形成本文的一部分的附图进行了参考，并且其中，通过图示的方式示出了可以被实践的实施例。应当理解，在不脱离本公开内容的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被认为具有限制意义。
可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散动作或操作。然而，描述的顺序不应被解释为意味着这些操作一定依赖于顺序。具体而言，这些操作可以不按呈现顺序执行。所描述的操作可以以与所描述的实施例不同的顺序执行。可以执行各种附加操作，和/或在附加的实施例中可以省略所描述的操作。
出于本公开内容的目的，短语“A和/或B”意指(A)、(B)或(A和B)。出于本公开内容的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。当参考测量范围使用时，术语“在……之间”包括测量范围的端点。如本文使用的，表示法“A/B/C”意指(A)、(B)和/或(C)。
描述使用短语“在实施例中”或“在多个实施例中”，它们均可以指代相同或不同实施例中的一个或多个。此外，关于本公开内容的实施例使用的术语“包括”、“包含”、“具有”等是同义的。本公开内容可以使用基于视角的描述，例如“上方”、“下方”、“顶”、“底”和“侧”；这样的描述用于促进讨论，并且不旨在限制所公开实施例的应用。附图不一定按比例绘制。除非另有指定，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同的对象仅仅指示同样的对象的不同实例被引用，并且不旨在意味着如此描述的对象必须在给定的序列中(时间上的、空间上的、以排序或以任何其他方式)。
在以下详细描述中，将使用由本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以将他们工作的实质传达给本领域其他技术人员。例如，如本文使用的，“高-k介电”是指具有高于氧化硅的介电常数的材料。术语“实质上”、“接近”、“大约”、“近似”和“约”通常是指基于如本文所述的或本领域已知的特定值的上下文在目标值的+/-20％内。术语“氧化物”、“碳化物”、“氮化物”等是指分别含有氧、碳、氮等的化合物。如本文使用的，“高-k介电”是指具有高于氧化硅的介电常数的材料。如本文所使用的，指示可以被认为是理想行为的内容的术语(例如，“超导”或“无损”)旨在涵盖可以不完全理想但在给定应用的可接受范围内的功能。例如，在非零电阻或非零量的伪二级系统(TLS)方面的某个损耗水平可以是可接受的，以使得所得到的材料和结构仍可以由这些“理想化的”术语指代。与可接受的损耗水平相关联的特定值预期随着时间的推移而改变，这是因为制造精度将提高并且因为容错方案可能变得更容忍较高的损耗，所有这些都在本公开内容的范围内。
此外，虽然本公开内容可以包括对微波信号的引用，但这仅仅是因为当前量子位被设计为与这样的信号一起工作，这是因为微波范围内的能量高于操作量子位的温度下的热激发。另外，用于控制和测量微波的技术是公知的。出于这些原因，量子位的典型频率在5-10千兆赫(GHz)范围内，以便高于热激发，但足够低以易于微波工程。然而，有利地，因为量子位的激发能量由电路元件控制，所以可以将量子位设计为具有任何频率。因此，通常，量子位可以被设计为与其他电磁频谱范围中的信号一起操作，并且可以相应地修改本公开内容的实施例。所有这些替代实施方式都在本公开内容的范围内。
量子计算和超导量子位
如前所述，量子计算或量子信息处理是指与使用量子力学现象来操纵数据的计算系统相关的研究领域。量子力学现象的一个示例是量子叠加的原理，其断言任何两个或更多个量子态可以加在一起(即，叠加)以产生另一有效的量子态，并且任何量子态都可以表示为两个或更多个其他不同的状态的和。量子纠缠是量子力学现象的另一示例。纠缠是指粒子群以这样的方式产生或相互作用以使得一个粒子的状态变得与其他粒子的状态交织在一起。此外，不能独立地描述每个粒子的量子态。相反，量子态是针对整个纠缠粒子组给出的。量子力学现象的又一示例有时被描述为“塌缩”，这是因为它断言当我们观察(测量)粒子时，我们不可避免地改变它们的性质，这是因为一旦被观察到，粒子就不再处于叠加或纠缠状态(即，通过试图确定关于粒子的任何事物，我们使它们的状态塌缩)。
简而言之，叠加假定给定的粒子可以同时在两种状态下，纠缠假定两个粒子可以相关(这是因为它们能够协调它们的状态而不论它们在空间和时间上的距离)，并且塌缩假定当人们观察一个粒子时，人们不可避免地改变粒子的状态及其与其他粒子的纠缠。这些独特的现象使得量子计算机中的数据操纵与经典计算机(即，使用经典物理现象的计算机)的数据操纵明显不同。经典计算机将数据编码为二进制值，其通常被称为位。在任何给定的时间，位总是只在两种状态中的一种状态下——它是0或1。量子计算机使用所谓的量子比特，其被称为量子位(术语“位”和“量子位”二者通常可互换地指代它们保存的值以及存储值的实际设备)。类似于经典计算机的位，在任何给定时间，量子位可以是0或1。然而，与经典计算机的位形成对比，量子位也可以同时为0和1，这是量子态叠加的结果。纠缠还有助于量子位的独特性质，这是因为量子处理器的输入数据可以在纠缠的量子位之中分散，以允许对该数据的操纵也是分散的：将输入数据提供给一个量子位引起数据被共享到第一量子位与其纠缠的其他量子位。
与已被确立且经过深入研究的经典计算机相比，量子计算仍处于起步阶段，其中固态量子处理器中的量子位的最高数量目前约为10。主要挑战之一是保护量子位免于退相干，以使得它们可以在信息保存状态下停留足够长的时间来执行必要的计算并读出结果。
如前所述，使得量子力学现象可见和可追踪的操纵和读出量子态的能力以及处理和改进量子位的量子态脆弱性的能力呈现了在经典计算机中不存在的独特挑战。这些挑战解释了为什么业界和学术界目前的许多努力持续专注于搜索新的和改进的物理系统，其功能可以接近理论上设计的量子位的预期。迄今为止已经探索过的用于实现量子位的物理系统包括例如超导(SC)量子位、单俘获离子量子位、硅(Si)量子点量子位、光子极化量子位等。
在上面列出的量子位的各种物理实施方式中，超导量子位是用于构建量子计算机的有希望的候选者。
所有超导量子位基于约瑟夫森效应操作，所述约瑟夫森效应是指超电流的宏观量子现象，超电流即由于零电阻而在没有施加任何电压的情况下无限长地流过被称为约瑟夫森结的器件的电流。约瑟夫森结是超导量子电路中不可或缺的构建块，其中，它们形成可以近似理论上设计的量子位的功能的量子电路元件的基础。
在超导量子位实施方式中，通常区分三类：电荷量子位、通量量子位和相位量子位。Transmon(一种电荷量子位，其名称是“传输线分流等离子体振荡量子位”的缩写)特别令人鼓舞，这是因为它们展现出对电荷噪声的降低的敏感性。
在超导量子位被实现为transmon量子位的实施方式中，超导量子电路的两个基本元件是电感器和电容器。然而，仅使用这两个元件制造的电路不能制造具有两个能级的系统，这是因为由于系统的能级之间的均匀间隔，这样的电路将产生具有等效状态阶梯的谐波振荡器。需要非线性元件来具有有效的两级量子态系统或量子位。约瑟夫森结是这种非线性非耗散电路元件的示例。
约瑟夫森结可以形成基于超导量子位的量子计算机的中央电路元件。约瑟夫森结包括两个由微弱链路(weak link)连接的超导体。例如，约瑟夫森结可以被实现为绝缘材料的薄层，其被称为屏障(barrier)或隧道屏障，并且用作结的“微弱链路”，被夹在两层超导体之间。约瑟夫森结充当超导隧道结。Cooper对(Cooper pair)隧道穿过(tunnel across)屏障从一个超导层到另一超导层。该隧道的电学特性受所谓的约瑟夫森关系支配，所述约瑟夫森关系提供了支配约瑟夫森效应动力学的基本等式：
在这些等式中，是跨结的超导波函数中的相位差，Ic(临界电流)是可以隧道穿过(tunnel through)结的最大电流，其取决于屏障厚度和结的面积，V是约瑟夫森结上的电压，I是流经约瑟夫森结的电流，是约化普朗克常数，e是电子的电荷。可以组合等式(1)和(2)以给出等式(3)：
等式(3)看起来像针对具有电感L的电感器的等式：
由于电感是的函数，本身是I的函数，因此约瑟夫森结的电感是非线性的，这使得使用约瑟夫森结作为电感器形成的LC电路在其能量状态之间具有不均匀的间隔。
前面提供了在transmon中使用约瑟夫森结的图示，所述transmon是一类超导量子位。在其他类的超导量子位中，与其他电路元件组合的约瑟夫森结具有类似的功能，即提供用于形成有效的两级量子态或量子位而必要的非线性。换言之，当与其他电路元件(例如，transmon中的电容器或通量量子位中的超导环路)组合实施时，一个或多个约瑟夫森结允许实现量子电路元件，其在其能级之间具有不均匀的间隔，以引起用于量子位的独特的基态和激发态系统。这在图1中示出，以提供根据本公开内容的一些实施例的超导量子电路100的示意图。如图1所示，示例性超导量子电路100包括两个或更多个量子位：102-1和102-2。量子位102-1和102-2可以是相同的，因此图1的讨论概括地称为“量子位102”，并且这同样应用于将约瑟夫森结104-1和104-2概括地称为“约瑟夫森结104”并且概括地将电路元件106-1和106-2称为“电路元件106”。如图1所示，超导量子位102中每个超导量子位可以包括连接到一个或多个其他电路元件106的一个或多个约瑟夫森结104，其与约瑟夫森结104组合以形成非线性电路，所述非线性电路提供量子位的独特两级量子态。电路元件106可以是例如transmon中的电容器或通量量子位中的超导环路。
同样如图1所示，示例性超导量子电路100通常包括用于提供量子位102的外部控制的单元108和用于提供量子位102的内部控制的单元110。在该上下文中，“外部控制”指的是从例如包括量子位的集成电路(IC)芯片的外部控制量子位102(包括由量子计算机的用户控制)，而“内部控制”指的是控制IC芯片内的量子位102。例如，如果量子位102是transmon量子位，则可以通过通量偏置线(还被称为“通量线”和“通量线圈线”)的手段以及通过读出和驱动线(还被称为“微波线”，这是因为量子位通常被设计为与微波信号一起操作)的手段来实现外部控制，下面将更详细地描述。另一方面，用于这样的量子位的内部控制线可以通过谐振器(例如，耦合和读出谐振器)的手段来实现，这也将在下面更详细地描述。
量子电路100的量子位102、外部控制单元108和外部控制单元110中的任一项可以安置在衬底(图1中未示出)上、在衬底上方或至少部分地嵌入衬底中。
图2提供了根据本公开内容的一些实施例的超导量子电路的示例性物理布局111的示意图，其中，量子位被实现为transmon。
类似于图1，图2示出了两个量子位102。另外，图2示出了通量偏置线112、微波线114、耦合谐振器116、读出谐振器118和导电触点120和122。通量偏置线112和微波线114可以被视为图1所示的外部控制单元108的示例。耦合谐振器116和读出谐振器118可以被视为图1所示的内部控制单元110的示例。
通过从导电触点120提供的通量偏置线112运行电流允许调谐(即，改变)每条线112连接到的对应量子位102的频率。通常，它以下列方式操作。作为在特定通量偏置线112中运行电流的结果，在线的周围创建了磁场。如果这样的磁场与量子位102足够接近，则例如通过靠近量子位102提供的通量偏置线112的一部分，磁场耦合到量子位，从而改变量子位的能级之间的间隔。反过来，这改变量子位的频率，这是因为频率经由普朗克等式与能级之间的间隔直接相关。普朗克等式是E＝hv，其中，E是能量(在这种情况下是量子位的能级之间的能量差)，h是普朗克常数，v是频率(在这种情况下是量子位的频率)。如该等式所示，如果E改变，则v改变。如果存在足够的复用，则可以沿着通量线中的每个通量线发送不同的电流，以允许对各种量子位的独立调谐。
通常，可以控制量子位频率以便使频率更接近或远离另一谐振项，例如将两个或更多个量子位连接在一起的耦合谐振器(例如，图2所示的116)，如在特定设置中期望的。
例如，如果期望第一量子位102(例如，图2的左侧所示的量子位102)和第二量子位102(例如，图2的右侧所示的量子位102)经由连接这些量子位的耦合谐振器116相互作用，则两个量子位102可以需要被调谐到几乎相同的频率。这样的两个量子位可以相互作用的一种方式是，如果第一量子位102的频率被调谐得非常接近耦合谐振器116的谐振频率，则当在激发状态下时，第一量子位可以通过发射将在耦合谐振器116内谐振的光子放松(relax)回到基态(类似于激发原子将如何放松)。如果第二量子位102也处于该能量(即，如果第二量子位的频率也被调谐得非常接近耦合谐振器116的谐振频率)，则它可以经由耦合谐振器116吸收从第一量子位发射的光子，并且从其基态激发到激发态。因此，两个量子位相互作用，这是因为一个量子位的状态由另一量子位的状态控制。在其他情况下，两个量子位可以经由特定频率的耦合谐振器进行相互作用，但是这些三个元件不必被调谐到彼此几乎相同的频率。通常，可以通过将两个或更多个量子位的频率调谐到特定值或特定范围来将它们配置为彼此相互作用。
另一方面，有时可以期望由耦合谐振器耦合的两个量子位不相互作用，即量子位是独立的。在这种情况下，通过将磁通量通过控制适当的通量偏置线中的电流的手段施加到一个量子位，可能使量子位的频率发生足够的变化，以使得它可以发射的光子不再具有在耦合谐振器上谐振的正确频率。如果这样的频率失谐光子无处可去，则量子位将更好地与周围环境隔离，并且在其当前状态下将活得更久。因此，通常，两个或更多个量子位可以被配置为通过将它们的频率调谐到特定值或特定范围来避免或消除彼此的相互作用。
每个量子位102的状态可以通过其对应的读出谐振器118的方式来读取。如下所解释的，量子位102在读出谐振器118中引起谐振频率。然后将该谐振频率传递给微波线114并传送到垫122。
为此，可以为每个量子位提供读出谐振器118。读出谐振器118可以是传输线，其包括在一侧接地的电容性连接，并且在另一侧与地短接(对于四分之一波长谐振器)或者具有到地的电容性连接(对于半波长谐振器)，这引起传输线内的振荡(谐振)，其中，振荡的谐振频率接近量子位的频率。当量子位通过电容或电感耦合被实现为transmon时，读出谐振器118通过与量子位102足够接近而耦合到量子位，更具体而言，与量子位102的电容器足够接近。由于读出谐振器118和量子位102之间的耦合，量子位102的状态的变化引起读出谐振器118的谐振频率的变化。反过来，因为读出谐振器118足够接近微波线114，读出谐振器118的谐振频率的变化引起微波线114中的电流的变化，并且该电流可以经由引线键合焊盘122从外部读取。
耦合谐振器116允许将不同的量子位耦合在一起(例如，如上所述)，以便实现量子逻辑门。耦合谐振器116类似于读出谐振器118，这是因为它是包括在两侧(即，半波长谐振器)接地的电容性连接的传输线，这也引起耦合谐振器116内的振荡。当量子位被实现为transmon时，耦合谐振器116的每侧通过与量子位足够接近(即，与量子位的电容器足够接近)而耦合(再次，电容地或电感地)到相应的量子位。因为耦合谐振器116的每侧具有与相应的不同量子位的耦合，所以两个量子位通过耦合谐振器116耦合在一起。以这种方式，一个量子位的状态取决于另一量子位的状态，反之亦然。因此，可以采用耦合谐振器，以便使用一个量子位的状态来控制另一量子位的状态。
在一些实施方式中，微波线114不仅可以用于如上所述地读出量子位的状态，还可以用于控制量子位的状态。当单个微波线用于此目的时，线以半双工模式工作，其中，在某些时候它被配置为读出量子位的状态，并且在其他时候它被配置为控制量子位的状态。在其他实施方式中，微波线(例如，如图2所示的线114)可以用于仅读出如上所述的量子位的状态，而诸如例如图2所示的驱动线124之类的单独的驱动线可以用于控制量子位的状态。在这样的实施方式中，用于读出的微波线可以被称为读出线(例如，读出线114)，而用于控制量子位的状态的微波线可以被称为驱动线(例如，驱动线124)。驱动线124可以通过使用例如如图2所示的导电触点126提供量子位频率的微波脉冲来控制它们相应量子位102的状态，这反过来刺激(即，触发)量子位状态之间的转换。通过改变该脉冲的长度，可以刺激部分转变，以给出量子位状态的叠加。
诸如例如上面描述的那些之类的通量偏置线、微波线、耦合谐振器、驱动线和读出谐振器一起形成用于支持微波信号传播的互连。此外，用于在不同的量子电路元件和组件之间提供直接电互连的任何其他连接(例如，从约瑟夫森结的电极到电容器的板或超导量子干涉装置(SQUIDS)的超导环的连接)或用于均衡两条地线上的静电势的特定传输线的在两条地线之间的连接在本文中也被称为互连。此外，术语“互连”还可以用于指代在量子电路元件和组件与也可以在量子电路中提供的非量子电路元件之间提供电互连的元件，并且可以用于指代在量子电路中提供的各种非量子电路元件之间的电互连。可以在量子电路中提供的非量子电路元件的示例可以包括各种模拟和/或数字系统，例如模数转换器、混频器、复用器、放大器等。
耦合谐振器和读出谐振器可以被配置为用于在一端或两端处电容耦合到其他电路元件以便具有谐振振荡，而通量偏置线和微波线可以类似于常规的微波传输线，这是因为这些线中不存在谐振。这些互连中的每个互连可以被实现为微波传输线的任何合适的架构，例如共面波导、带状线、微带线或倒微带线。用于制造互连的典型材料包括铝(Al)、铌(Nb)、氮化铌(NbN)、氮化钛(TiN)、钼铼(MoRe)和氮化铌钛(NbTiN)，所有这些都是特殊类型超导体。然而，在各种实施例中，也可以使用其他合适的超导体和超导体合金。
在各种实施例中，如图2所示的互连可以具有不同的形状和布局。例如，一些互连可以包括更多的曲线和匝数，而其他互连可以包括更少的曲线和匝数，并且一些互连可以包括实质上直的线。在一些实施例中，各种互连可以以这样的方式彼此交叉，即它们不进行电连接，这可以通过使用例如将一个互连桥接在另一桥上的桥接器来完成。只要这些互连根据本领域已知的这些互连的使用进行操作(其中，一些示例性原理如上所述)，具有与图2所示的相比不同的形状和布局的互连的量子电路都在本公开内容的范围内。
另外，图2还示出了接地导电触点(即，连接到接地平面的触点)128。如本领域中已知的，这样的接地触点通常在管芯支持微波信号的传播时使用，以便例如抑制微波平行板模式、电路块之间的交叉耦合和衬底谐振模式。通常，提供接地路径可以改善信号质量，实现快速脉冲激发，并且改善不同线之间的隔离。
在图2中用附图标记128标记了仅两个接地触点，但是在容纳量子电路111的整个管芯中示出的所有白色圆圈旨在示出接地导电触点(例如，导电凸块)连接到中介衬底的示例性位置。图2中的接地触点128的位置和数量的图示纯粹是说明性的，并且在各种实施例中，接地触点128可以安置在不同的位置处，如微波工程中已知的。信号导电触点120、122、126和128用于量子位的编程、调谐和读出。提供这些导电触点和其余量子电路的管芯可以由多个导电层构成，这些导电层可以通过绝缘材料彼此电隔离，所述绝缘材料可以包括任何合适的材料，例如层间介电(ILD)。绝缘材料的示例可以包括氧化硅、氮化硅、氧化铝、碳掺杂氧化物和/或氮氧化硅。
虽然图1和图2示出了仅包括两个量子位102的量子电路的示例，但是具有任何更大数量的量子位的实施例是可能的并且在本公开内容的范围内。此外，虽然图1和图2示出了特定于transmon的实施例，本文公开的主题不限于此方面，并且可以包括实现其他类型的超导量子位的量子电路的其他实施例，所有这些都在本公开内容的范围内。
用于超导量子位的倒装芯片封装组装件
在一些实施例中，量子电路100(例如，如物理布局111所示)可以被包括在管芯中并且耦合到封装衬底以形成SC量子位器件封装。例如，图3示出了SC量子位器件封装130，其中，SC量子电路100被包括在管芯132中，并且管芯132耦合到封装衬底134。图3所示的特定SC量子电路100可以用图2所示的物理布局111来实现，但是本文公开的SC量子电路100中的任何SC量子电路可以被包括在管芯(例如，管芯132)中，并且耦合到封装衬底(例如，封装衬底134)。具体而言，任何数量的量子位102、通量偏置线112、微波线114、耦合谐振器116、读出谐振器118、驱动线124、导电触点120、122、126和128以及本文中参考SC量子电路100讨论的其他组件可以被包括在管芯132中。
在图3的描述中用附图标记提到的多个元件在图3中用不同的图案指示，其中，图例示出了在图3的底部提供的附图标记与图案之间的对应关系，并且未在图3中用指向它们的箭头来标记，以免弄乱附图。例如，图例说明了图3使用不同的图案来示出管芯132、导电触点140、148和150等。
管芯132可以包括第一面136和相对的第二面138。量子位102和谐振器116/118可以靠近第一面136或设置在第一面136上，并且导电通路可以延伸并耦合在这些元件与导电触点120、122、126和128(其也设置在第一面136处)之间。设置在SC量子位管芯132的第一面136处的多个导电触点120、122、126和128在图3中被示出为导电触点140。在图3中没有具体示出导电通路，这是因为在图3中未详细示出SC量子电路100的细节，但是导电通路可以采用例如通量偏置线112、微波线114和驱动线124中的一项或多项的形式，并且可以被实现为导电通孔、导电线、和/或导电通孔和导电线的任何组合。在一些实施例中，这样的导电通路还设置在管芯132的第一面136上。在各种实施例中，导电触点140可以由任何合适的导电材料(例如，超导材料)形成。导电触点140可以采用焊料键合焊盘的形式，但是可以使用其他第一级互连结构(例如，导电环氧树脂、各向异性导电膜、铜到铜键合柱等)来路由去往/来自管芯132的电信号，如下所述。
封装衬底134可以包括第一面142和相对的第二面144。导电触点148可以设置在第一面142处，并且导电触点150可以设置在第二面144处。导电通路152可以延伸通过封装衬底134的第一面142和第二面144之间的封装衬底134的绝缘材料154，以任何期望的方式将导电触点148中的各个导电触点电耦合到导电触点150中的各个导电触点。绝缘材料154可以是介电材料(例如，ILD)，并且可以采用例如本文公开的绝缘材料的实施例中的任何实施例的形式。例如，导电通路152可以包括一个或多个导电通孔、一个或多个导电线、或导电通孔和导电线的组合。
在一些实施例中，封装衬底134可以是或可以以其他方式包括硅中介层，并且导电路径152可以是穿硅通孔。与可以用于绝缘材料154的其他介电材料相比，硅可以具有期望的低热膨胀系数，因此可以限制封装衬底134在温度变化期间相对于这样的其他材料(例如，具有较高热膨胀系数的聚合物)膨胀和收缩的程度。硅中介层还可以帮助封装衬底134实现期望地小线宽并且保持与管芯132的高连接密度。
当SC量子位器件封装130被制造(并且暴露于较高的温度)并且在冷却的环境中使用(并暴露于较低温度，例如制冷温度(cryogenic temperature))时，限制差异膨胀和收缩可以帮助保留SC量子位器件封装130的机械和电气完整性。在一些实施例中，可以通过在封装衬底134中保持导电材料的大致均匀密度(以使得封装衬底134的不同部分均匀地膨胀和收缩)、使用增强介电材料作为绝缘材料154(例如，具有二氧化硅填料的介电材料)、或利用较硬的材料作为绝缘材料154(例如，包括玻璃布纤维的预浸材料)来管理封装衬底134中的热膨胀和收缩。
在一些实施例中，封装衬底134的绝缘材料154被选择为与SC量子位管芯132的绝缘材料相同。在一个实施方式中，管芯132和封装衬底134可以是晶体衬底，例如但不限于硅或蓝宝石衬底，并且可以被提供为晶圆或其一部分。在其他实施方式中，衬底可以是非晶的。通常，提供足够优点(例如，足够好的电隔离和/或应用已知制造和加工技术的能力)以超过可能的缺点(例如，各种缺陷的负面影响)并且可以充当可以构建量子电路的基础的任何材料都落入本公开内容的精神和范围内。衬底的附加示例包括绝缘体上硅(SOI)衬底、III-V衬底和石英衬底。
将SC量子位管芯132的衬底和封装衬底134选择为相同材料提供了多个优点。一个优点是它确保对于这两个衬底的热膨胀/收缩系数相同或实质上相同，这反过来允许非常小的间距(pitch)互连、由于互连上的应力较小而更高的机械可靠性、以及更简单的制造设计(这是因为降低了高温组装期间的热膨胀的差异)。此外，管芯中超导膜的降低的应力可以有助于改善器件的电性能和寿命。此外，由于来自谐振器的电磁场可以从管芯表面延伸不可忽略的距离，所以封装材料需要极低的损耗或/和封装衬底需要被提供得足够远离管芯的距离以减少这些场对谐振器品质因数的负面影响，以及因此对SC量子位的相干时间的负面影响。确保封装材料的损耗非常低并且在封装衬底之间提供大的间隔二者都是具有挑战性的。然而，针对SC量子位管芯132和封装衬底134使用相同的材料消除或至少减少了在封装衬底和SC量子位管芯表面之间提供大间隔、同时仍允许提供高品质因数谐振器的需求。减少对封装衬底与SC量子位管芯之间的间隔的需求反过来允许精细间隔、高密度互连。如上所述，将SC量子位管芯132的衬底和封装衬底134选择为相同材料是本文提出的特殊措施之一，这对于量子电路可以特别有利，但对于经典(即，非量子)电路不具有这样的特殊优点。
管芯132的导电触点140可以经由第一级互连156电耦合到封装衬底134的导电触点150，如图3所示为与导电触点150相关联的白色圆圈。在一些实施例中，第一级互连156可以包括焊料凸块或球(如图3和一些后续图所示)；例如，第一级互连156可以是最初设置在管芯132上或封装衬底134上的倒装芯片(或受控塌陷芯片连接，C4)凸块。第二级互连158(例如，焊球或其他类型的互连)可以将封装衬底134的第一面142上的导电触点148耦合到另一组件，例如电路板(图3中未具体示出)。下面参考图10讨论了可以包括SC量子位器件封装130的实施例的电子封装的布置的示例。例如，可以使用拾取并放置装置(pick-and-place apparatus)使管芯132与封装衬底134接触，并且可以使用回流或热压接合操作(thermal compression bonding operation)经由第一级互连156将管芯132耦合到封装衬底134。
第一级互连156将设置在管芯132的第一面136与封装衬底134的第二面144之间(例如，使用焊料凸块作为倒装芯片封装技术的一部分)可以使得SC量子位器件封装130能够实现与使用常规的引线键合技术(其中，管芯132和封装衬底134之间的导电触点被约束为位于管芯132的外围)相比较小的占用面积和较高的管芯到封装衬底连接密度。例如，具有边长N的正方形第一面136的管芯132可以是能够形成到封装衬底134的4N引线键合互连的，相对于N2倒装芯片互连(利用第一面136的整个“全场(full field)”表面区域)。另外，在一些应用中，引线键合互连可能生成不可接受的热量，其可能损坏或以其他方式干扰SC量子电路100的性能。使用焊料凸块作为第一级互连156可以使得SC量子位器件封装130能够具有相对于使用引线键合来耦合管芯132和封装衬底134相比低得多的寄生电感，这可以引起对在管芯132与封装衬底134之间传送的高速信号的信号完整性的改善。
在一些实施例中，触点140周围的管芯的表面可以涂覆有未由焊料156润湿的材料。该材料通常被称为焊接掩模并且可以采用任何适当的形式，例如氮化硅、氧化铝和氧化硅。该焊接掩模材料的存在实现了焊接掩模限定的触点。
阻焊剂材料可以设置在导电触点148(图3中未具体示出)周围。阻焊材料可以是聚酰亚胺或类似材料，或者可以是任何适当类型的封装阻焊材料。在一些实施例中，阻焊材料可以是包括可光成像聚合物的液体或干膜材料。在一些实施例中，阻焊材料可以是非可光成像的。
虽然这种阻焊材料通常也将设置在采用诸如触点140和150之类的导电触点周围的非量子电路的封装中，但是因为在器件封装130中这些导电触点非常靠近SC量子电路100的元件，所以导电触点140和150优选地不由阻焊材料包围，这是因为这种材料在伪(即，不期望的)两级系统(TLS)方面可能是有损耗的并且对于量子位102的操作是有害的，这是因为它将导致量子位退相干。在SC量子电路100的元件附近(具体而言，在本文所述的谐振器116和118附近)的导电触点周围不提供阻焊材料是本文所述的特殊措施中的另一特殊措施，其可能对量子电路特别有利，但对于经典(即，非量子)电路不具有这样的特殊优点。
在各种实施例中，可以在参考图3描述的导电通路和导电触点中包括更多或更少的结构。在一些实施例中，管芯132和封装衬底134的导电线可以延伸到图的平面中并且从图的平面延伸出来，以提供用于路由去往和/或来自管芯132中的各种元件的电信号的导电通路。
可以使用任何合适的技术来形成在管芯132中/上和/或在封装衬底134(例如，导电通路152)中/上提供导电通路的导电通孔和/或导电线。这样的技术的示例可以包括减成制造技术、加成或半加成制造技术、单大马士革制造技术(single Damascene fabricationtechnique)、双大马士革制造技术(dual Damascene fabrication technique)或任何其他合适的技术。在一些实施例中，绝缘体材料层(例如，氧化物材料或氮化物材料)可以使导电通路中的各种结构与邻近结构绝缘，和/或可以在制造期间充当蚀刻停止(etch stop)。在一些实施例中，附加层(例如，扩散屏障层或/和粘附层)可以设置在导电材料与邻近的绝缘材料之间。扩散阻挡层可以减少导电材料扩散到绝缘材料中。粘附层可以改善导电材料与绝缘材料之间的机械粘附(mechanical adhesion)。
如上所述，互连结构可以布置在SC量子电路100内和封装衬底134中，以根据各种各样的设计来路由电信号(具体而言，布置不限于图3或其他附图中的任何附图中描绘的互连结构的特定配置，并且可以包括更多或更少的互连结构)。在SC量子电路100的操作期间，电信号(例如，电源、输入/输出(I/O)信号，包括用于量子位102的外部控制和内部控制的各种控制信号)可以通过由管芯132和封装衬底134的导电触点和导电通路提供的互连被路由到SC量子电路100的量子位102和/或从所述量子位102路由出。
可以用于管芯132和/或封装衬底134的导电通路和/或导电触点中的结构的示例性超导材料可以包括铝、铌、锡、钛、锇、锌、钼、钽、钒或这样的材料的复合材料(例如，铌-钛、铌-铝、氮化钛或铌-锡)。在一些实施例中，导电触点140、150和/或148可以包括铝，并且第一级互连156和/或第二级互连158可以包括铟基焊料。
导电触点140、150和/或148可以包括多层材料，可以选择这些材料以服务不同目的。在一些实施例中，导电触点140、150和/或148可以由铝形成，并且可以包括铝和相邻互连之间的金层(例如，具有小于1微米的厚度)以限制触点表面的氧化并改善与相邻焊料的粘附性。用于表面处理的替代材料包括钯、铂、银和锡。在一些实施例中，导电触点140、150和/或148可以由铝形成，并且可以包括诸如镍之类的屏障金属层，以及金或其他适当的材料的层，其中，屏障金属层设置在铝与金层之间，并且金层设置在屏障金属与相邻的互连之间。在这样的实施例中，金或其他表面处理可以在组装之前保护屏障金属表面免受氧化，并且屏障金属可以限制焊料从相邻互连扩散到铝中。
在一些实施例中，如果SC量子电路100暴露于常规集成电路处理中常见的高温(例如，大于100摄氏度，或大于200摄氏度)，则SC量子电路100中的结构和材料可能被损坏。具体而言，在第一级互连156包括焊料的实施例中，焊料可以是低温焊料(例如，具有低于100摄氏度的熔点的焊料)，以使得它可以熔化以耦合导电触点140和导电触点150，而不必将管芯132暴露于较高的温度并且冒着损坏SC量子电路100的风险。可能合适的焊料的示例包括铟基焊料(例如，包括铟合金的焊料)。然而，当低温焊料被使用时，这些焊料在处理SC量子位器件封装130期间(例如，在室温或室温至100摄氏度之间的温度)可以不是完全固态的，因此单独的第一级互连156的焊料可能不能可靠地机械地耦合管芯132和封装衬底134(因此可能不能可靠地电耦合管芯132和封装衬底134)。在一些这样的实施例中，SC量子位器件封装130还可以包括机械稳定器，其用于维持管芯132与封装衬底134之间的机械耦合，即使当第一级互连156的焊料不是固态的也是如此。由于存在任何在伪TLS方面有损耗的材料可能引起SC量子位102的退相干，所以如果被使用的话，这种机械稳定器应当是在TLS方面具有相对低损耗的材料。
如上所述，在一些实施例中，导电触点140可以提供来自管芯132上的SC量子电路100的触点以耦合到封装衬底134，如上所述。附加地或替代地，导电触点140可以提供来自管芯132上的SC量子电路100的触点，以耦合其他组件，例如到另一管芯，例如图4所示并在下面更详细地描述的控制管芯。
图4示出了SC量子位器件封装160，其中，SC量子电路100被包括在管芯132中，并且管芯132经由封装衬底134耦合到另一管芯162。图3和图4中指示的相同附图标记指代相同或类似的元素。因此，关于附图之一提供的这些元件的描述适用于其他附图，并且为了简洁起见而不再重复。具体而言，图4的左侧部分示出了耦合到封装衬底134的管芯132，如图3所示并且如上所述。另外，图4进一步示出了SC量子位管芯132的导电触点140中的一些导电触点可以用于将管芯132耦合到管芯162。具体而言，图4示出了封装衬底162中的导电通路164，其电耦合在管芯132的右边缘处示出的导电触点140和在管芯162的左边缘处示出的对应的导电触点166。通路164可以例如将管芯132上的SC量子电路100的导电触点120、122或126耦合到管芯162。在其他实施例中，管芯132和管芯162的附加导电触点可以类似地耦合。
虽然图4仅示出了单个通路164，但是这仅用于示意性地说明构思，并且在各种实施例中，用于提供单个信号的通路可以包括多个单独的通路——例如，一个信号通路和一个或多个接地通路。如上所述，提供接地通路可以改善信号质量，实现快速脉冲激励，并且改善不同线之间的隔离。
除了管芯162上的导电触点166之外，图4还示出了管芯162与封装衬底134之间的示例性第一级互连168，以及设置在封装衬底134上用于连接到管芯162的导电触点的导电触点150。除了在管芯162不是SC量子位管芯的实施例中不需要采取本文关于SC量子电路100描述的特殊措施之外，导电触点166和第一级互连168可以与以上描述的导电触点140和第一级互连156相同或类似。图4还示出了设置在封装衬底134上用于连接到管芯162的导电触点的导电触点150可以连接到封装衬底134的相对侧上的导电触点148，并且连接到第二级互连158，如上所述。
类似于图3，在图4的描述中用附图标记提到的许多元素在图4中用不同图案指示，其中，图例示出了在图4底部提供的附图标记与图案之间的对应关系，并且在图4中未用箭头指向它们来标记，以免弄乱附图。例如，图例说明了图4使用不同的图案来示出管芯132、导电触点140、148、150和166等。
在一些实施例中，管芯162也可以是SC量子位管芯，类似于管芯132。在这样的实施例中，针对量子位管芯132提供的描述适用于管芯162，并且在此不再重复。
在其他实施例中，管芯162可以包括一个或多个非量子电路，例如，管芯162可以包括控制逻辑(在图4的示例中被示出为控制逻辑170)，其用于控制在管芯132上提供的SC量子电路100的操作，从而提供在相同芯片或相同封装衬底134上与SC量子位管芯132集成的控制逻辑。在一些实施例中，控制逻辑170可以提供外围逻辑以支持SC量子电路100的操作。例如，控制逻辑170可以控制读取操作的执行，控制写入操作的执行，控制量子比特的清除等。控制逻辑170还可以执行常规的计算功能以补充可以由SC量子电路100提供的计算功能。例如，控制逻辑170可以以常规方式与量子计算设备(例如，下面描述的量子计算设备2000)的其他组件中的一个或多个组件接合，并且可以充当SC量子电路100与常规组件之间的接口。在一些实施例中，控制逻辑170可以被实现在下面参考图12描述的非量子处理设备2028中或可以用于实现所述非量子处理设备。在各种实施例中，控制逻辑170控制SC量子电路100的操作的机制可以采用完全硬件实施例、完全软件实施例(包括固件、常驻软件、微代码等)或者组合软件和硬件方面的实施例的形式。例如，控制逻辑170可以实现由一个或多个计算机的一个或多个处理单元(例如，一个或多个微处理器)执行的算法。
控制逻辑170将对SC量子电路100的操作进行的控制将依赖于量子电路组件使用的量子位的类型。例如，如果量子电路组件使用超导量子位，则控制逻辑170可以被配置为在通量偏置线、微波线和/或驱动线中的任一项中提供适当的电流，以便初始化和操纵超导点。上面参考设备100和111解释了控制这些线中的电流的一些示例。为了简洁起见，这里不再详细重复这些解释，但应理解，除非另有指定，否则可以由图4所示的控制逻辑170执行上面解释的控制机制中的全部。
在超导量子位的一些实施例中，控制逻辑170可以被配置为检测微波线中的电流并且基于检测到的电流来控制SC量子电路100的操作。通过检测微波线中的电流，控制逻辑170能够评估/检测线耦合到的对应量子位的状态。在一些另外的实施例中，控制逻辑170还可以被配置为还控制微波线中的电流。通过控制微波线中的电流，控制逻辑被配置为控制(例如，改变)线耦合到的对应量子位的状态。在这样的进一步的实施例中，控制逻辑可以被配置为在控制微波线中的电流以控制量子位的状态与检测微波线中的电流以检测量子位的状态之间切换微波线的操作。因此，控制逻辑170可以以半双工模式操作微波线，其中，微波线用于读出或用于设置对应量子位的状态。
在超导量子位的一些实施例中，控制逻辑170可以被配置为控制一个或多个驱动线中的电流。通过控制驱动线中的电流，控制逻辑被配置为控制(例如，改变)线耦合到的对应量子位的状态。当驱动线被使用时，控制逻辑可以使用微波线来读出对应量子位的状态，并且使用驱动线来设置量子位的状态，这将是上述半双工模式实施方式的替代方案。例如，控制逻辑170可以被配置为通过确保以一个或多个量子位的频率供应电流的一个或多个脉冲来控制一个或多个驱动线中的电流。以这种方式，控制逻辑170可以以量子位频率提供微波脉冲，这又刺激(即，触发)对应量子位的状态之间的转换。在一些实施例中，控制逻辑170可以被配置为控制这些脉冲的持续时间。通过改变脉冲的长度/持续时间，控制逻辑170可以刺激对应量子位的状态之间的部分转换，以给出量子位的状态的叠加。
在一些实施例中，控制逻辑170可以被配置为确定施加到SC量子电路100的元件的控制信号的值，例如，确定要施加到量子点器件的各个栅极的电压或确定要在超导量子位器件的各种线中提供的电流。在其他实施例中，控制逻辑170可以用控制参数中的至少一些控制参数来预编程，例如，用在设备初始化期间要施加到量子点器件(例如，设备100)的各种栅极的电压的值。
集成超导量子位器件封装160不是从通常远离SC量子电路100的芯片提供控制功能，而是有利地在与量子电路管芯132相同的芯片或相同的封装衬底134上提供一个或多个控制功能。对于SC量子位电路，这可以是特别有利的，这是因为它将允许在两个芯片之间提供通常为transmon型(或任何SC量子位型)谐振器所需的非常大量的连接。此外，使用硅或其他无机衬底使得能够使用超导互连线，其可以提供较低的损耗，从而避免对于低温室(cryogenic chamber)内部的更高的电力传输的需求，从而降低有效操作量子计算机所需的冷却电力。
在一些实施例中，管芯162还可以包括执行附加功能或与上述控制逻辑170不同的功能的电路。例如，管芯162可以包括无线通信设备的组件，例如，放大器、射频(F)接收器、RF发射器等，以便使得能够在SC量子位管芯132与各种外部设备之间进行无线通信。
应当注意，在图3和图4二者中，封装衬底134的导电触点150都可以电连接管芯132和162的相应信号和接地连接。如何针对管芯上和封装衬底上的信号和接地导电触点进行电连接是在封装领域中公知的，因此为了简洁起见，在此不再详细描述。通常，通过在封装衬底134的第二面144上或作为其一部分提供金属化叠层来进行连接，所述金属化叠层在图5中被示意性地示出为金属化叠层172。虽然图5示出了图3的SC量子位器件封装130，本文提供的所有描述还适用于图4所示的SC量子位器件封装160。
金属化叠层172通常包括多个交替的介电层174和导电层176，如图6中示意性地示出的，例如其中，每个导电层176通过一个或多个介电层174与其他导电层176电隔离。在各种实施例中，介电层174可以包括一种或多种如本文例如参考ILD或绝缘材料154描述的介电材料。导电层176可以包括如本文例如参考导电通路152的导电材料描述的一个或多个导电材料，例如超导材料。
如图6所示的叠层通常用于封装衬底以便路由电信号。导电层176中的一些导电层可以用于信号，而其他导电层176可以用于提供接地连接，如本领域中已知的。导电层176如特定电气布线设计所需要的实现各种导电通孔和导电线。尽管不同的导电通孔和导电线未用线描绘，而是在图6(以及本文中的示出金属化叠层的其他图)中被示出为连续结构，导电触点中的导电通孔和导电线可以或可以不在结构上和/或在材料上连续。对于导电接触的导电通孔/导电线和导电触点也是如此。
在常规的经典(即，非量子)电路中，通常，介电层中的每个介电层的厚度至少为2微米(micron)，而导电层中的每个导电层的厚度至少为1微米。在常规的较高温度的硅中介层中通常需要这样的相对厚的层以获得足够的信号质量，这是因为这样的中介层采用非超导传输线，当制造得较薄时，所述非超导传输线具有高损耗和降低的信号保真度。然而，与非量子电路形成对比，量子电路的导电层可以由超导材料制成，这将允许导电层和介电层二者都薄得多，而不显著影响信号质量。反过来，减小层的厚度可以显著简化制造，这是因为可靠地制造厚的超导层是具有挑战的。在一些实施例中，图6所示的介电层174中的每个介电层的厚度可以在0.2微米与0.3微米之间，而导电层176中的每个导电层的厚度可以在0.2微米与0.3微米之间。此外，使用足够薄的介电层(如本文提出的)减少了它们对谐振器的品质因数的负面影响，如上所述。更进一步地，较薄的介电层允许使用较窄的传输线，同时仍然实现传输线的标准特性阻抗(例如，50欧姆或100欧姆)，并且使用较窄的传输线实现封装衬底上的管芯之间的互连的较大的数量。
量子电路独特的另一方面是介电层174可能增加具有伪TLS方面的损耗，其引起量子位退相干，特别是如果如本文描述的在管芯132上提供的SC量子电路的谐振器附近提供的。因此，在一些实施例中，上介电层174的介电材料可以在设置在管芯132的第一面136上的谐振器116和/或118附近被去除，以使得面对这些谐振器的材料是导电层176的材料。这在图7A中被示意性地示出，所述图7A示出了SC量子位器件封装180。器件封装180可以是SC量子位器件封装130或量子位器件封装160(对于后者，第二管芯162在图7A中未示出)并且可以包括如上所述的封装130和160的组件的全部。然而，为了不弄乱附图，图7A仅示出了如图3和图4所示的封装130和160的元件中的一些而不是所有元件。相反，图7A着重于示出面向设置在管芯132的第一面136上的SC量子电路100的金属化叠层172可以包括诸如区域182之类的区域，其中，介电材料和/或金属层174在图7A中被示出为的谐振器184的SC量子电路100的谐振器附近被去除。谐振器184可以是例如SC量子电路的耦合或读出谐振器之一，例如图2所示的谐振器116或118之一。区域182可以是例如在图7B所示的示例性物理布局中用虚线框指示的区域，除了区域182外部的所有区域都显示为有阴影的而在图7B所示的虚线框内的区域182如在图2中那样是无阴影的之外，所述图7B与图2的内容为相同的图示。因此，图7B的视图可以被认为是图7A所示的横截面的示例性顶视图，其中，图7A仅示出了图7B所示布局的一小部分。当然，在其他实施例中，封装衬底134的平面中的区域182的形状可以与图7B所示的矩形不同，只要形状使得来自谐振器174的电磁场实质上不受谐振器下方的介电层174的潜在损耗的材料的影响。
去除谐振器184下方的上介电层74直到导电层176被暴露引起来自谐振器184的电磁场至多延伸到顶部金属层176，所述顶部金属层176具有远小于介电层174的损耗，特别是如果顶部金属层176由一种或多种超导材料制成的话。这反过来允许使介电层174较厚，这可能是期望的，这是因为在一些实施例中，可以仅使用一个超导层(例如，仅顶层)，并且在这种情况下，可以使用较厚的介电层和较厚的非超导导体层。这可能有用的一个示例是使用与标准硅中介层相同的制造流程，然后在顶部添加一个超导和介电层，这可以有助于利用现有的硅基础设施并降低制造成本。在一些实施例中，图7A所示的介电层174中的每个介电层的厚度可以在1微米与4微米之间，而最上面的导电层176的厚度可以与上面针对图6所述的相同，例如在0.2微米与0.3微米之间，而其他导电层可以在1微米至4微米厚的量级上。
如上所述，导电层176可以由一种或多种超导材料制成。当不是这种情况时(即，导电层176由一种或多种导电而非超导材料制成)，这些层也可能增加到损耗，特别是如果如本文所述在管芯132上提供的SC量子电路的谐振器附近提供的话。因此，在一些实施例中，金属化叠层172的整个部分可以在设置在管芯132的第一面136上的谐振器116和/或118附近被去除，以使得面对这些谐振器的材料是封装衬底134的材料，例如可能例如包括晶体硅的绝缘材料154。这在图8中被示意性地示出，所述图8示出了SC量子位器件封装190。器件封装190可以是SC量子位器件封装130或量子位器件封装160(对于后者，第二管芯162在图9中未示出)并且可以包括如上所述的封装130和160的组件中的全部。然而，类似于图7A，为了不弄乱附图，图8仅示出了如图3和图4所示的封装130和160的元件中的一些而不是全部元件。相反，图8着重于示出在图8中被示出为谐振器184的SC量子电路100的谐振器附近的诸如区域192之类的区域中，可以完全去除面对设置在管芯132的第一面136上的SC量子电路100的金属化叠层172。图8可以被视为图7A的扩展，这是因为在一些区域中去除了更多层的金属化叠层172。上面参考区域182描述的考虑适用于区域192(具体而言，图7B的视图)，因此，为了简洁起见，在此不再重复。
去除谐振器184下方的金属化叠层172直到封装衬底134的绝缘材料154被暴露引起来自谐振器184的电磁场至多延伸到绝缘材料154，所述绝缘材料154具有比金属化叠层172的材料小得多的损耗。在这种情况下，可以使用标准的硅中介层制造技术(其具有非超导导电层，例如铜)，但是具有额外的介电蚀刻步骤(例如，干法或湿法蚀刻)。这可以实现快速转向制造并利用现有的基础设施和材料。在一些实施例中，图8中示出的介电层174中的每个介电层的厚度和导电层176中的每个导电层的厚度可以在1微米与4微米之间。另外，导电层176可以由非超导材料制成，而不对设置在管芯132的第一面136上的SC量子电路100的性能造成实质上的牺牲。
在更进一步的实施例中，SC量子位器件封装可以包括图7A和图8所示的场景之间的实施方式，即，在SC量子电路100的谐振器116和118附近去除金属化叠层172的多于一个但非全部层的情况下。
用于本文所述的SC量子位器件封装中的任何SC量子位器件封装的封装衬底134可以使用任何合适的技术来制造，例如，使用本领域已知的减成制造工艺或/和半加成制造工艺中的任何制造工艺。封装衬底134可以设置在可以在制造期间提供机械支撑的载体上，并且可以由任何合适的材料(例如，金属片、介电材料或增强的介电材料)形成。在封装衬底134的制造期间，可以使用任何合适的技术(例如，溅射、电镀、化学镀、层压等)来将如本文所述的导电材料沉积在载体上至任何期望的厚度，并且使用任何合适的技术来图案化(例如，作为形成导电触点148的一部分)。例如，封装衬底134的导电材料可以通过以下步骤来图案化：提供掩模材料(例如，通过层压、旋涂或狭缝涂覆)，将掩模材料图案化(例如，通过光刻、激光直接成像、电子束光刻等)，根据图案化的掩模材料蚀刻导电材料(例如，使用湿法或干法蚀刻)，以及去除剩余的掩模材料。封装衬底134的绝缘材料(例如，绝缘材料154)也可以使用任何合适的技术(例如，层压或旋涂)来提供，并且可以覆盖或围绕导电材料，例如，围绕导电通路和封装衬底134的导电触点，如本文所述。绝缘材料可以是例如介电材料，如上所述。此外，在封装衬底134的制造期间，可以在绝缘材料中形成空腔，例如，作为形成导电通路152的一部分。空腔可以延伸通过封装衬底134，例如，沿着导电通路152。在一些实施例中，空腔可以是锥形的，以便在导电触点148附近较窄，如例如图3所示。可以使用任何合适的技术(例如，激光或机械钻孔，或针对可光成像绝缘材料154使用光刻)来形成空腔。在一些实施例中，空腔可以是钻孔。空腔可以填充有与上述用于形成导电触点148的导电材料相同或不同的导电材料。在一些实施例中，填充空腔的导电材料可以是超导材料。可以在封装衬底上提供附加的导电触点(例如，封装衬底134的第二面上的导电触点150)(例如，通过酌情重复上面讨论的操作中的至少一些操作)，并且可以由附加的绝缘材料来绝缘。封装衬底134的制造还可以包括：使用任何合适的技术(例如，层压或旋涂)在衬底的一面或两面上提供阻焊材料，使用任何合适的技术(例如，光刻)来将阻焊材料图案化，从封装衬底的组装件中去除载体。
在封装衬底134的制造的一些实施例中，粘合材料可以设置在绝缘材料与相邻的导电材料之间。例如，可以在绝缘材料154与导电通路152的导电材料(例如，超导材料)之间提供(例如，通过溅射)钛层，以改善二者之间的交界面(interface)。在其他实施例中，可以在绝缘材料与相邻的导电材料之间提供溅射或喷涂的有机粘合促进剂层(例如，基于共聚酰胺的促进剂)。在一些实施例中，在沉积导电材料(例如，超导材料)之前，可以对绝缘材料的表面进行机械或化学粗糙化，以改善粘附性。在一些实施例中，封装衬底154的绝缘材料(例如，介电材料)可以包括粘合促进剂，其可以使用蚀刻、等离子体处理或激光加工在绝缘材料的表面处(在沉积导电材料之前)被激活。
在一些实施例中，可以使用加成制造操作来代替或附加于减成技术。例如，根据各种实施例，用于SC量子位器件封装的封装衬底的制造可以包括各种替代的半加成阶段。这样的阶段可以包括例如在载体上提供种子层(seed layer)以用于将来的封装衬底134，其中，在一些实施例中，种子层可以是超导材料(例如，本文所讨论的超导材料中的任何超导材料)，并且可以充当用于随后的(下面讨论的)电镀操作的薄种子层。可以使用任何合适的技术(例如，溅射)来将种子层提供在载体上至任何期望的厚度。在一些实施例中，种子层可以由锡或铝形成。随后，可以在种子层上提供图案化的掩模材料，掩模例如通过以下步骤来形成：使用任何合适的技术沉积掩模材料，然后将掩模材料图案化以形成向下延伸到种子层的空腔(例如，使用用于形成上述空腔的任何技术)。之后，可以电镀导电材料，其中种子层充当电镀的起始点。在一些实施例中，电镀的导电材料可以在掩模材料上延伸。在这样的实施例中，可以将该“快速(express)”导电材料抛光以形成组装件，例如，使用化学机械抛光(CMP)。在一些实施例中，电镀导电材料可以是锡或铝。随后可以去除掩模材料，并且可以蚀刻导电材料的某些部分以去除期望厚度的导电材料。
在各种实施例中，可以通过重复上述各种操作来建立起导电通路152以及附加的通孔、线和触点以形成封装衬底134。在各种实施例中，封装衬底134的相邻通孔和线可以单独地形成(例如，在大马士革工艺中)或同时形成(例如，在双大马士革工艺中)。
当封装衬底134(以及第一级互连156和管芯132)的材料或结构可能因暴露于半加成工艺中通常使用的高温而受损时，可以有利地使用上面讨论的减成技术。例如，某些溅射工艺可以在相对高的温度下操作，某些电镀和蚀刻浴也是如此(尽管一些可以以生产量为代价在较低温度下操作)。另外，如果期望的导电材料(例如，超导材料)相对“容易”蚀刻但难以电镀，则减成技术可以是有利的。然而，半加成技术可以在封装衬底134中实现较小的特征尺寸，因此适当的制造技术可以依赖于应用。
在一些实施例中，上面讨论的用于制造封装衬底134的操作中的一些或所有操作可以在封装衬底134的两“侧”上实质上同时执行(例如，形成第一表面142和第二表面144)。例如，这种方法可以与无芯封装衬底134一起使用，并且可以实现较高的生产量(并因此降低制造成本)。可以同时在封装衬底134的两侧上执行的操作的示例可以包括湿法蚀刻、光致抗蚀剂显影和电镀等。
在一些实施例中，本文描述的SC量子位器件封装中的任何SC量子位器件封装可以是有芯封装，一个其中封装衬底134构建在保留在封装衬底134中的载体材料(未示出)上的封装。在这样实施例中，载体材料可以是介电材料，其是绝缘材料154的部分；可以通过载体材料来制造激光通孔或其他穿孔，以允许导电通路152在第一表面142与第二表面144之间延伸。
图9A-B是晶圆1100和可以从晶圆1100形成的管芯1102的顶视图；管芯1101可以被包括在本文公开的SC量子位器件封装中的任何SC量子位器件封装中，例如SC量子位器件封装130、160、180、190或这些封装的任何组合。晶圆1100可以包括半导体材料并且可以包括一个或多个管芯1102，所述管芯1102具有形成在晶圆1100的表面上的常规和SC量子位器件元件。管芯1102中的每个管芯可以是包括任何合适的常规和/或SC量子位器件的半导体产品的重复单元。在完成半导体产品的制造之后，晶圆1100可以经历分割(singulation)工艺，其中，管芯1102中的每个管芯彼此分离以提供半导体产品的分立“芯片”。管芯1102可以包括一个或多个SC量子位器件100和/或支持电路，以将电信号路由到SC量子位器件100(例如，连接到导电触点120/122/126的互连，以及其他导电通孔和导电线)以及任何其他IC组件。在一些实施例中，晶圆1100或管芯1102可以包括存储器设备(例如，静态随机存取存储器(SRAM)设备)、逻辑设备(例如，与(AND)、或(OR)、与非(NAND)或异或(NOR)门)或任何其它合适的电路元件。这些设备中的多个设备可以组合在单个管芯1102上。例如，由多个存储器设备形成的存储器阵列可以形成在与处理设备(例如，图12的处理设备2002)或者被配置为将信息存储在存储器设备中或执行存储在存储器阵列中的指令的其他逻辑相同的管芯1102上。
图10是器件组装件1300的横截面侧视图，所述器件组装件1300可以包括本文公开的SC量子位器件封装的实施例中的任何实施例。设备组装件1300包括设置在电路板1302上的多个组件。设备组装件1300可以包括设置在电路板1302的第一面1340和电路板1302的相对的第二面1342上的组件；通常，组件可以设置在一个或两个面1340和1342上。
在一些实施例中，电路板1302可以是印刷电路板(PCB)，其包括由介电材料层彼此分开并且由导电通孔互连的多个金属层。可以以期望的电路图案形成金属层中的任何一个或多个金属层，以在耦合到电路板1302的组件之间路由电信号(可选地与其他金属层结合)。在其他实施例中，电路板1302可以是封装衬底或柔性板。
图10所示的IC器件组装件1300包括由耦合组件1316耦合到电路板1302的第一面1340的封装上中介层结构1336。耦合组件1316可以将封装上中介层结构1336电连接和机械连接到电路板1302，并且可以包括焊球(如图10所示)、插座的凸形和凹形部分、粘合剂、底部填充材料和/或任何其它合适的电气和/或机械耦合结构。
封装上中介层结构1336可以包括由耦合组件1318耦合到中介层1304的封装1320。耦合组件1318可以针对应用采用任何合适的形式，例如上面参考耦合组件1316讨论的形式。例如，耦合组件1318可以是第二级互连308。尽管图10中示出了单个封装1320，多个封装可以耦合到中介层1304；实际上，附加中介层可以耦合到中介层1304。中介层1304可以提供用于桥接电路板1302和封装1320的中介衬底。例如，封装1320可以是如本文所述的SC量子位器件封装，例如，SC量子位器件封装130、160、180、190之一或其组合，或者可以是常规的IC封装。在一些实施例中，封装1320可以采取本文公开的SC量子位器件封装的实施例中的任何实施例的形式，并且可以包括耦合到被实现为中介层1304的封装衬底134(例如，由倒装芯片连接)的SC量子位器件管芯132。通常，中介层1304可以将连接扩展到较宽的间隔或者将连接重新路由到不同的连接。例如，中介层1304可以将封装1320(例如，管芯)耦合到耦合组件1316的球栅阵列(BGA)，以耦合到电路板1302。在图10所示的实施例中，封装1320和电路板1302附接到中介层1304的相对侧；在其他实施例中，封装1320和电路板1302可以附接到中介层1304的相同侧。在一些实施例中，三个或更多个组件可以通过中介层1304的方式互连。
中介层1304可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，中介层1304可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。中介层1304可以包括金属互连1308和通孔1310，包括但不限于穿硅通孔(TSV)1306。中介层1304还可以包括嵌入式设备1314，包括无源设备和有源设备二者。这样的设备可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)设备和存储器设备。诸如射频(F)设备、电力放大器、电力管理设备、天线、阵列、传感器和微机电系统(MEMS)设备之类的较复杂的设备也可以形成在中介层1304上。封装上中介层结构1336可以采用本领域中已知的封装上中介层结构中的任何封装上中介层结构的形式。
设备组装件1300可以包括通过耦合组件1322耦合到电路板1302的第一面1340的封装1324。耦合组件1322可以采用上面参考耦合组件1316讨论的实施例中的任何实施例的形式，并且封装1324可以采用上面参考封装1320所讨论的实施例中的任何实施例的形式。例如，封装1324可以是SC量子位器件封装，或者可以是常规的IC封装。在一些实施例中，封装1324可以采用如本文所述的SC量子位器件封装的任何实施例的形式，例如，本文公开的SC量子位器件封装130、160、180、190之一或其组合，并且可以包括(例如，由倒装芯片连接)耦合到封装衬底134的SC量子位器件管芯132。
图10中示出的设备组装件1300包括由耦合组件1328耦合到电路板1302的第二面1342的封装上封装结构1334。封装上封装结构1334可以包括由耦合组件1330耦合在一起的封装1326和封装1332，所述耦合使得封装1326设置在电路板1302与封装1332之间。耦合组件1328和1330可以采用上面讨论的耦合组件1316的实施例中的任何实施例的形式，并且封装1326和1332可以采取上面讨论的封装1320的实施例中的任何实施例的形式。例如，封装1326和1332中的每个封装可以是如本文所述的SC量子位器件封装，或者可以是常规的IC封装。在一些实施例中，封装1326和1332中的一个或两个封装可以采用如本文所述的SC量子位器件封装的实施例中的任何实施例的形式，所述SC量子位器件封装例如SC量子位器件封装130、160、180、190之一或其组合，并且可以包括(例如，由倒装芯片连接)耦合到封装衬底134的SC量子位器件管芯132。
如上所述，可以使用任何合适的技术来制造本文公开的SC量子位器件100和SC量子位器件封装130、160、180和190(及其组合)。图11是根据各种实施例的制造SC量子位器件封装的说明性方法1500的流程图。尽管下面参考方法1500讨论的操作以特定顺序示出并且每个操作描述一次，但是这些操作可以酌情重复或以不同顺序(例如，并行)执行。另外，可以酌情省略各种操作。可以参考上面讨论的实施例中的一个或多个实施例来说明方法1500的各种操作，但是方法1500可以用于制造任何合适的SC量子位器件封装(包括本文公开的任何合适的实施例)。
在1502处，封装衬底被提供。在1502处提供的封装衬底可以采用根据本文所述的封装衬底134的实施例中的任何实施例的形式，并且可以使用例如上述制造操作来形成。封装衬底可以包括具有空隙化的一层或多层上金属化叠层的区域，如例如上面参考图7和图8所描述的。
在1504处，使用第一级互连将封装衬底耦合到管芯，在所述管芯上提供了SC量子位电路/器件中的一个或多个SC量子位电路/器件，如本文所述。在1504处耦合到封装衬底的管芯可以采用根据本文描述的SC量子位电路管芯132的实施例中的任何实施例的形式。在1504处提供的第一级互连可以采用根据本文描述的第一级互连156的实施例中的任何实施例的形式。
图12是示例性量子计算设备2000的框图，所述量子计算设备2000可以包括本文公开的SC量子位器件中的任何SC量子位器件(例如，本文公开的SC量子位器件封装中的任何SC量子位器件封装)。多个组件在图12中被示出为被包括在量子计算设备2000中，但是这些组件中的任何一个或多个组件可以被省略或复制，如对于应用合适的。在一些实施例中，被包括在量子计算设备2000中的组件中的一些或所有组件可以附接到一个或多个印刷电路板(例如，主板)，并且可以被包括在本文描述的SC量子位器件封装中的任何SC量子位器件封装中。在一些实施例中，可以将这些组件中的各种组件制造到单个片上系统(SoC)管芯上。另外，在各种实施例中，量子计算设备2000可以不包括图12所示的组件中的一个或多个组件，但是量子计算设备2000可以包括用于耦合到一个或多个组件的接口电路。例如，量子计算设备2000可以不包括显示设备2006，但是可以包括显示设备2006可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，量子计算设备2000可以不包括音频输入设备2024或音频输出设备2008，但是可以包括音频输入设备2024或音频输出设备2008可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
量子计算设备2000可以包括处理设备2002(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。处理设备2002可以包括量子处理设备2026(例如，一个或多个量子处理设备)以及非量子处理设备2028(例如，一个或多个非量子处理设备)。量子处理设备2026可以包括本文公开的SC量子位器件100中的一个或多个SC量子位器件，并且可以通过对可以在SC量子位器件100中生成的SC量子位执行操作并且监测那些操作的结果来执行数据处理。例如，如上所述，可以允许不同的SC量子位进行相互作用，可以设置或变换不同SC量子位的量子态，并且可以(例如，由另一SC量子位)读取SC量子位的量子态。量子处理设备2026可以是通用量子处理器，或被配置为运行一个或多个特定量子算法的专用量子处理器。在一些实施例中，量子处理设备2026可以执行特别适用于量子计算机的算法，例如利用素数分解的密码算法、加密/解密、用于优化化学反应的算法、用于对蛋白质折叠进行建模的算法等。量子处理设备2026还可以包括支持电路以支持量子处理设备2026的处理能力，例如输入/输出通道、复用器、信号混合器、量子放大器和模数转换器。
如上所述，处理设备2002可以包括非量子处理设备2028。在一些实施例中，非量子处理设备2028可以提供外围逻辑以支持量子处理设备2026的操作。例如，非量子处理设备2028可以控制读取操作的执行，控制写入操作的执行，控制量子比特的清除等。非量子处理设备2028还可以执行常规的计算功能以补充由量子处理设备2026提供的计算功能。例如，非量子处理设备2028可以以常规方式与量子计算设备2000的其他组件中的一个或多个其他组件(例如，下面讨论的通信芯片2012、下面讨论的显示设备2006等)接合，并且可以充当量子处理设备2026与常规组件之间的接口。非量子处理设备2028可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其他合适的处理设备。
量子计算设备2000可以包括存储器2004，其本身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，可以读取量子处理设备2026中的量子位的状态并将其存储在存储器2004中。在一些实施例中，存储器2004可以包括与非量子处理设备2028共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋传递转矩磁随机存取存储器(STT-MRAM)。
量子计算设备2000可以包括冷却装置2030。冷却装置2030可以在操作期间将量子处理设备2026维持在预定的低温以减少量子处理设备2026中的散射效应。该预定的低温可能因设置而异；在一些实施例中，温度可以是5开氏度或更低。在一些实施例中，非量子处理设备2028(以及量子计算设备2000的各种其他组件)可以不由冷却装置2030冷却，而是可以在室温下操作。冷却装置2030可以是例如稀释冰箱、氦-3冰箱或液氦冰箱。
在一些实施例中，量子计算设备2000可以包括通信芯片2012(例如，一个或多个通信芯片)。例如，通信芯片2012可以被配置为用于管理用于传输去往和来自量子计算设备2000的数据的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用调制的电磁辐射通过非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。
通信芯片2012可以实现多种无线标准或协议中的任何无线标准或协议，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正案)、长期演进(LTE)项目以及任何修正案、更新和/或修订(例如，先进LTE项目、超移动宽带(UMB)项目(还被称为“3GPP2”)，等等)。IEEE 802.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，其是代表微波存取全球互通(WorldwideInteroperability for Microwave Access)的缩略语，所述微波存取全球互通是对于通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2012可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络来操作。通信芯片2012可以根据用于GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进的UTRAN(E-UTRAN)来操作。通信芯片2012可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无线电信(DECT)、演进数据优化(EV-DO)及其衍生物以及任何其他被指定为3G、4G、5G及更高版本的其他无线协议来操作。在其他实施例中，通信芯片2012可以根据其他无线协议进行操作。量子计算设备2000可以包括天线2022以促进无线通信和/或接收其他无线通信(例如，AM或FM无线电传输)。
在一些实施例中，通信芯片2012可以管理有线通信，例如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片2012可以包括多个通信芯片。例如，第一通信芯片2012可以专用于诸如Wi-Fi或蓝牙之类的短程无线通信，并且第二通信芯片2012可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等的远程无线通信。在一些实施例中，第一通信芯片2012可以专用于无线通信，并且第二通信芯片2012可以专用于有线通信。
量子计算设备2000可以包括电池/电力电路2014。电池/电力电路2014可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将量子计算设备2000的组件耦合到与量子计算设备2000分开的能量源(例如，AC线电力)的电路。
量子计算设备2000可以包括显示设备2006(或对应的接口电路，如上所述)。例如，显示设备2006可以包括任何视觉指示器，例如抬头显示器(heads-up display)、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
量子计算设备2000可以包括音频输出设备2008(或对应的接口电路，如上所述)。例如，音频输出设备2008可以包括生成可听指示符的任何设备，例如扬声器、耳机或耳塞。
量子计算设备2000可以包括音频输入设备2024(或对应的接口电路，如上所述)。音频输入设备2024可以包括生成表示声音的信号的任何设备，例如麦克风、麦克风阵列或数字器具(例如，具有乐器数字接口(MIDI)输出的器具)。
量子计算设备2000可以包括全球定位系统(GPS)设备2018(或对应的接口电路，如上所述)。GPS设备2018可以与基于卫星的系统通信，并且可以接收量子计算设备2000的位置，如本领域中已知的。
量子计算设备2000可以包括其他输出设备2010(或对应的接口电路，如上所述)。其他输出设备2010的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发送器、或附加存储设备。
量子计算设备2000可以包括其他输入设备2020(或对应的接口电路，如上所述)。其他输入设备2020的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、诸如鼠标之类的光标控制设备、触笔、触摸板、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
量子计算设备2000或其组件的子集可以具有任何适当的形状因子，例如手持或移动计算设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超极本计算机、个人数字助理(PDA)、超移动个人计算机等)、桌上型计算设备、服务器或其他联网的计算组件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴计算设备。
以下段落提供了本文公开的实施例中的各种实施例的示例。
示例1提供了一种超导量子位器件封装，包括：具有第一面和相对的第二面的管芯、封装衬底以及第一级互连。所述管芯可以包括量子器件，所述量子器件包括：多个超导量子位，其设置在所述管芯的第一面上；多个谐振器，其设置在所述管芯的第一面上；以及多个导电通路，其耦合在所述管芯的第一面处的导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间。所述封装衬底具有第一面和相对的第二面，其中，导电触点设置在所述封装衬底的第二面处。所述第一级互连设置在所述管芯的第一面与所述封装衬底的第二面之间，以将所述管芯的第一面处的所述导电触点与所述封装衬底的第二面处的相关联的导电触点相耦合。
示例2提供了根据示例1的超导量子位器件封装，其中，所述封装衬底的第二面处的所述导电触点耦合到安置在所述封装衬底的第二面处的金属化叠层的两个或更多个导电层。
示例3提供了根据示例2的超导量子位器件封装，其中，所述金属化叠层包括由介电层彼此分开的所述两个或更多个导电层。在其他示例中，金属化叠层可以包括仅一个导电层和一个或多个介电层。
示例4提供了根据示例3的超导量子位器件封装，其中，所述两个或更多个导电层中的每个导电层以及所述介电层中的每个介电层具有在0.2微米与0.3微米之间的厚度。
示例5提供了根据示例3的超导量子位器件封装，其中，所述介电层的介电材料在与所述多个谐振器相对的一个或多个区域中不存在。
示例6提供了根据示例3的超导量子位器件封装，其中，所述金属化叠层在与所述多个谐振器相对的一个或多个区域中不存在。
示例7提供了根据示例4-6中任一示例的超导量子位器件封装，其中，所述两个或更多个导电层中的每个导电层可以包括一种或多种超导材料。
示例8提供了根据前述示例中任一示例的超导量子位器件封装，其中，所述管芯是第一管芯，并且所述封装还包括第二管芯以及附加的第一级互连。所述第二管芯可以具有第一面和相对的第二面，并且可以包括所述第一面处的一个或多个导电触点。所述附加的第一级互连可以设置在所述第二管芯的第一面与所述封装衬底的第二面之间，以将所述第二管芯的第一面处的所述导电触点与所述封装衬底的第二面处的相关联的导电触点相耦合。
示例9提供了根据示例8的超导量子位器件封装，其中，所述第二管芯可以包括一个或多个非量子器件。
示例10提供了根据前述示例中的任一示例的超导量子位器件封装，其中，耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的所述多个导电通路包括多个通量偏置线，所述多个通量偏置线耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位之间。
示例11提供了根据示例10的超导量子位器件封装，其中，所述第一级互连和所述封装衬底被配置为实现从控制逻辑到所述多个通量偏置线的电流的供应，以用于调谐所述多个超导量子位中的每个超导量子位的谐振频率。
示例12提供了根据前述示例中的任一示例的超导量子位器件封装，其中，耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的所述多个导电通路包括多个驱动线，其耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位之间。
示例13提供了根据示例12的超导量子位器件封装，其中，所述第一级互连和所述封装衬底被配置为实现从控制逻辑到所述多个读出线的电流的供应，以用于控制所述多个超导量子位中的每个超导量子位的量子态。
示例14提供了根据前述示例中的任一示例的超导量子位器件封装，其中，耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的所述多个导电通路包括耦合在所述管芯的第一面处的所述导电触点与所述多个谐振器中的相关联的读出谐振器之间的多个读出线。
示例15提供了根据示例14的超导量子位器件封装，其中，所述第一级互连和所述封装衬底使得控制逻辑能够检测所述多个读出线中的电流，以用于检测所述多个超导量子位中的每个超导量子位的量子态。
示例16提供了根据前述示例中任一示例的超导量子位器件封装，其中，所述封装衬底包括硅中介层。
示例17提供了根据前述示例中任一示例的超导量子位器件封装，其中，所述封装衬底和所述管芯由相同材料制成。
示例18提供了根据示例1-17中任一示例的超导量子位器件封装，其中，所述第一级互连包括焊料，并且所述焊料包括铟。
示例19提供了根据示例1-17中任一示例的超导量子位器件封装，其中，所述第一级互连包括焊料，并且所述焊料包括铋或镓。
示例20提供了根据示例1-17中任一示例的超导量子位器件封装，其中，所述第一级互连包括具有小于180摄氏度的熔点的焊料。
示例21提供了一种制造超导量子位器件封装的方法。所述方法包括：通过设置在所述管芯与所述封装衬底之间的第一级互连，将管芯的导电触点耦合到封装衬底上的导电触点。所述管芯可以具有第一面和相对的第二面，并且可以包括量子器件，所述量子器件包括多个超导量子位、多个谐振器。所述管芯的导电触点设置在所述管芯的第一面上。所述管芯还包括耦合在所述管芯的导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关谐振器之间的多个导电通路。所述封装衬底可以具有第一面和相对的第二面，并且所述封装衬底上的导电触点设置在所述封装衬底的第二面处。
示例22提供了根据示例21的方法，还包括：在将所述管芯的导电触点耦合到所述封装衬底上的导电触点之前，将所述封装衬底上的导电触点耦合到所述封装衬底的第二面处的金属化叠层的两个或更多个导电层，以及确保在所述封装衬底之上的一个或多个区域中不存在所述介电层的介电材料或所述金属化叠层。不存在所述介电材料可以通过去除沉积在那些区域中的所述介电材料或者不在以开始的那些区域中沉积所述介电材料(例如，通过在所述沉积期间使用掩模)来确保。
示例23提供了根据示例22的方法，其中，所述管芯的导电触点耦合到所述封装衬底上的导电触点，其中，所述多个谐振器中的至少一些谐振器与所述一个或多个区域相对。
在各种进一步的实施例中，所述第一级互连包括具有低于180摄氏度的熔点的焊料。
示例24提供了一种量子计算设备，其包括量子处理设备、非量子处理设备和存储器设备。所述量子处理设备可以包括由设置在所述管芯与所述封装衬底之间的第一级互连耦合到封装衬底的管芯。所述管芯可以包括设置在所述管芯的第一面上的多个超导量子位、设置在所述管芯的第一面上的多个谐振器、以及耦合在所述管芯的第一面上的导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的多个导电通路。所述非量子处理设备可以至少部分地经由所述封装衬底耦合到所述量子处理设备，并且用于控制施加到所述多个超导量子位或/和所述多个谐振器的电信号。所述存储器设备可以被配置为存储在所述量子处理设备的操作期间由所述多个超导量子位或/和所述多个谐振器生成的数据。
示例25提供了根据示例24的量子计算设备，其中，所述存储器设备用于存储要由所述量子处理设备执行的用于量子计算算法的指令。
本公开内容的所示实施方式的上面的描述(包括摘要中描述的内容)并非旨在穷举或将本公开内容限于所公开的精确形式。尽管出于说明性目的在本文中描述了本公开内容的具体实施方式和示例，但是如相关领域技术人员将认识到的，本公开内容的范围内的各种等同修改是可能的。
根据上面的详细描述，可以对本公开内容做出这些修改。所附权利要求中使用的术语不应被解释为将本公开内容限于说明书和权利要求中公开的特定实施方式。相反，本公开内容的范围要完全由所附权利要求确定，所述权利要求应根据权利要求解释的既定原则来解释。

Claims (25)

1.一种超导量子位器件封装，包括：
具有第一面和相对的第二面的管芯，其中，所述管芯包括量子器件，所述量子器件包括：
多个超导量子位，其设置在所述管芯的第一面上，
多个谐振器，其设置在所述管芯的第一面上，以及
多个导电通路，其耦合在所述管芯的第一面处的导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间；以及
封装衬底，其具有第一面和相对的第二面，其中，导电触点设置在所述封装衬底的第二面处；以及
第一级互连，其设置在所述管芯的第一面与所述封装衬底的第二面之间，以将所述管芯的第一面处的所述导电触点与所述封装衬底的第二面处的相关联的导电触点相耦合。
2.根据权利要求1所述的超导量子位器件封装，其中，所述封装衬底的第二面处的所述导电触点耦合到安置在所述封装衬底的第二面处的金属化叠层的两个或更多个导电层。
3.根据权利要求2所述的超导量子位器件封装，其中，所述金属化叠层包括由介电层彼此分开的所述两个或更多个导电层。
4.根据权利要求3所述的超导量子位器件封装，其中，所述两个或更多个导电层中的每个导电层以及所述介电层中的每个介电层具有在0.2微米与0.3微米之间的厚度。
5.根据权利要求3所述的超导量子位器件封装，其中，所述介电层的介电材料在与所述多个谐振器相对的一个或多个区域中不存在。
6.根据权利要求3所述的超导量子位器件封装，其中，所述金属化叠层在与所述多个谐振器相对的一个或多个区域中不存在。
7.根据权利要求4-6中任一项所述的超导量子位器件封装，其中，所述两个或更多个导电层中的每个导电层包括一种或多种超导材料。
8.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，所述管芯是第一管芯，所述封装还包括：
第二管芯，其具有第一面和相对的第二面，其中，所述第二管芯包括所述第二管芯的第一面处的一个或多个导电触点；以及
附加的第一级互连，其设置在所述第二管芯的第一面与所述封装衬底的第二面之间，以将所述第二管芯的第一面处的所述导电触点与所述封装衬底的第二面处的相关联的导电触点相耦合。
9.根据权利要求8所述的超导量子位器件封装，其中，所述第二管芯包括一个或多个非量子器件。
10.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的所述多个导电通路包括多个通量偏置线，所述多个通量偏置线耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位之间。
11.根据权利要求10所述的超导量子位器件封装，其中，所述第一级互连和所述封装衬底被配置为实现从控制逻辑到所述多个通量偏置线的电流的供应，以用于调谐所述多个超导量子位中的每个超导量子位的谐振频率。
12.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的所述多个导电通路包括多个驱动线，其耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位之间。
13.根据权利要求12所述的超导量子位器件封装，其中，所述第一级互连和所述封装衬底被配置为实现从控制逻辑到所述多个读出线的电流的供应，以用于控制所述多个超导量子位中的每个超导量子位的量子态。
14.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，耦合在所述管芯的第一面处的所述导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的所述多个导电通路包括耦合在所述管芯的第一面处的所述导电触点与所述多个谐振器中的相关联的读出谐振器之间的多个读出线。
15.根据权利要求14所述的超导量子位器件封装，其中，所述第一级互连和所述封装衬底使得控制逻辑能够检测所述多个读出线中的电流，以用于检测所述多个超导量子位中的每个超导量子位的量子态。
16.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，所述封装衬底包括硅中介层。
17.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，所述封装衬底和所述管芯由相同材料制成。
18.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，所述第一级互连包括焊料，并且所述焊料包括铟。
19.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，所述第一级互连包括焊料，并且所述焊料包括铋或镓。
20.根据权利要求1-6中任一项所述的超导量子位器件封装，其中，所述第一级互连包括具有小于180摄氏度的熔点的焊料。
21.一种制造超导量子位器件封装的方法，所述方法包括：
通过设置在所述管芯与所述封装衬底之间的第一级互连，将管芯的导电触点耦合到封装衬底上的导电触点，
其中，所述管芯具有第一面和相对的第二面，并且包括量子器件，所述量子器件包括多个超导量子位、多个谐振器以及设置在所述管芯的第一面上的所述管芯的导电触点，所述管芯还包括耦合在所述管芯的导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的多个导电通路，并且
其中，所述封装衬底具有第一面和相对的第二面，并且所述封装衬底上的导电触点设置在所述封装衬底的第二面处。
22.根据权利要求21所述的方法，还包括：在将所述管芯的导电触点耦合到所述封装衬底上的导电触点之前，
将所述封装衬底上的导电触点耦合到所述封装衬底的第二面处的金属化叠层的两个或更多个导电层，以及
确保在所述封装衬底之上的一个或多个区域中不存在介电层的介电材料或所述金属化叠层。
23.根据权利要求22所述的方法，其中，所述管芯的导电触点耦合到所述封装衬底上的导电触点，其中，所述多个谐振器中的至少一些谐振器与所述一个或多个区域相对。
24.一种量子计算设备，包括：
量子处理设备，其中，所述量子处理设备包括由设置在所述管芯与所述封装衬底之间的第一级互连耦合到封装衬底的管芯，
其中，所述管芯包括设置在所述管芯的第一面上的多个超导量子位、设置在所述管芯的第一面上的多个谐振器、以及耦合在所述管芯的第一面处的导电触点与所述多个超导量子位中的相关联的超导量子位或所述多个谐振器中的相关联的谐振器之间的多个导电通路；
非量子处理设备，其至少部分地经由所述封装衬底耦合到所述量子处理设备，以控制施加到所述多个超导量子位或/和所述多个谐振器的电信号；以及
存储器设备，其用于存储在所述量子处理设备的操作期间由所述多个超导量子位或/和所述多个谐振器生成的数据。
25.根据权利要求24所述的量子计算设备，其中，所述存储器设备用于存储要由所述量子处理设备执行的用于量子计算算法的指令。
CN201680091151.XA 2016-12-27 2016-12-27 超导量子位器件封装 Active CN109997156B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/068629 WO2018125026A1 (en) 2016-12-27 2016-12-27 Superconducting qubit device packages

Publications (2)

Publication Number Publication Date
CN109997156A true CN109997156A (zh) 2019-07-09
CN109997156B CN109997156B (zh) 2023-09-08

Family

ID=62709829

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680091151.XA Active CN109997156B (zh) 2016-12-27 2016-12-27 超导量子位器件封装

Country Status (4)

Country Link
US (1) US11569428B2 (zh)
EP (1) EP3563308A1 (zh)
CN (1) CN109997156B (zh)
WO (1) WO2018125026A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111260067A (zh) * 2020-01-15 2020-06-09 中国科学技术大学 量子处理电路结构及提高谐振频率的方法
CN112215360A (zh) * 2020-08-25 2021-01-12 北京大学 一种长退相干时间的超导量子比特存储方法与装置
CN114692882A (zh) * 2020-12-31 2022-07-01 合肥本源量子计算科技有限责任公司 一种超导量子芯片制备方法
WO2022143809A1 (zh) * 2020-12-31 2022-07-07 合肥本源量子计算科技有限责任公司 超导量子芯片结构以及超导量子芯片制备方法
WO2023274158A1 (zh) * 2021-06-28 2023-01-05 合肥本源量子计算科技有限责任公司 一种量子器件及其制备方法和一种电子器件

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9971970B1 (en) 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
WO2018125026A1 (en) 2016-12-27 2018-07-05 Intel Corporation Superconducting qubit device packages
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US11063138B2 (en) 2017-06-24 2021-07-13 Intel Corporation Quantum dot devices
US11322591B2 (en) 2017-06-24 2022-05-03 Intel Corporation Quantum dot devices
US11038021B2 (en) 2017-06-24 2021-06-15 Intel Corporation Quantum dot devices
US10380494B2 (en) * 2017-08-04 2019-08-13 International Business Machines Corporation Josephson junctions for improved qubits
US11557630B2 (en) 2017-09-28 2023-01-17 Intel Corporation Quantum dot devices with selectors
WO2019066840A1 (en) 2017-09-28 2019-04-04 Intel Corporation QUANTUM WELL STACK STRUCTURES FOR QUANTUM POINT DEVICES
CN111183434A (zh) * 2017-10-05 2020-05-19 谷歌有限责任公司 成倒装几何结构的低占位面积谐振器
US10446736B2 (en) * 2017-11-27 2019-10-15 International Business Machines Corporation Backside coupling with superconducting partial TSV for transmon qubits
CN111108604A (zh) 2017-12-17 2020-05-05 英特尔公司 量子点器件的量子阱堆叠
WO2019125456A1 (en) 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
WO2019125501A1 (en) 2017-12-23 2019-06-27 Intel Corporation Quantum dot devices
WO2019125499A1 (en) 2017-12-23 2019-06-27 Intel Corporation Hexagonal arrays for quantum dot devices
US11494682B2 (en) 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
WO2019135769A1 (en) 2018-01-08 2019-07-11 Intel Corporation Differentially strained quantum dot devices
US10847705B2 (en) 2018-02-15 2020-11-24 Intel Corporation Reducing crosstalk from flux bias lines in qubit devices
US11177912B2 (en) 2018-03-06 2021-11-16 Intel Corporation Quantum circuit assemblies with on-chip demultiplexers
US11355623B2 (en) 2018-03-19 2022-06-07 Intel Corporation Wafer-scale integration of dopant atoms for donor- or acceptor-based spin qubits
US11423322B2 (en) * 2018-06-20 2022-08-23 equal1.labs Inc. Integrated quantum computer incorporating quantum core and associated classical control circuitry
US10934163B2 (en) 2018-06-20 2021-03-02 equal1.labs Inc. Classic-quantum injection interface device
US11450760B2 (en) 2018-06-20 2022-09-20 equal1.labs Inc. Quantum structures using aperture channel tunneling through depletion region
US10903413B2 (en) 2018-06-20 2021-01-26 Equal!.Labs Inc. Semiconductor process optimized for quantum structures
US11183564B2 (en) 2018-06-21 2021-11-23 Intel Corporation Quantum dot devices with strain control
US11417765B2 (en) 2018-06-25 2022-08-16 Intel Corporation Quantum dot devices with fine-pitched gates
US11335778B2 (en) 2018-06-26 2022-05-17 Intel Corporation Quantum dot devices with overlapping gates
US10910488B2 (en) 2018-06-26 2021-02-02 Intel Corporation Quantum dot devices with fins and partially wrapped gates
GB201813188D0 (en) * 2018-08-13 2018-09-26 Univ Oxford Innovation Ltd Superconducting quantum computing circuit package
US10879446B2 (en) 2018-08-14 2020-12-29 Intel Corporation Vertical flux bias lines coupled to vertical squid loops in superconducting qubits
US11450765B2 (en) 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US11424324B2 (en) 2018-09-27 2022-08-23 Intel Corporation Multi-spacers for quantum dot device gates
US11749721B2 (en) 2018-09-28 2023-09-05 Intel Corporation Gate walls for quantum dot devices
CN109494218B (zh) * 2018-09-30 2021-07-30 华东计算技术研究所（中国电子科技集团公司第三十二研究所） 双面超导量子芯片
RU187774U1 (ru) * 2018-10-04 2019-03-19 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный университет" Кубит на основе композитного материала РММА+Ag
WO2020084489A1 (en) 2018-10-26 2020-04-30 Nokia Technologies Oy Arrangement of memory cells for a quantum-computing device
US11658212B2 (en) 2019-02-13 2023-05-23 Intel Corporation Quantum dot devices with conductive liners
US11699747B2 (en) 2019-03-26 2023-07-11 Intel Corporation Quantum dot devices with multiple layers of gate metal
US11682701B2 (en) 2019-03-27 2023-06-20 Intel Corporation Quantum dot devices
US11544612B2 (en) 2019-05-15 2023-01-03 Nokia Technologies Oy Memory system using a quantum convolutional code
US10796069B1 (en) * 2019-06-06 2020-10-06 International Business Machines Corporation Bump connection placement in quantum devices in a flip chip configuration
US11011693B2 (en) 2019-06-24 2021-05-18 Intel Corporation Integrated quantum circuit assemblies for cooling apparatus
US11957066B2 (en) 2019-09-04 2024-04-09 Intel Corporation Stackable in-line filter modules for quantum computing
US11158781B2 (en) * 2019-11-27 2021-10-26 International Business Machines Corporation Permanent wafer handlers with through silicon vias for thermalization and qubit modification
US11387324B1 (en) 2019-12-12 2022-07-12 Intel Corporation Connectivity in quantum dot devices
US11062947B1 (en) * 2019-12-19 2021-07-13 Intel Corporation Inorganic dies with organic interconnect layers and related structures
US20230034867A1 (en) * 2020-01-10 2023-02-02 Nec Corporation Wiring substrate and method of manufacturing the same
US11152707B1 (en) 2020-07-02 2021-10-19 International Business Machines Corporation Fast radio frequency package
FR3114443B1 (fr) 2020-09-21 2022-12-23 Commissariat Energie Atomique Structure d’intégration à routage bifonctionnel et assemblage comprenant une telle structure
FR3114444B1 (fr) 2020-09-21 2022-09-30 Commissariat Energie Atomique Puce à routage bifonctionnel et procédé de fabrication associé
US20220147824A1 (en) 2020-11-12 2022-05-12 equal1.labs Inc. Accelerated Learning In Neural Networks Incorporating Quantum Unitary Noise And Quantum Stochastic Rounding Using Silicon Based Quantum Dot Arrays
US11972319B2 (en) 2020-12-03 2024-04-30 International Business Machines Corporation Multimode resonators for resonator induced phase gates
US20220189922A1 (en) * 2020-12-16 2022-06-16 International Business Machines Corporation Create a protected layer for interconnects and devices in a packaged quantum structure
CN113725208A (zh) * 2021-08-13 2021-11-30 中国科学院物理研究所 一种三维量子芯片及其制备方法
FR3129772A1 (fr) 2021-11-30 2023-06-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Structure d’intégration destinée à connecter une pluralité de dispositifs semi-conducteurs, procédés, assemblage et système associés

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101087057A (zh) * 2006-06-07 2007-12-12 中国科学院半导体研究所 一维光子晶体调制的量子级联激光器管芯结构及制造方法
WO2013086047A1 (en) * 2011-12-06 2013-06-13 Cornell University Integrated multi-chip module optical interconnect platform
US20140246763A1 (en) * 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
US20160364653A1 (en) * 2015-06-12 2016-12-15 International Business Machines Corporation Modular array of vertically integrated superconducting qubit devices for scalable quantum computing

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7932515B2 (en) * 2008-01-03 2011-04-26 D-Wave Systems Inc. Quantum processor
US8575653B2 (en) 2010-09-24 2013-11-05 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
SG2014007199A (en) 2011-09-30 2014-04-28 Intel Corp Non-planar transistors and methods of fabrication thereof
US20150179915A1 (en) * 2013-12-23 2015-06-25 Intermolecular, Inc. Fluorine Passivation During Deposition of Dielectrics for Superconducting Electronics
KR102344884B1 (ko) 2014-11-25 2021-12-29 삼성전자주식회사 멀티 큐빗 커플링 구조
SG10201408768XA (en) * 2014-12-29 2016-07-28 Globalfoundries Sg Pte Ltd Device without zero mark layer
US10134972B2 (en) * 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
US10242968B2 (en) * 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
US10467544B2 (en) * 2015-12-31 2019-11-05 International Business Machines Corporation Multi-qubit tunable coupling architecture using fixed-frequency superconducting qubits
EP3427310B1 (en) 2016-03-10 2021-09-15 Technische Universiteit Delft Superconducting microwave-frequency vias for mult-planar quantum circuits
US10734482B2 (en) 2016-06-08 2020-08-04 Intel Corporation Quantum dot devices
US10741664B2 (en) 2016-06-08 2020-08-11 Intel Corporation Quantum dot devices with patterned gates
US11450798B2 (en) 2016-06-08 2022-09-20 Intel Corporation Interconnects for quantum dot devices
WO2017213639A1 (en) 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices
US10756202B2 (en) 2016-06-08 2020-08-25 Intel Corporation Quantum dot device packages
WO2017213638A1 (en) 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices with doped regions
WO2017213649A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with double quantum well structures
US11158714B2 (en) 2016-06-09 2021-10-26 Intel Corporation Quantum dot devices with trenched substrates
WO2017213646A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with modulation doped stacks
US11177375B2 (en) 2016-06-09 2021-11-16 Intel Corporation Quantum dot devices with top gates
WO2017213645A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with modulation doped stacks
US11387399B2 (en) 2016-06-09 2022-07-12 Intel Corporation Quantum dot devices with back gates
WO2017213648A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with doped conductive pathways
WO2017213660A1 (en) 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
WO2017213658A1 (en) 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
US10991802B2 (en) 2016-06-10 2021-04-27 Intel Corporation Quantum dot devices with gate interface materials
WO2017213661A1 (en) 2016-06-10 2017-12-14 Intel Corporation Quantum dot devices with magnet lines
US20190363239A1 (en) 2016-06-13 2019-11-28 Intel Corporation Josephson junctions made from refractory and noble metals
WO2017217958A1 (en) 2016-06-13 2017-12-21 Intel Corporation Superconducting qubits with caps on superconductors
US20190288176A1 (en) 2016-06-13 2019-09-19 Intel Corporation Suspended josephson junctions
US10763420B2 (en) 2016-06-13 2020-09-01 Intel Corporation Josephson Junction damascene fabrication
WO2018004554A1 (en) 2016-06-29 2018-01-04 Intel Corporation Quantum dot devices with modulation doped stacks
US20190131511A1 (en) 2016-06-30 2019-05-02 Intel Corporation Superconductor-silicon interface control
US10748961B2 (en) 2016-07-01 2020-08-18 Intel Corporation Interconnects below qubit plane by substrate bonding
WO2018004634A1 (en) 2016-07-01 2018-01-04 Intel Corporation Flux bias lines below qubit plane
US10748960B2 (en) 2016-07-01 2020-08-18 Intel Corporation Interconnects below qubit plane by substrate doping
WO2018030977A1 (en) 2016-08-08 2018-02-15 Intel Corporation Josephson junctions formed by partially subtractive fabrication
CN109564936B (zh) 2016-08-10 2023-02-17 英特尔公司 量子点阵列装置
EP3497724A4 (en) 2016-08-10 2020-03-25 Intel Corporation QUANTUM POINT GROUP DEVICES
WO2018031027A1 (en) 2016-08-12 2018-02-15 Intel Corporation Quantum dot array devices
EP3497726A4 (en) 2016-08-15 2020-04-08 INTEL Corporation MICRO-TAPE AND MICRO-BAND TRANSMISSION LINES FOR QUANTUM BITS
US10770545B2 (en) 2016-08-30 2020-09-08 Intel Corporation Quantum dot devices
WO2018044267A1 (en) 2016-08-30 2018-03-08 Intel Corporation Quantum dot devices
CN109791944B (zh) 2016-09-24 2022-09-13 英特尔公司 单电子晶体管
WO2018057018A1 (en) 2016-09-24 2018-03-29 Intel Corporation Quantum dot array devices with shared gates
US10804399B2 (en) 2016-09-24 2020-10-13 Intel Corporation Double-sided quantum dot devices
WO2018057013A1 (en) 2016-09-24 2018-03-29 Intel Corporation Quantum well stack structures for quantum dot devices
US11075293B2 (en) 2016-09-24 2021-07-27 Intel Corporation Qubit-detector die assemblies
WO2018057023A1 (en) 2016-09-25 2018-03-29 Intel Corporation Quantum dot qubits with iii-v compounds
WO2018057020A1 (en) 2016-09-25 2018-03-29 Intel Corporation Quantum dot array devices
WO2018057027A1 (en) 2016-09-26 2018-03-29 Intel Corporation Quantum dot devices with strained gates
WO2018057024A1 (en) 2016-09-26 2018-03-29 Intel Corporation Sintered silver heat exchanger for qubits
US11288586B2 (en) 2016-09-27 2022-03-29 Intel Corporation Independent double-gate quantum dot qubits
WO2018063139A1 (en) 2016-09-27 2018-04-05 Intel Corporation Tileable arrays of qubits
WO2018063170A1 (en) 2016-09-28 2018-04-05 Intel Corporation Quantum dot devices with grating gates
WO2018063168A1 (en) 2016-09-28 2018-04-05 Intel Corporation On-chip frequency tuning of resonator structures in quantum circuits
WO2018063203A1 (en) 2016-09-29 2018-04-05 Intel Corporation Strained quantum dot devices
EP3520139A4 (en) 2016-09-29 2020-04-22 INTEL Corporation ARRANGEMENTS FOR QUANTUM DATA PROCESSING
CN109643710A (zh) 2016-09-29 2019-04-16 英特尔公司 用于量子比特的片上控制逻辑
WO2018063205A1 (en) 2016-09-29 2018-04-05 Intel Corporation On-chip wireless communication devices for qubits
WO2018063202A1 (en) 2016-09-29 2018-04-05 Intel Corporation Strained quantum dot devices
EP3520143A4 (en) 2016-09-30 2020-06-17 INTEL Corporation ARRANGEMENTS OF SINGLE ELECTRON TRANSISTORS (ASSEMBLIES) AND QUANTUM BIT DETECTORS BASED ON AN ASSEMBLY
US11276756B2 (en) 2016-09-30 2022-03-15 Intel Corporation Quantum dot devices with single electron transistor detectors
US10586909B2 (en) * 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US11063040B2 (en) 2016-11-03 2021-07-13 Intel Corporation Quantum dot devices
WO2018106215A1 (en) 2016-12-06 2018-06-14 Intel Corporation Quantum circuit components with planar josephson junctions
WO2018111248A1 (en) 2016-12-14 2018-06-21 Intel Corporation Quantum well stacks for quantum dot devices
WO2018118098A1 (en) 2016-12-24 2018-06-28 Intel Corporation Quantum dot devices with screening plates
WO2018125026A1 (en) 2016-12-27 2018-07-05 Intel Corporation Superconducting qubit device packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101087057A (zh) * 2006-06-07 2007-12-12 中国科学院半导体研究所 一维光子晶体调制的量子级联激光器管芯结构及制造方法
WO2013086047A1 (en) * 2011-12-06 2013-06-13 Cornell University Integrated multi-chip module optical interconnect platform
US20140246763A1 (en) * 2012-12-17 2014-09-04 D-Wave Systems Inc. Systems and methods for testing and packaging a superconducting chip
US20160364653A1 (en) * 2015-06-12 2016-12-15 International Business Machines Corporation Modular array of vertically integrated superconducting qubit devices for scalable quantum computing

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111260067A (zh) * 2020-01-15 2020-06-09 中国科学技术大学 量子处理电路结构及提高谐振频率的方法
CN111260067B (zh) * 2020-01-15 2023-04-18 中国科学技术大学 量子处理电路结构及提高谐振频率的方法
CN112215360A (zh) * 2020-08-25 2021-01-12 北京大学 一种长退相干时间的超导量子比特存储方法与装置
CN114692882A (zh) * 2020-12-31 2022-07-01 合肥本源量子计算科技有限责任公司 一种超导量子芯片制备方法
WO2022143809A1 (zh) * 2020-12-31 2022-07-07 合肥本源量子计算科技有限责任公司 超导量子芯片结构以及超导量子芯片制备方法
CN114692882B (zh) * 2020-12-31 2024-04-05 本源量子计算科技（合肥）股份有限公司 一种超导量子芯片制备方法
WO2023274158A1 (zh) * 2021-06-28 2023-01-05 合肥本源量子计算科技有限责任公司 一种量子器件及其制备方法和一种电子器件

Also Published As

Publication number Publication date
US11569428B2 (en) 2023-01-31
CN109997156B (zh) 2023-09-08
EP3563308A1 (en) 2019-11-06
WO2018125026A1 (en) 2018-07-05
US20190273197A1 (en) 2019-09-05

Similar Documents

Publication Publication Date Title
CN109997156A (zh) 超导量子位器件封装
US10468578B2 (en) Package substrates with top superconductor layers for qubit devices
US10256206B2 (en) Qubit die attachment using preforms
US10847705B2 (en) Reducing crosstalk from flux bias lines in qubit devices
US11177912B2 (en) Quantum circuit assemblies with on-chip demultiplexers
WO2018231241A1 (en) Low loss high isolation first level interconnects for qubit device packages
US10803396B2 (en) Quantum circuit assemblies with Josephson junctions utilizing resistive switching materials
US10879446B2 (en) Vertical flux bias lines coupled to vertical squid loops in superconducting qubits
US10380496B2 (en) Quantum computing assemblies
TWI767926B (zh) 量子電路組件、量子計算裝置及用於形成量子電路組件的方法
US10665769B2 (en) Quantum circuit assemblies with vertically-stacked parallel-plate capacitors
KR102217205B1 (ko) 적층된 양자 컴퓨팅 디바이스 내의 집적 회로 소자
US20200265334A1 (en) Improved qubit designs for quantum circuits
JP6789385B2 (ja) 積層量子デバイス内の損失の低減
WO2018182571A1 (en) Controlled current flux bias lines in qubit devices
WO2019032115A1 (en) QUANTIC BIT DEVICES WITH JOSEPHSON JUNCTION CONNECTED BELOW SUPPORT CIRCUITS
WO2019117975A1 (en) Through-silicon via integration for quantum circuits
WO2019117883A1 (en) Qubit devices with josephson junctions fabricated using air bridge or cantilever
CN111328432A (zh) 用于超导量子位电路的低损耗架构
WO2019032114A1 (en) QUANTIC BIT DEVICES HAVING CONTAMINATED CONDUCTOR CIRCUIT ELEMENTS
CN111344896A (zh) 凸起的谐振器结构
WO2019117929A1 (en) Wafer-scale manufacturing of josephson junctions for qubits
WO2019117973A1 (en) Qubit vertical transmission line with two parallel ground planes
JP7392037B2 (ja) フリップチップ形状の低フットプリント共振器
WO2019117974A1 (en) Qubit vertical transmission line with a ground structure surrounding a signal line

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant