CN109841579A - 半导体装置 - Google Patents

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CN109841579A CN201811442424.8A CN201811442424A CN109841579A CN 109841579 A CN109841579 A CN 109841579A CN 201811442424 A CN201811442424 A CN 201811442424A CN 109841579 A CN109841579 A CN 109841579A
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CN
China
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layer
exposure
intermediary layer
inductor
main surface
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谢政杰
陶昊
郭永田
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体装置包括设置在衬底上的中介层。中介层的第一主表面面向衬底。系统芯片设置在中介层的第二主表面上。中介层的第二主表面与中介层的第一主表面相对。多个第一无源装置设置在中介层的第一主表面中。多个第二无源装置设置在中介层的第二主表面上。第二无源装置是与第一无源装置不同的装置。

Description

半导体装置
技术领域
本发明实施例涉及一种半导体装置。
背景技术
随着消费型装置响应消费者需求而变得越来越小，这些装置的各个组件的尺寸也必须减小。构成例如手机、平板计算机等装置的主要组件的半导体装置已应要求而变得越来越小，其中对应地半导体装置内的各个装置(例如，晶体管、电阻器、电容器等)的尺寸也必须减小。半导体制造技术的进步(例如，在垂直排列中形成多个组件)已实现了装置尺寸的减小。
发明内容
根据本揭露的实施例，一种半导体装置包括中介层、芯片、第一无源装置以及第二无源装置。中介层设置在衬底上。中介层的第一主表面面向衬底。系统芯片设置在中介层的第二主表面上。中介层的第二主表面与中介层的第一主表面相对。第一无源装置设置在中介层的第二主表面中。第二无源装置设置在中介层的第一主表面中。第二无源装置是与第一无源装置不同的装置。
根据本揭露的另一实施例，一种半导体装置包括硅中介层、多个深沟槽电容器、多个磁芯电感器以及多个半导体芯片。硅中介层具有第一主表面及与第一主表面相对的第二主表面。多个深沟槽电容器位于中介层的第二主表面中。多个磁芯电感器形成在中介层的第一主表面上的层中。多个半导体芯片具有设置在中介层的第二主表面上且电连接到中介层的集成电路。中介层设置在衬底上，中介层的第一主表面面向衬底并电连接到衬底。
根据本揭露的另一实施例，一种制作半导体装置的方法包括：在硅中介层的第二主表面中形成多个深沟槽电容器。在硅中介层的第一主表面上形成包括多个磁芯电感器的层。在硅中介层的第二主表面上形成多个微凸块。在硅中介层的第一主表面上形成多个C4焊料凸块。通过多个C4焊料凸块将中介层焊接到衬底，以使中介层的第一主表面面向衬底。将包括集成电路的多个半导体芯片焊接到中介层的第二主表面。
附图说明
结合附图阅读以下详细说明，将更好地理解本揭露。需强调，根据行业中的标准惯例，各种特征并不按比例绘制，而是仅用于说明目的。事实上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。
图1示出根据本揭露实施例的2.5D衬底上晶片上芯片(CoWoS)半导体装置的剖视图。
图2示出根据本揭露实施例的3D CoWoS半导体装置的剖视图。
图3示出根据本揭露实施例的2.5D CoWoS半导体装置的剖视图。
图4示出根据本揭露实施例的制作图1所示2.5D CoWoS半导体装置的操作的剖视图。
图5示出根据本揭露实施例的制作图1所示2.5D CoWoS半导体装置的操作的剖视图。
图6示出根据本揭露实施例的制作图1所示2.5D CoWoS半导体装置的操作的剖视图。
图7示出根据本揭露实施例的制作图1所示2.5D CoWoS半导体装置的操作的剖视图。
图8示出根据本揭露实施例的制作图1所示2.5D CoWoS半导体装置的操作的剖视图。
图9示出根据本揭露实施例的制作图1所示2.5D CoWoS半导体装置的操作的剖视图，且此剖视图示出与图1中的结构相同的结构。
图10示出根据本揭露实施例的2.5D CoWoS半导体装置的剖视图。
图11示出根据本揭露实施例的3D CoWoS半导体装置的剖视图。
图12示出根据本揭露实施例的2.5D CoWoS半导体装置的剖视图。
图13示出根据本揭露实施例的制作图10所示2.5D CoWoS半导体装置的操作的剖视图。
图14示出根据本揭露实施例的制作图10所示2.5D CoWoS半导体装置的操作的剖视图。
图15示出根据本揭露实施例的制作图10所示2.5D CoWoS半导体装置的操作的剖视图。
图16示出根据本揭露实施例的制作图10所示2.5D CoWoS半导体装置的操作的剖视图。
图17示出根据本揭露实施例的制作图10所示2.5D CoWoS半导体装置的操作的剖视图。
图18示出根据本揭露实施例的制作图10所示2.5D CoWoS半导体装置的操作的剖视图，且此剖视图示出与图10中的结构相同的结构。
图19示出根据本揭露实施例的制作CoWoS半导体装置的方法的流程图。
图20示出根据本揭露另一实施例的制作CoWoS半导体装置的方法的流程图。
具体实施方式
应理解，以下揭露内容提供众多不同的实施例或实例以实施本揭露的不同特征。下文阐述组件及排列的具体实施例或实例以简化本揭露。当然，这些仅仅是实例，并不旨在进行限制。举例来说，元件的尺寸并不仅限于所揭露的范围或值，而是可根据工艺条件及/或所期望的装置性质而定。此外，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括额外特征形成为插置于第一特征与第二特征之间而使得第一特征与第二特征可不直接接触的实施例。为简洁及清晰起见，可按照不同比例任意地绘制各种特征。
此外，为易于说明，本文中可使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对用语来阐述附图中所示的一个元件或特征与另外的元件或特征之间的关系。空间相对用语旨在除图中所绘示的定向之外还囊括装置在使用或操作中的不同定向。可以其他方式对装置进行定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述语可同样相应地进行解释。另外，用语“由…制作”可意指“包含”或“由…组成”。
芯片上的系统或系统芯片(system on chip，SoC)包括数个不同的集成电路(即IC，integrated circuit)或处理器以及存储器及输入/输出(input/output，I/O)接口。集成电路中的每一者将计算机或其他电子系统的各种组件集成到一个半导体芯片中。所述各种组件含有数字(digital)功能、模拟(analog)功能、混合信号(mixed-signal)功能且通常也含有射频(radio-frequency)功能。此外，SoC将处理器(或控制器)与先进外围装置(如图形处理单元(graphics processing unit，GPU)、无线保真(wirelessfidelity，Wi-Fi)模块或协同处理器(co-processor))集成在一起。在SoC的架构中，逻辑组件及存储器组件二者被制作在同一硅晶片中。高效计算装置或移动装置使用多核处理器，且多核处理器需要大量相邻的存储器，例如数十亿字节(gigabyte)。此会增大SoC的硅晶片的尺寸。此外，当IC的复杂性提高时，I/O引脚的数目可以指数方式增加。因此，在传统装置中，例如电感器、电阻器、电容器、变压器及二极管等无源组件与SoC并排排列。此种排列也为冷却系统提供空间以将热能从无源组件中的热源携带出去，这是因为热能会影响(compromise)处理器(尤其是高度集成的SoC中的处理器及存储器组件)的效能。本申请提供衬底上晶片上芯片(CoWoS)架构，所述衬底上晶片上芯片架构将电感器垂直地安装在中介层(即，CoWoS中的晶片W)与衬底(即，CoWoS中的S)之间而非将无源组件与SoC并排排列。此外，垂直地设置在电感器与SoC之间的中介层也用作散热器以将热能从电感器经由硅穿孔(through-silicon-via，TSV)高效地散布出去。此外，有源装置与无源装置的垂直排列可使对半导体装置空间的使用更高效。可以经济的方式制作根据所揭露实施例的装置。另外，将磁芯电感器(magnetic core inductor)设置在中介层的与芯片及处理器相对的一侧上可减小电磁干扰效应(寄生电感耦合(parasitic inductance coupling，PIC))。
图1示出根据本揭露实施例的2.5D衬底上晶片上芯片(CoWoS)半导体装置的剖视图。如图1中所示，半导体装置包括装置层180、配线层(wiringlayer)150、中介层(interposer)10、电感器层90、焊料凸块层250及衬底280，电感器层90具有包括线圈的水平中心轴的磁芯电感器110。
中介层10设置在衬底280上，其中中介层10的第一主表面10’面向衬底280，且中介层10的第二主表面10”面向配线层150。中介层10的第二主表面10”与中介层10的第一主表面10’相对。在本揭露的一些实施例中，中介层10包括半导体材料衬底，例如硅衬底。或者，中介层10包括介电衬底。在一些实施例中，中介层10实质上不包含有源装置(例如晶体管)。中介层可包括无源装置，例如电容器、电阻器、电感器、变容二极管(varactor)和/或类似装置。在本揭露的一些实施例中，中介层10具有约100μm到约300μm的厚度。
多个第一无源装置设置在中介层10的第二主表面10”上。在图1中，中介层10由两个层20’及20”形成，将中介层10内的水平虚线下方的部分定义为层(或称为底层)20’，且将所述水平虚线上方的部分定义为层(或称为顶层)20”。在中介层10的第二主表面10”上的装置的形成期间，首先形成中介层10的位于水平虚线下方的部分，然后在中介层10的此部分中形成例如深沟槽电容器30及通孔80等装置。之后，形成中介层10的位于水平虚线上方的部分，以覆盖深沟槽电容器30的一部分。在本揭露的一些实施例中，第一无源装置是深沟槽电容器30。在本揭露的一些实施例中，从中介层10的第二主表面10”测量，深沟槽电容器30具有约20μm到约50μm的沟槽深度。
此外，在本揭露的一些实施例中，在中介层10的第二主表面10”上，配线层150设置在中介层10上，其中无任何焊料凸块(solder bump)层插置在配线层150与中介层10之间。在配线层150中，电触点(electricalcontact)160及位于电触点160之间的垂直柱(pillar)(未示出)由任何适合的导电材料形成，例如铜、铝、银、金、其他金属、合金、其组合或其类似物。配线层是通过任何适合的技术形成，例如电化学镀(electro-chemicalplating，ECP)、无电镀(electroless plating)、其他沉积方法(例如，溅镀、印刷及化学气相沉积(chemical vapor deposition，CVD)方法或类似方法)。在本揭露的一些实施例中，电触点160形成在一层绝缘材料中，所述绝缘材料包括介电材料，例如聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)、SiO2及Si3N4。
配线层150具有与一层凸块(bump)220接触的顶表面。凸块220将装置层180接合到具有配线层150、中介层10及电感器层90的系统。凸块220的直径范围为约25μm到约60μm。凸块220小于焊料凸块260，焊料凸块260具有约80μm到约100μm的直径，而凸块220具有约25μm到约60μm的直径。
装置层180包括处理器或芯片190、存储器组件200及系统芯片(SoC)210。处理器或芯片190包括中央处理单元(central processing unit，CPU)、图形处理单元(GPU)或任何计算组件。在本揭露的一些实施例中，SoC 210包括处理器及多个数字外围装置，且与下部连接及上部连接形成球栅封装件(ball grid package)。在本揭露的一些实施例中，下部球连接到衬底(例如，电路板)及各种外围装置，且上部凸块连接到集成电路。在本揭露的一些实施例中，SoC 210包括控制器、处理器或数字信号处理器(Digital Signal Processor，DSP)核-多处理器SoC(multiprocessor SoC，MPSoC)，所述多处理器SoC具有一个以上处理器核。在本揭露的一些实施例中，SoC 210包括存储器区块(memory block)，所述存储器区块包括选自只读存储器(read only memory，ROM)、随机存取存储器(random accessmemory RAM)、电可擦除可编程只读存储器(Electrically Erasable Programmable ROM，EEPROM)及闪存存储器的存储器。在本揭露的一些实施例中，SoC 210包括计时源(timingsource)，例如振荡器(oscillator)及锁相环路(phase-locked loop)。SoC 210包括外围装置，例如计数计时器(counter-timer)、实时计时器(real-time timer)及电源接通复位产生器(power-on reset generator)。在本揭露的一些实施例中，SoC 210包括：行业标准的外部接口，例如通用串行总线(Universal Series Bus，USB)、火线(FireWire)、以太网(Ethernet)、通用同步异步收发器(Universal Synchronous Asynchronous ReceiverTransmitter，USART)、串行外围接口(Serial Peripheral Interface，SPI)、包括模数转换器(Analog to Digital Converter，ADC)及数模转换器(Digital to Analog Converter，DAC)的模拟接口以及电压调节器及电源管理电路。
在本揭露的一些实施例中，图1中的半导体装置包括至少一个半导体芯片或处理器(或存储器组件)200，所述至少一个半导体芯片或处理器200包括与SoC 210相邻地设置在中介层10的第二主表面10”上的集成电路。SoC 210、处理器190及存储器组件200通过凸块220贴合到位于中介层10的第二主表面10”上的配线层150。在此实施例中，处理器190、存储器组件200及SoC 210的排列是2.5D架构(用语“2.5D架构”源自这样一个事实：在穿硅中介层(through silicon interposer)上并排堆叠的IC可被视为介于表示2D集成的封装件中的传统IC与表示3D集成架构的堆叠于彼此顶部上的芯片之间的中间状态)。在本揭露的其他实施例中，装置(芯片或处理器)190、装置(芯片或处理器或存储器组件)200及SoC 210的排列是3D架构。
多个第二无源装置设置在中介层的第一主表面上。在本揭露的一些实施例中，垂直地位于中介层10的第一主表面10’下方的第二无源装置是与位于中介层10的第二主表面10”上的第一无源装置不同的装置。在本揭露的一些实施例中，所述第二无源装置是磁芯电感器(magnetic core inductor)110(图1的剖视图中示出一个磁芯电感器110，其他电感器未示出)。电感器110用作处理器190及SoC 210以及易失型(volatile)存储器组件200的能量存储元件。在本揭露的一些实施例中，具有芯(core)(电感器芯)140的磁芯电感器110形成在厚度为约50μm到约100μm的层(电感器层)90中。在本揭露的一些实施例中，位于电感器层90中具有电感器芯140的电感器110是具有单匝或多匝线圈的铁磁薄膜电感器，且可被称为薄膜电感器110，所述单匝或多匝线圈具有各种磁轭几何形状(yoke geometry)。铁磁薄膜电感器可以是螺旋型(spiral type)、螺线管型(solenoid type)、条带型(stripe type)及环型(toroidal type)。电感器的电感由磁轭几何形状决定，例如，矩形磁轭电感L由以下方程式(1)给出。
其中t、l及w是磁轭几何形状的厚度、长度及宽度。因此，增大电感器磁轭的厚度l会增大电感L。然而，涡流(eddy current)及磁性损耗会随着电感器磁轭的厚度l的增大而增大，这会导致品质因数(Q因数)小于不期望的品质因数且导致低的电感器效率。为将具有芯140的薄膜电感器110垂直地并入到图1中的CoWoS架构中，磁轭的几何形状往往需具有减小的厚度l。在本揭露的一些实施例中，为了以高操作频率(operating frequency)(例如，约100MHz)及高Q因数(即，约10)来实现约40nH的所期望高电感，在CoWoS架构中使用螺旋型电感器及条带型电感器。此外，在本揭露的一些实施例中，CoWoS架构中也使用细长型电感器。磁芯电感器110具有小于50μm到100μm的厚度或处于50μm到100μm范围中的厚度。
在本揭露的一些实施例中，磁芯电感器110通过形成在位于中介层10中的硅穿孔(through silicon via，TSV)(或称为通孔)80中的导电触点及位于配线层150中的电触点160来与SoC 210电接触。在本揭露的一些实施例中，电感器层90具有与焊料凸块层250接触的底表面。在本揭露的一些实施例中，电感器层90设置在衬底280与中介层10之间且与中介层10接触，其中在电感器层90与中介层10之间不插置有任何焊料凸块层。
在本揭露的一些实施例中，配线层150、中介层10及电感器层90的系统通过多个C4焊料凸块260接合到衬底280。包括电感器层90、中介层10、配线层150及装置层180与凸块220的系统与衬底280的接合是通过倒装芯片方法来处理，所述倒装芯片方法也被称为受控塌陷芯片连接或简称为C4。C4是用于利用已沉积到衬底280上的芯片接垫(未示出)上的焊料凸块(即，焊料凸块260)来将例如IC芯片及机电系统(electro mechanical system)(MEMS)等半导体装置内连到外部电路系统的方法。在晶片处理期间，焊料凸块260被沉积在晶片的顶侧上的芯片接垫上。
为将芯片安装至外部电路系统(例如，电路板或另一芯片或晶片)，将所述芯片(在此情况中，所述芯片是包括层(装置层)180、层(配线层)150、层(中介层)10、层(电感器层)90及层(C4焊料凸块层)250的系统)倒置，以使芯片的顶侧面朝下且对齐以使芯片的接垫与外部电路上的相匹配接垫对齐，接着对焊料进行回焊来完成内连。在本揭露的一些实施例中，焊料凸块260包括球栅阵列(ball grid array，BGA)，其中各个球是由例如锡、银、铜等金属或任何其他适合的材料形成。
焊料凸块260通过以下工艺来形成：首先溅镀沉积导电材料(例如，凸块下金属)的晶种层，接着在导电材料的晶种层(未示出)之上将光刻材料图案化。在光刻材料处于适当位置且暴露出部分晶种层时，利用电化学镀(ECP)工艺对光刻材料开口内的晶种层的暴露部分进行镀覆。一旦完成了镀覆，便移除光刻材料，并使用例如干刻蚀等来移除晶种层的未被镀覆的部分(由于其被光刻材料覆盖)。在本揭露的一些实施例中，一旦焊料材料设置于适当位置，便执行回焊以将焊料材料塑形成直径为约250μm的所期望凸块形状。
针对通过焊料凸块260而与包括层180、层150、层10及层90的系统接合的衬底280，将第一底部填充胶材料(或底部填充胶)270注射或以其他方式形成在电感器层90与衬底280之间的空间中，然后进行固化以使第一底部填充胶材料270硬化。第一底部填充胶材料270包括液体环氧树脂或环氧树脂，且用于防止由于热应力而在焊料凸块260与衬底280之间的接触部分以及在焊料凸块260与电感器层90之间的接触部分产生裂缝。
图2示出说明根据本揭露实施例的3D CoWoS半导体装置的剖视图。如图2中所示，半导体装置包括装置层180、配线层150、中介层10、电感器层90、焊料凸块层250及衬底280，电感器层90具有包括线圈的水平中心轴的磁芯电感器110。此实施例具有与图1中的架构类似的架构，不同之处在于在此实施例中，装置层180中的装置是根据3D架构排列。即，图2示出处理器190与处理器190’是通过凸块220垂直地堆叠。此外，图2示出存储器组件200与存储器组件200’也是通过凸块220垂直地堆叠。在本揭露的一些实施例中，SoC 210在此实施例中具有增大的尺寸，以具备强大的计算能力。在本申请的一些实施例中，SoC 210也包括电信(telecommunication)装置及全球定位装置。在此实施例中，磁芯电感器110具有线圈的水平中心轴。
图3示出根据本揭露另一实施例的2.5D CoWoS半导体装置的剖视图。如图3所示，半导体装置包括装置层180、配线层150、中介层10、电感器层90、焊料凸块层250及衬底280，电感器层90具有包括线圈的水平中心轴的磁芯电感器110。此实施例具有与图1中的结构类似的架构，不同之处在于此实施例包括额外配线层150’。在本揭露的一些实施例中，配线层150’插置于中介层10与电感器层90之间。在本揭露的一些实施例中，配线层150’通过凸块220(未示出)接合到电感器层90。在本揭露的一些实施例中，针对配线层150’接合到电感器层90，将第二底部填充胶(未示出)注射到配线层150’与电感器层90之间的空间，然后进行固化以使第二底部填充胶硬化。底部填充胶会防止在配线层150’与凸块220之间的接触部分以及在凸块220与电感器层90之间的接触部分产生裂缝。在此实施例中，磁芯电感器110具有线圈的水平中心轴。
图4到图9示出根据本揭露实施例的制作图1所示2.5D CoWoS半导体装置的操作的剖视图。图4示出形成中介层10以及在中介层10中形成深沟槽电容器30的操作。形成中介层10包括形成硅穿孔(TSV)80的操作及形成深沟槽电容器30的操作。在本揭露的一些实施例中，例如深沟槽电容器30的沟槽35或硅穿孔(TSV)等高纵横比(aspect ratio)的孔需要多个处理步骤，包括掩模光刻、深硅刻蚀(deep silicon etch)、光刻胶沉积及晶片清洗、衬层氧化物沉积、障壁金属及铜(Cu)晶种溅镀、电镀铜(electro-copper-plating，ECP)、铜化学机械研磨(chemical mechanical polishing，CMP)以及选择性的TSV盖帽沉积。
掩模光刻使用常规的光刻处理技术，例如使用具有穿孔图案或高纵横比孔的图案的掩模的UV或EUV光刻。在中介层10的硅晶片的表面上涂布一层光刻胶。然后，通过曝光及显影来处理所述光刻胶以形成具有开口的光刻胶图案，所述开口暴露出中介层10的硅晶片的顶表面。
在形成光刻胶掩模之后，实施深硅刻蚀操作以形成深度为数十微米到数百微米的高纵横比孔或硅穿孔。在本揭露的一些实施例中，深硅刻蚀使用SF6/O2各向同性刻蚀。在SF6等离子体与氧气等离子体反应期间，会产生氟来刻蚀硅。由于此各向同性刻蚀会在经刻蚀硅孔的侧壁上形成齿形孔(scallop)，因此使用C4F8来实施钝化工艺以形成CF2，CF2吸附在经刻蚀硅孔的侧壁的表面上以形成特氟龙类(Teflon-like)聚合物，进而使经刻蚀硅孔的侧壁变平坦。在此工艺中，深沟槽电容器30的高纵横比孔(具有约10μm直径×100μm深度)得以形成。移除沉积在中介层10的底层20’中的经刻蚀硅孔的侧壁上的含氟聚合物。在本申请的其他实施例中，深硅刻蚀是通过反应性离子刻蚀(reactive ion etch，RIE)或激光来实施。
然后，实施TSV衬层沉积操作以沿着经刻蚀硅孔的侧壁沉积介电层(例如氧化硅SiO2)。所述介电层是电绝缘体。所述沉积通过使用高温热氧化物沉积、借助于硅烷及正硅酸四乙酯(tetraethylorthosilicate，TEOS)的等离子体增强化学气相沉积(plasmaenhanced chemical vapor deposition，PECVD)或利用臭氧(O3)-TEOS的次大气压CVD(sub-atmospheric CVD，SACVD)来实施。
在进行后续高温处理期间，实施障壁层形成的操作，以形成防止铜(Cu)从TSV扩散到硅中的钽(Ta)障壁层或钛(Ti)障壁层。此外，障壁层可提高铜晶种层与形成在经刻蚀硅孔或穿孔的侧壁上的SiO2介电层之间的粘著性。通过例如溅镀等物理气相沉积(PVD)、脉冲激光沉积或CVD工艺(例如，金属有机CVD(metallorganic CVD,MOCVD))来实施沉积所述障壁层。此外，铜晶种层是在单独的腔室中在Ar等离子体中通过例如溅镀等物理气相沉积而形成。
然后，实施电镀工艺以利用铜或其他金属(例如，铝或钨)来填充深硅孔或穿孔。在此电镀工艺中，通过电场的作用将溶液中的金属离子镀覆到电极上。可通过共形方法、自下而上方法、或共形与自下而上二者结合的方法来实施镀覆。在此工艺中，添加有机添加剂以优化镀覆工艺。所述添加剂包括抑制剂(用于涂覆铜表面的链型聚合物)、促进剂(accelerator)(用于增大铜沉积速率的催化剂)及平衡剂(leveler)(减弱促进剂效果的物质)。针对深沟槽电容器30的深硅孔，通过在不填充深硅孔的情况下利用铜来涂布侧壁以作为电容器30的底部电极层来实施电镀。
实施化学机械研磨(chemical mechanical polishing，CMP)操作，以移除在电镀工艺期间形成的任何过量的金属覆盖层(metal overburden)或凸起(mount)。CMP操作在填充深硅孔或穿孔的金属的顶表面上形成氧化物，且然后利用CMP研磨液(slurry)中的磨料(abrasive)来机械地移除氧化物层。在进行CMP操作之前，可选择性地实施高温退火工艺。此退火工艺使深硅孔或穿孔中的金属(例如，铜)的晶粒(grain)达到稳定。由于过量的金属覆盖层将会导致中介层10出现翘曲问题，因此可选择性地实施一个以上CMP操作步骤，以通过移除厚的过量金属覆盖层(例如，超过4μm厚)来实现表面平坦化。
然后，实施形成深沟槽电容器30的操作。通过例如溅镀等物理气相沉积(PVD)或脉冲激光沉积或例如MOCVD等化学气相沉积(CVD)来形成电容器30的介电层50(例如，高k值电介质)，以涂覆底部电极层40。然后，通过例如溅镀等物理气相沉积(PVD)或脉冲激光沉积或例如MOCVD等化学气相沉积(CVD)形成顶部电极层60，以填充深硅孔中的其余空间。通过例如溅镀等物理气相沉积(PVD)或脉冲激光沉积或例如MOCVD等化学气相沉积(CVD)来形成中介层10的顶层20”，以覆盖电容器30。然后，通过上述深硅刻蚀方法来形成穿孔，并通过上述电镀方法来填充所述穿孔以形成通孔80。
图5示出在中介层10的第一主表面10’上形成电感器层90。在本揭露的一些实施例中，在第一主表面10’上形成电感器110之前，先通过CMP来处理第一主表面10’。在本揭露的一些实施例中，介电材料100填充电感器110周围的空间以形成电感器层90。在本揭露的另一实施例中，通过沉积层115、层120、芯140及通孔130来形成薄膜电感器110，通孔130在本揭露的一些实施例中是磁性通孔。通过层沉积来沉积填充电感器110周围的空间的介电材料100，以形成电感器层90。在一些实施例中，介电材料100包括聚酰亚胺、苯并环丁烯(BCB)、SiO2及Si3N4。
图6示出在中介层10上形成配线层150的操作的剖视图。通过金属沉积工艺或镀覆工艺来形成配线层150。电绝缘层170填充配线层150中的金属层之间的空间。在配线层150中，电触点160及位于电触点160之间的垂直柱(未示出)是由任何适合的导电材料形成，例如铜、铝、银、金、其他金属、合金、其组合或其类似物。通过任何适合的技术形成触点及柱(pillar)，所述适合的技术例如包括电化学镀(ECP)、无电镀、其他沉积方法，例如溅镀、印刷及化学气相沉积(CVD)方法等。在本揭露的一些实施例中，电触点160形成在包括介电材料的一层绝缘材料(电绝缘层)170中，绝缘材料170包括例如聚酰亚胺、苯并环丁烯(BCB)、SiO2及Si3N4。
图7示出在配线层150上形成装置层180的操作的剖视图。通过微凸块220将处理器190、存储器装置(存储器组件)200及SoC 210接合到配线层150上的接触接垫(未示出)来形成装置层180。在本揭露的一些实施例中，底部填充胶(underfill)230填充装置层180与配线层150之间的空间。在本揭露的另一实施例中，在装置层180与配线层150之间存在气隙。在本揭露的一些实施例中，包封层240密封组件190、组件200及组件210。
图8示出在电感器层90上形成焊料凸块260的操作。焊料凸块260形成在接触接垫(未示出)上。
图9示出将系统接合到衬底280的倒装芯片操作的剖视图。在此倒装芯片操作中，将具有电感器层90的系统倒置，以将电感器层90接合到衬底280。在本揭露的一些实施例中，底部填充胶270填充电感器层90与衬底280之间的空间。在本揭露的另一实施例中，在电感器层90与衬底280之间存在气隙。
图10示出根据本揭露实施例的2.5D衬底上晶片上芯片(CoWoS)半导体装置的剖视图。如图10中所示，半导体装置包括装置层180、配线层150、中介层10、电感器层90、焊料凸块层250及衬底280，电感器层90具有包括线圈的垂直中心轴线的磁芯电感器110。
中介层10设置于衬底280上，其中中介层10的第一主表面10’面向衬底280，且中介层10的第二主表面10”面向配线层150。中介层10的第二主表面10”与中介层10的第一主表面10’相对。在本揭露的一些实施例中，中介层10包含硅。在本揭露的一些实施例中，中介层10具有约100μm到约300μm的厚度。
多个第一无源装置设置在中介层10的第二主表面10”上。在图10中，中介层10由两个层20’及20”形成，将中介层10内的水平虚线下方的部分定义为层20’，并将在水平虚线上方的部分定义为层20”。在中介层10的第二主表面10”上形成装置期间，首先形成中介层10的在水平虚线下方的部分，然后在中介层10的此部分中形成例如深沟槽电容器30及通孔80等装置。接着，形成中介层10的在水平虚线上方的部分，以覆盖深沟槽电容器30的一部分。在本揭露的一些实施例中，第一无源装置是深沟槽电容器30。在本揭露的一些实施例中，从中介层10的第二主表面10”测量，深沟槽电容器30具有约20μm到约50μm的沟槽深度。
此外，在本揭露的一些实施例中，配线层150设置在中介层10的第二主表面10”上，其中无任何焊料凸块层插置在配线层150与中介层10之间。在配线层150中，电触点160及位于电触点160之间的垂直柱(未示出)由任何适合的导电材料形成，例如铜、铝、银、金、其他金属、合金，其组合或其类似物。配线层是通过任何适合的技术形成，例如电化学镀(ECP)、无电镀、其他沉积方法，例如溅镀、印刷及化学气相沉积(CVD)方法或类似方法。在本揭露的一些实施例中，电触点160形成在一层绝缘材料中，所述绝缘材料包括介电材料，例如聚酰亚胺、苯并环丁烯(BCB)、SiO2及Si3N4。
配线层150具有与一层凸块220接触的顶表面。凸块220将装置层180接合到具有配线层150、中介层10及电感器层90的系统。凸块220的直径范围为约25μm到约60μm。凸块220小于C4焊料凸块260，焊料凸块260具有约80μm到约100μm的直径，而凸块220具有约25μm到约60μm的直径。
装置层180包括处理器或芯片190、存储器组件200及系统芯片(SoC)210。处理器或芯片190包括中央处理单元(central processing unit，CPU)、图形处理单元(GPU)或任何计算组件。在本揭露的一些实施例中，SoC 210包括处理器及许多数字外围装置，并与下部连接及上部连接形成球栅封装件。在本揭露的一些实施例中，下部球连接到衬底，例如电路板及各种外围装置，且上部凸块连接到集成电路。在本揭露的一些实施例中，SoC 210包括控制器、处理器或数字信号处理器(DSP)核-多处理器SoC(MPSoC)，所述多处理器SoC具有一个以上的处理器核。在本揭露的一些实施例中，SoC 210包括存储器区块，所述存储器区块包括选自ROM、RAM、EEPROM及快闪存储器的存储器。在本揭露的一些实施例中，SoC 210包括计时源，例如振荡器及锁相环路。SoC 210包括外围装置，例如计数计时器、实时计时器及电源接通复位产生器。在本揭露的一些实施例中，SoC 210包括：行业标准的外部接口，例如USB、火线、以太网、USART、SPI、包括ADC及DAC的模拟接口以及电压调节器及电源管理电路。
在本揭露的一些实施例中，图10中的半导体装置包括至少一个半导体芯片或处理器(或存储器组件)200，所述至少一个半导体芯片或处理器200包括与SoC 210相邻地设置在中介层10的第二主表面10”上的集成电路。SoC 210、处理器190及存储器组件200通过微凸块220贴合到位于中介层10的第二主表面10”上的配线层150。在此实施例中，处理器190、存储器组件200及SoC 210的排列是2.5D架构(用语“2.5D架构”源自这样一个事实：在穿硅中介层上并排堆叠的IC可被视为介于表示2D集成的封装件中的传统IC与表示3D集成架构的堆叠于彼此顶部上的芯片之间的中间状态)。在本揭露的其他实施例中，装置190、装置200及SoC 210的排列是3D架构。
多个第二无源装置设置在中介层的第一主表面上。在本揭露的一些实施例中，垂直地位于中介层10的第一主表面10’下方的第二无源装置是与位于中介层10的第二主表面10”上的第一无源装置不同的装置。在本揭露的一些实施例中，所述第二无源装置是磁芯电感器110(图10的剖视图中示出一个磁芯电感器110，其他电感器未示出)。电感器110用作处理器190及SoC 210以及易失型存储器组件200的能量存储元件。在本揭露的一些实施例中，具有芯140的磁芯电感器110形成在厚度约50μm到约100μm的层90中。在本揭露的一些实施例中，位于电感器层90中具有电感器芯140的电感器110是具有单匝或多匝线圈的铁磁薄膜电感器，所述单匝或多匝线圈具有各种磁轭几何形状。铁磁薄膜电感器可以是螺旋型、螺线管型、条带型及环型。电感器的电感由磁轭几何形状(例如，矩形磁轭)决定。增大电感器磁轭的厚度会增大电感。然而，涡流及磁性损耗会随着电感器磁轭的厚度的增大而增大，这会导致Q因数小于不期望的品质因素并导致降低的电感器效率。为将具有芯140的薄膜电感器110垂直地并入到图10中的CoWoS架构中，磁轭的几何形状往往具有小的厚度。在本揭露的一些实施例中，为以高的操作频率(例如约100MHz)及高的Q因数(即，约10)来实现约40nH的所期望高电感，在CoWoS架构中使用螺旋型电感器及条带型电感器。此外，在本揭露的一些实施例中，CoWoS架构中也使用细长型电感器。磁芯电感器110具有小于50μm到100μm或处于50μm到100μm范围中的厚度。
在本揭露的一些实施例中，磁芯电感器110通过形成在位于中介层10中的硅穿孔(TSV)80中的导电触点及位于配线层150中的电触点160来与SoC 210电接触。在本揭露的一些实施例中，电感器层90具有与焊料凸块层250接触的底表面。在本揭露的一些实施例中，电感器层90设置在衬底280与中介层10之间并与中介层10接触，其中在电感器层90与中介层10之间不插置有任何焊料凸块层。
在本揭露的一些实施例中，配线层150、中介层10及电感器层90的系统通过多个焊料凸块260接合到衬底280。包括电感器层90、中介层10、配线层150及装置层180与凸块220的系统与衬底280的接合是通过倒装芯片方法来处理。在本揭露的一些实施例中，焊料凸块260包括球栅阵列(BGA)，其中各个球是由例如锡、银、铜等金属或任何其他适合的材料形成。
焊料凸块260是通过以下工艺来形成：首先溅镀沉积导电材料(例如，凸块下金属)的晶种层，然后在导电材料的晶种层之上将光刻材料图案化(未示出)。在光刻材料处于适当位置且暴露出部分晶种层的情况下，利用电化学镀(ECP)工艺对光刻材料的开口内所暴露出的部分晶种层进行镀覆。一旦完成了镀覆，便移除光刻材料，并使用例如干刻蚀等来移除晶种层的未被镀覆的部分(由于其被光刻材料覆盖)。在本揭露的一些实施例中，一旦焊料材料处于适当的位置，便执行回焊以将焊料材料塑形成直径为约250μm的所期望凸块形状。
针对通过焊料凸块260而与包括层180、层150、层10及层90的系统接合的衬底280，将第一底部填充胶材料270注射或以其他方式形成在电感器层90与衬底280之间的空间中，且然后进行固化以使第一底部填充胶材料270硬化。第一底部填充胶材料270包括液体环氧树脂或环氧树脂并用于防止由于热应力而在焊料凸块260与衬底280之间的接触部分以及在焊料凸块260与电感器层90之间的接触部分产生裂缝。
图11示出根据本揭露实施例的3D CoWoS半导体装置的剖视图。如图11中所示，半导体装置包括装置层180、配线层150、中介层10、电感器层90、焊料凸块层250及衬底280，电感器层90具有包括线圈的垂直中心轴的磁芯电感器110。此实施例具有与图10中的架构类似的架构，不同之处在于此实施例中装置层180中的装置是根据3D架构排列。即，图11示出处理器190与处理器190’是通过凸块220垂直地堆叠。此外，图11示出存储器组件200与存储器组件200’也是通过凸块220垂直地堆叠。在本揭露的一些实施例中，SoC 210在此实施例中具有增大的尺寸从而具备强大的计算能力。在本申请的一些实施例中，SoC 210也包括电信装置及全球定位装置。在此实施例中，磁芯电感器110具有线圈的垂直中心轴。
图12示出根据本揭露另一实施例的2.5D CoWoS半导体装置的剖视图。如图12中所示，半导体装置包括装置层180、配线层150、中介层10、电感器层90、焊料凸块层250及衬底280，电感器层90具有包括线圈的垂直中心轴的磁芯电感器110。此实施例具有与图10中的结构类似的架构，不同之处在于此实施例包括额外配线层150’。在本揭露的一些实施例中，配线层150’插置在中介层10与电感器层90之间。在本揭露的一些实施例中，配线层150’通过凸块220(未示出)接合到电感器层90。在本揭露的一些实施例中，针对配线层150’接合到电感器层90，将第二底部填充胶(未示出)注射到配线层150’与电感器层90之间的空间，然后进行固化以使第二底部填充胶硬化。底部填充胶可防止在配线层150’与凸块220之间的接触部分以及在凸块220与电感器层90之间的接触部分产生裂缝。在此实施例中，磁芯电感器110具有线圈的垂直中心轴。
图13到图18示出根据本揭露实施例的制作图10所示2.5D CoWoS半导体装置的操作的剖视图。图13示出形成中介层10以及在中介层10中形成深沟槽电容器30的操作。形成中介层10包括形成硅穿孔(TSV)80的操作及形成深沟槽电容器30的操作。在本揭露的一些实施例中，例如深沟槽电容器30的沟槽35或硅穿孔(TSV)等高纵横比孔需要多个处理步骤，包括掩模光刻、深硅刻蚀、光刻胶沉积及晶片清洗、衬层氧化物沉积、障壁金属及铜(Cu)晶种溅镀、电镀铜(ECP)、铜化学机械研磨(CMP)以及选择性的TSV盖帽沉积(cappingdeposition)。
掩模光刻使用常规的光刻处理技术，例如使用具有穿孔图案或高纵横比孔的图案的掩模的UV或EUV光刻。在中介层10的硅晶片的表面上涂布一层光刻胶。然后，通过曝光及显影来处理所述光刻胶，以形成具有开口的光刻胶图案，所述开口暴露出中介层10的硅晶片的顶表面。
在形成光刻胶掩模之后，实施深硅刻蚀操作以形成深度为数十微米到数百微米的高纵横比孔或硅穿孔。在本揭露的一些实施例中，深硅刻蚀使用SF6/O2各向同性刻蚀。在SF6等离子体与氧气等离子体反应期间，会产生氟来刻蚀硅。由于此各向同性刻蚀会在经刻蚀硅孔的侧壁上形成齿形孔，因此使用C4F8来实施钝化工艺以形成CF2，CF2吸附在经刻蚀硅孔的侧壁的表面上以形成特氟龙类聚合物，进而使经刻蚀硅孔的侧壁变平坦。在此工艺中，深沟槽电容器30的高纵横比孔(具有约10μm直径×100μm深度)得以形成。移除沉积在中介层10的底层20’中的经刻蚀硅孔的侧壁上的含氟聚合物。在本申请的其他实施例中，深硅刻蚀是通过反应性离子刻蚀(RIE)或激光来实施。
然后，实施TSV衬层沉积操作以沿着经刻蚀硅孔的侧壁沉积介电层(例如氧化硅SiO2)。所述介电层是电绝缘体。所述沉积通过使用高温热氧化物沉积、借助于硅烷及原硅酸四乙酯(TEOS)的等离子体增强化学气相沉积(PECVD)、或利用臭氧(O3)-TEOS的次大气压CVD(SACVD)来实施。
在进行后续高温处理期间，实施障壁层形成的操作，以形成防止铜(Cu)从TSV扩散到硅中的钽(Ta)障壁层或钛(Ti)障壁层。此外，障壁层可提高铜晶种层与形成在经刻蚀硅孔或穿孔的侧壁上的SiO2介电层之间的粘著性。通过例如溅镀等物理气相沉积(PVD)、脉冲激光沉积或CVD工艺(例如MOCVD)来实施沉积所述障壁层。此外，铜晶种层是在单独的腔室中在Ar等离子体中通过例如溅镀等物理气相沉积来形成。
然后，实施电镀工艺以利用铜或其他金属(例如，铝或钨)来填充深硅孔或穿孔。在此电镀工艺中，通过电场的作用将溶液中的金属离子镀覆到电极上。可通过共形方法、自下而上方法、或共形与自下而上二者结合的方法来实施镀覆。在此工艺中，添加有机添加剂以优化镀覆工艺。所述添加剂包括抑制剂(用于涂覆铜表面的链型聚合物)、促进剂(用于增大铜沉积速率的催化剂)及平衡剂(减弱促进剂效果的物质)。针对深沟槽电容器30的深硅孔，通过在不填充深硅孔的情况下利用铜来涂布侧壁以作为电容器30的底部电极层来实施电镀。
实施化学机械研磨(CMP)操作，以移除在电镀工艺期间形成的任何过量的金属覆盖层或凸起。CMP操作在填充深硅孔或穿孔的金属的顶表面上形成氧化物，且然后利用CMP研磨液中的磨料来机械地移除氧化物层。在进行CMP操作之前，可选择性地实施高温退火工艺。此退火工艺使深硅孔或穿孔中的金属(例如，铜)的粒度达到稳定。由于过量的金属覆盖层将会导致中介层10出现翘曲问题，因此可选择性地实施一个以上CMP操作步骤，以通过移除厚的过量金属覆盖层(例如，超过4μm厚)来实现表面平坦化。
然后，实施形成深沟槽电容器30的操作。通过例如溅镀等物理气相沉积(PVD)、或脉冲激光沉积、或例如MOCVD等化学气相沉积(CVD)形成电容器30的介电层50(例如，高k值电介质)，以涂覆底部电极层40。然后，通过例如溅镀等物理气相沉积(PVD)或脉冲激光沉积或例如MOCVD等化学气相沉积(CVD)形成顶部电极层60，以填充深硅孔中的其余空间。通过例如溅镀等物理气相沉积(PVD)或脉冲激光沉积或例如MOCVD等化学气相沉积(CVD)来形成中介层10的顶层20”，以覆盖电容器30。然后，通过上述深硅刻蚀方法来形成穿孔，并通过上述电镀方法来填充所述穿孔以形成通孔80。
图14示出在中介层10的第一主表面10’上形成电感器层90。在本揭露的一些实施例中，在第一主表面10’上形成电感器110之前，先通过CMP来处理第一主表面10’。在本揭露的一些实施例中，介电材料100填充电感器110周围的空间以形成电感器层90。在本揭露的另一实施例中，通过沉积层115、层120、芯140及通孔130来形成薄膜电感器110，通孔130在本揭露的一些实施例中是磁性通孔。通过层沉积来沉积填充电感器110周围的空间的介电材料100，以形成电感器层90。在一些实施例中，介电材料100包括聚酰亚胺、苯并环丁烯(BCB)、SiO2及Si3N4。
图15示出在中介层10上形成配线层150的操作的剖视图。通过金属沉积工艺或镀覆工艺来形成配线层150。电绝缘层170填充配线层150中的金属层之间的空间。在配线层150中，电触点160及位于电触点160之间的垂直柱(未示出)是由任何适合的导电材料形成，例如铜、铝、银、金、其他金属、合金、其组合或其类似物。通过任何适合的技术形成触点及柱，所述适合的技术例如包括电化学镀(ECP)、无电镀、其他沉积方法，例如溅镀、印刷及化学气相沉积(CVD)方法等。在本揭露的一些实施例中，电触点160形成在包括介电材料的一层绝缘材料170中，绝缘材料170包括例如聚酰亚胺、苯并环丁烯(BCB)、SiO2及Si3N4。
图16示出在配线层150上形成装置层180的操作的剖视图。通过凸块220将处理器190、存储器装置200及SoC 210接合到配线层150上的接触接垫(未示出)来形成装置层180。在本揭露的一些实施例中，底部填充胶230填充装置层180与配线层150之间的空间。在本揭露的另一实施例中，在装置层180与配线层150之间存在气隙。在本揭露的一些实施例中，包封层240密封组件190、组件200及组件210。
图17示出在电感器层90上形成焊料凸块260的操作。焊料凸块260形成在接触接垫(未示出)上。
图18示出将系统接合到衬底280的倒装芯片操作的剖视图。在此倒装芯片操作中，将具有电感器层90的系统倒置，以将电感器层90接合到衬底280。在本揭露的一些实施例中，底部填充胶270填充电感器层90与衬底280之间的空间。在本揭露的另一实施例中，在电感器层90与衬底280之间存在气隙。
图19示出制作图1及图10中的半导体装置的方法1000的流程图，方法1000包括操作1010至操作1080。根据本揭露实施例，操作1010在中介层10(例如，硅中介层)的第二主表面10”中形成多个深沟槽电容器30。在操作1020中，在中介层10中形成硅穿孔(TSV)且TSV80被例如包括铜的金属等导电材料填充。在操作1030中，在硅中介层10的第一主表面10’上形成包括多个磁芯电感器110的电感器层90。在操作1040中，在中介层10的第二主表面10”上形成凸块220。在操作1050中，在硅中介层10的第一主表面10’上形成多个焊料凸块260。在操作1060中，通过所述多个焊料凸块260将中介层10焊接到衬底280，以使中介层10的第一主表面10’面向衬底280。在操作1070中，将包括集成电路的多个半导体芯片190、200、210焊接到中介层10的第二主表面10”。在本揭露的一些实施例中，操作1080利用绝缘材料230或绝缘材料270(包括环氧树脂或液体环氧树脂)来填充凸块220接合点之间以及焊料凸块260接合点之间的空隙。
在本揭露的实施例中，操作1010中的形成多个深沟槽电容器30包括：在中介层10的第二主表面10”之上形成硬掩模层(未示出)；在硬掩模层之上形成光刻胶；对光刻胶进行选择性曝光；对被选择性曝光的光刻胶进行显影；使用经显影的光刻胶作为掩模来刻蚀硬掩模层以形成开口，所述开口暴露出中介层10；以及刻蚀中介层10，以在中介层10中形成深沟槽电容器30的沟槽。
在本揭露的实施例中，操作1070中的芯片中的至少一者是具有处理器、存储器装置及外部接口的系统芯片210。在本揭露的实施例中，焊料凸块260的直径范围为约80μm到约100μm，且凸块220的直径范围为约25μm到约60μm。
图20示出制作图1及图10中的半导体装置的另一方法2000的流程图，方法2000包括操作2010至操作2080。根据本揭露实施例，操作2010在中介层10(例如，硅中介层)的第二主表面10”中形成多个深沟槽电容器30。在操作2020中，在中介层10中形成硅穿孔(TSV)且TSV 80被例如包括铜的金属等导电材料填充。在操作2030中，在硅中介层10的第一主表面10’上形成包括多个磁芯电感器110的电感器层90。在操作2040中，在中介层10的第二主表面10”上形成凸块220。在操作2050中，将包括集成电路的多个半导体芯片190、200、210焊接到中介层10的第二主表面10”。在操作2060中，在硅中介层10的第一主表面10’中形成多个焊料凸块260。在操作2070中，通过所述多个焊料凸块260将中介层10焊接到衬底280以使中介层10的第一主表面10’面向衬底280。在本揭露的一些实施例中，操作2080利用绝缘材料230或绝缘材料270(包括环氧树脂或液体环氧树脂)来填充凸块220接合点之间及焊料凸块260接合点之间的空隙。
本揭露实施例提供具有小的电容器及降低的电感器电容损耗的半导体装置。制作根据本揭露的半导体装置提供高品质的工艺变化控制及提高的组件可靠性效能。将深沟槽电容器及磁芯电感器设置在硅中介层的相对侧上会使位于中介层的一侧上的电容器、芯片及处理器免受磁芯电感器处产生的热量的影响。硅中介层用作散热器并保护半导体装置使其不会过热。此外，对有源装置及无源装置进行垂直排列会使对半导体装置的空间的使用更高效。可以经济的方式制作根据所揭露实施例的装置。另外，将磁芯电感器设置在中介层的与芯片及处理器相对的一侧上会减小电磁干扰效应(寄生电感耦合(PIC))。
根据本揭露的实施例，一种半导体装置包括设置在衬底上的中介层。中介层的第一主表面面向衬底。系统芯片设置在中介层的第二主表面上。中介层的第二主表面与中介层的第一主表面相对。多个第一无源装置设置在中介层的第二主表面中。多个第二无源装置设置在中介层的第一主表面上。第二无源装置是与第一无源装置不同的装置。在本揭露的一些实施例中，第二无源装置是磁芯电感器。在本揭露的一些实施例中，磁芯电感器通过形成在中介层中的硅穿孔中的导电触点与系统芯片电接触。在本揭露的一些实施例中，磁芯电感器形成在厚度为50μm到100μm的层中。在本揭露的一些实施例中，第一无源装置是深沟槽电容器。在本揭露的一些实施例中，从中介层的第二主表面测量，深沟槽电容器具有20μm到50μm的沟槽深度。在本揭露的一些实施例中，中介层包含硅。在本揭露的一些实施例中，中介层具有100μm到300μm的厚度。在本揭露的一些实施例中，至少一个半导体芯片包括与系统芯片相邻地设置在中介层的第二主表面上的集成电路。在本揭露的一些实施例中，系统芯片通过多个凸块接合到中介层。在本揭露的一些实施例中，衬底通过多个焊料凸块接合到中介层。
根据本揭露的另一实施例，一种半导体装置包括硅中介层、多个深沟槽电容器、多个磁芯电感器以及多个半导体芯片。硅中介层具有第一主表面及与第一主表面相对的第二主表面。多个深沟槽电容器位于中介层的第二主表面中。多个磁芯电感器形成在中介层的第一主表面上的层中。多个半导体芯片具有设置在中介层的第二主表面上且电连接到中介层的集成电路。中介层设置在衬底上，中介层的第一主表面面向衬底并电连接到衬底。在本揭露的一些实施例中，多个半导体芯片通过多个凸块电连接到中介层。在本揭露的一些实施例中，衬底通过多个焊料凸块电连接到中介层。
根据本揭露的另一实施例，一种制作半导体装置的方法包括：在硅中介层的第二主表面中形成多个深沟槽电容器。在硅中介层的第一主表面上形成包括多个磁芯电感器的层。在硅中介层的第二主表面上形成多个凸块。在硅中介层的第一主表面上形成多个焊料凸块。通过多个焊料凸块将中介层焊接到衬底，以使中介层的第一主表面面向衬底。将包括集成电路的多个半导体芯片焊接到中介层的第二主表面。在本揭露的一些实施例中，形成多个深沟槽电容器包括：在中介层的第二主表面之上形成硬掩模；在硬掩模之上形成光刻胶；对光刻胶进行选择性曝光；对被选择性曝光的光刻胶进行显影；使用经显影的光刻胶作为掩模来刻蚀硬掩模以形成开口，开口暴露出中介层；以及刻蚀中介层以在中介层中形成沟槽。在本揭露的一些实施例中，所述方法包括在中介层中形成硅穿孔以及利用导电材料来填充硅穿孔。在本揭露的一些实施例中，芯片中的至少一者是包括处理器、存储器及外部接口的系统芯片。在本揭露的一些实施例中，焊料凸块具有处于80μm到100μm范围中的直径，且凸块具有处于25μm到60μm范围中的直径。在本揭露的一些实施例中，所述方法还包括利用绝缘材料来填充凸块接合点之间及焊料凸块接合点之间的空隙。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本揭露的各个方面。所属领域中的技术人员应理解，其可容易地使用本揭露作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不悖离本揭露的精神及范围，而且他们可在不悖离本揭露的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种半导体装置，其特征在于，包括：
中介层，设置在衬底上，其中所述中介层的第一主表面面向所述衬底；
芯片，设置在所述中介层的第二主表面上，其中所述中介层的所述第二主表面与所述中介层的所述第一主表面相对；
第一无源装置，设置在所述中介层的所述第二主表面中；以及
第二无源装置，设置在所述中介层的所述第一主表面中，其中所述第二无源装置是与所述第一无源装置不同的装置。
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