TWI798666B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI798666B
TWI798666B TW110110575A TW110110575A TWI798666B TW I798666 B TWI798666 B TW I798666B TW 110110575 A TW110110575 A TW 110110575A TW 110110575 A TW110110575 A TW 110110575A TW I798666 B TWI798666 B TW I798666B
Authority
TW
Taiwan
Prior art keywords
conductive
encapsulant
conductive connector
substrate
height
Prior art date
Application number
TW110110575A
Other languages
English (en)
Other versions
TW202137450A (zh
Inventor
莊博堯
周孟緯
鄭心圃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/899,980 external-priority patent/US11901307B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202137450A publication Critical patent/TW202137450A/zh
Application granted granted Critical
Publication of TWI798666B publication Critical patent/TWI798666B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Geometry (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Bipolar Transistors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

提供半導體裝置及其製造方法。在一些實施例中,導電連接器用於提供基板以及上覆屏蔽層之間的電性連接。導電連接器放置在基板上並用密封劑密封。一旦被密封,就形成穿過密封劑的開口以暴露導電連接器的一部分。屏蔽層沉積穿過密封劑以與導電連接器進行電性連接。

Description

半導體裝置及其製造方法
本揭露實施例係有關於一種半導體裝置,特別係有關於一種半導體裝置的製造方法。
由於各種電子構件(例如,電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高,半導體產業經歷了快速的成長。在大多數情況下,積體密度的提高來自最小特徵尺寸的不斷減小(例如,將半導體製程節點(node)縮小到20nm以下節點),這允許將更多的構件整合到一給定區域中。隨著近來對小型化、更高速度以及更大帶寬(bandwidth)、更低功耗以及等待時間的需求增長,對半導體晶粒的更小且更具創造性的封裝技術的需求日益增長。
隨著半導體技術的進一步發展,接合(bonded)半導體裝置已經出現作為進一步減小半導體裝置的物理尺寸的有效替代方案。在這種裝置中,諸如邏輯、記憶體、處理器電路等的主動電路至少部分地製造在分開的基板上,然後電性連接在一起以形成功能裝置。這樣的連接製程利用複雜的技術,並且需要改善。
根據本揭露的一些實施例,提供一種半導體裝置包括重分佈基板、複數個模組、導電連接器、密封劑、以及屏蔽層。複數個模組在重分佈基板的第一側上,複數個模組經由重分佈基板內連接。導電連接器在重分佈基板的第一側上。密封劑密封導電連接器以及複數個模組,密封劑在導電連接器的第二側上方延伸,第二側背向重分佈基板。屏蔽層延伸穿過密封劑以與導電連接器進行實體接觸。
根據本揭露的一些實施例,提供一種半導體裝置包括導電連接器、重分佈基板、密封劑、第一模組、第二模組、以及屏蔽層。導電連接器具有第一高度。重分佈基板與導電連接器電性連接。密封劑在重分佈基板上方,密封劑從重分佈基板延伸離開第一距離,第一距離大於第一高度。第一模組嵌入密封劑中並且電性連接到重分佈基板,第一模組具有小於第一距離的第二高度。第二模組嵌入密封劑中。屏蔽層延伸穿過密封劑以與導電連接器進行實體接觸,並且也沿著密封劑的頂表面延伸以位於第一模組以及第二模組上方。
根據本揭露的一些實施例,提供一種製造半導體裝置的方法包括放置複數個模組在基板上,放置導電連接器到基板上,用密封劑密封導電連接器以及複數個模組,形成穿過密封劑的開口以暴露導電連接器的至少一部分,在密封劑上方以及開口中沉積屏蔽層,以與導電連接器進行電性連接。
以下的揭露提供各種許多不同的實施例或範例以實行本揭露之不同特徵。以下敘述各個構件以及排列方式的特定範例,以簡化本揭露。當然,這些僅為範例且非意圖作為限制。例如,若說明書敘述了第一特徵形成於第二特徵之上,即表示可包括上述第一特徵與上述第二特徵係直接接觸的實施例,亦可包括有附加特徵形成於上述第一特徵與上述第二特徵之間,而使上述第一特徵與第二特徵可未直接接觸的實施例。除此之外,在各種範例中,本揭露可能使用重複的參考符號及/或字母。這樣的重複係為了簡化以及清楚之目的,並不表示所討論的各種實施例及/或配置之間的關聯。
此外,空間相關用詞,如:「在…下方」、 「下方」、「較低的」、「上方」、「較高的」等等的類似用詞,可在這裡使用以便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外,這些空間相關用詞意圖涵罩蓋使用中或運算中的裝置之不同方位。設備可被轉向不同方位(旋轉90度或其他方位),且在此使用的空間相關用詞亦可依此相同解釋。
現在將針對為積體電路封裝提供電磁干擾(electromagnetic interference, EMI)屏蔽層的特定實施例來描述一些實施例。然而,實施例可以以多種方式來實現,並且不旨於限制在此描述的精確實施例。
現在參考第1圖,示出了第一基板101,在其上附接了第一模組107、第二模組109、第三模組111以及第四模組113。在一些實施例中,第一基板101可以是中介層(interposer)基板,像是有機基板、陶瓷基板、矽基板等。
在準備模組(例如,第一模組107、第二模組109、第三模組111以及第四模組113)的附接時,可以根據適用的製造製程來處理第一基板101以在第一基板101形成重分佈結構。例如,第一基板101包括基板芯(substrate core)102。基板芯102可以由玻璃纖維、樹脂、填充物、其他材料、以及/或其組合形成。基板芯102可以由有機以及/或無機材料形成。在一些實施例中,基板芯102包括嵌入內部的一個或多個被動構件(未圖示)。在另一些實施例中,基板芯102可以包括其他材料或構件。
導電導孔104形成為延伸穿過基板芯102。在一些實施例中,導電導孔104包括像是銅、銅合金、或其他導體的導電材料,並且可以包括阻擋層、襯墊、晶種層、以及/或填充材料。導電導孔104提供從基板芯102的一側到基板芯102的另一側的垂直電性連接。例如,一些導電導孔104在基板芯102的一側的導電特徵與基板芯102的一相反側的導電特徵之間耦接。例如,可以使用例如鑽孔製程、微影技術、雷射製程、或其他方法形成用於導電導孔104的孔,然後用導電材料填充導電導孔104的孔。在一些實施例中,導電導孔104是中空的導電導孔,其中心填充有絕緣材料。
一旦形成了導電導孔104,則在基板芯102的相反的兩側上形成重分佈結構106A以及106B。重分佈結構106A以及106B藉由導電導孔104以及扇出電訊號(fan-out electrical signals)電性耦接。每個重分佈結構106A以及106B都包括介電層以及金屬化圖案。每個相應的金屬化圖案具有線部分,並且沿著相應的介電層的主表面延伸,並且具有延伸穿過相應的介電層的導孔部分。
在另一些實施例中,第一基板101可以不是中介層基板,而是第一重分佈層。在一些實施例中,第一重分佈層包括嵌入一系列介電層(例如三或四個介電層)內的一系列導電層(例如兩個或三個導電層),其不僅用於提供訊號的導電路由(conductive routing),也可以用於提供像是積體電感器或電容器的結構。在一些實施例中,一系列介電層中的第一介電層在例如支撐基板(第1圖中未單獨示出)上方形成,並且一系列介電層中的第一介電層可以是例如聚苯並噁唑(polybenzoxazole, PBO),但是可以使用任何合適的材料,例如聚醯亞胺(polyimide)或聚醯亞胺衍生物。可以使用例如旋塗製程來放置一系列介電層中的第一介電層,但是可以使用任何合適的方法。
在形成一系列介電層中的第一介電層之後,可以藉由去除一系列介電層中的第一介電層的一部分,來形成穿過一系列介電層中的第一介電層的開口。可以使用合適的光微影遮罩以及蝕刻製程來形成開口,但是可以使用任何一種(或多種)合適的製程來圖案化一系列介電層中的第一介電層。
一旦形成並圖案化了一系列介電層中的第一介電層,一系列導電層中的第一導電層在一系列介電層中的第一介電層上方形成,並且穿過形成在一系列介電層中的第一介電層中的開口。在一些實施例中,可以經由首先經由像是化學氣相沉積(chemical vapor deposition, CVD)或濺鍍的合適的形成製程形成鈦銅合金的晶種層,以形成一系列導電層中的第一導電層。然後可以形成光阻以覆蓋晶種層,接著可以對光阻層進行圖案化,以暴露出晶種層中一些部分,前述的一些部分為位於期望一系列導電層中的第一導電層位於的那些部分。
一旦形成並且圖案化光阻,就可以經由諸如鍍覆的沉積製程在晶種層上形成諸如銅的導電材料。導電材料可以形成為具有大約1μm至大約10μm之間的厚度,例如約5μm。然而,儘管所討論的材料以及方法適合於形成導電材料,但是這些材料僅是示例性的。任何其他合適的材料(例如鋁銅(AlCu)或金(Au))以及任何其他合適的形成製程(例如化學氣相沉積或物理氣相沉積(physical vapor deposition, PVD))也可以用於形成一系列導電層中的第一導電層。一旦形成導電材料,就可以經由諸如灰化(ashing)的合適的去除製程來去除光阻。另外,在去除光阻之後,可以藉由例如使用導電材料作為遮罩的合適的蝕刻製程來去除被光阻覆蓋的晶種層的那些部分。
一旦形成了一系列導電層中的第一導電層,就可以藉由重複與與一系列介電層中的第一介電層以及一系列導電層中的第一導電層類似的操作來形成一系列介電層中的第二介電層以及一系列導電層中的第二導電層。可以根據需要重複這些操作,以將一系列導電層中的每一個導電層電性連接到一系列導電層中的下覆的導電層,並且可以根據需要重複多次,直到一系列導電層中的最上面的導電層以及一系列介電層中的最上面的介電層形成。在一些實施例中,可以繼續進行一系列導電層以及一系列介電層的沉積以及圖案化,直到第一重分佈層具有期望數量的層,但是可以使用任何適當數量的單獨層。
另外,在又一實施例中,代替在支撐基板上方形成包括一系列導電層以及一系列介電層的第一基板101,將一系列導電層以及一系列介電層代替為在半導體晶圓上形成。在這樣的實施例中,晶圓可以包括主動以及被動裝置以提供期望的功能,以及包括複數個金屬化層以內連接(interconnect)各種主動以及被動裝置。一旦形成金屬化層,就可以經由例如接觸墊與複數個金屬化層電性連接來形成一系列導電層以及一系列介電層。
一旦形成第一基板101,則將第一模組107、第二模組109、第三模組111以及第四模組113附接到第一基板101。在一些實施例中,可選擇以及/或設計第一模組107、第二模組109、第三模組111以及第四模組113中的每一個,以便與其餘模組結合工作,以獲得期望的功能。例如,在一些實施例中,第一模組107、第二模組109、第三模組111以及第四模組113可以各自獨立地是諸如晶片上系統(system on chip, SoC)模組、多層陶瓷電容器(multilayer ceramic capacitor, MLCC)模組、動態隨機存取記憶體(dynamic random access memory, DRAM)模組、積體被動裝置(integrated passive device)模組等。然而,可以利用具有任何期望功能的任何合適的模組。
在非常特定的實施例中,第一模組107可以是晶片上系統模組。在這樣的實施例中,第一模組107可以是例如邏輯裝置、中央處理單元(central processing unit, CPU)、輸入/輸出晶粒、電源管理積體電路、混合訊號積體電路、這些的組合等,並且可以具有在大約30μm至大約800μm之間的第一高度H1 。然而,可以使用任何合適的功能以及任何合適的高度。
在同一實施例中,第二模組109可以是被動模組,其包括被動裝置,例如電阻器、電感器、電容器、跳線器(jumper)、這些的組合等。在特定實施例中,第二模組109是電容器,例如多層陶瓷電容器(MLCC),並且可以具有在大約50μm至大約1000μm之間的第二高度H2 。然而,可以使用任何合適的被動裝置。
繼續此實施例,第三模組111可以是另一個晶片上系統模組。在一些實施例中,第三模組111可以類似於第一模組107,但是被配置為與第一模組107結合作用,並且可以具有在大約30μm至大約800μm之間的第三高度H3 。然而,可以使用任何合適的功能。
第四模組113可以是類似於第二模組109的被動裝置。例如,第四模組113可以是諸如積體電容器之類的積體被動裝置,並且可以具有在大約50μm至大約1000μm之間的第四高度H4 。然而,可以使用任何合適的功能。
第一模組107、第二模組109、第三模組111以及第四模組113中的每一個經由第一外部連接115連接到第一基板101。在一些實施例中,第一模組107、第二模組109、第三模組111以及第四模組113中的每一個可以包括第一外部連接115,在一些實施例中,第一外部連接115是球柵陣列(ball grid array, BGA),其包括諸如焊料(solder)的共晶材料(eutectic material),但是可以使用任何合適的材料。
在第一外部連接115是焊料凸塊(solder bump)的實施例中,可以使用落球法(ball drop method),例如直接落球製程,以形成第一外部連接115。在另一些實施例中,可以藉由首先經由諸如蒸鍍、電鍍、印刷、焊料轉移之類的任何合適的方法形成錫層,然後執行回流(reflow)以將材料成形為具有高度在大約20μm至約200μm之間的期望的凸塊形狀,而形成焊料凸塊。但是,可以使用任何合適的尺寸。
一旦在模組以及/或第一基板101中的一者或兩者上形成第一外部連接115,則第一模組107、第二模組109、第三模組111以及第四模組113中的每一個被放置成與第一基板101的相應導電部分接觸。在一些實施例中,第一模組107、第二模組109、第三模組111以及第四模組113可以使用例如拾取以及放置製程而各自被放置成與第一基板101實體接觸。然而,可以使用任何合適的製程來使第一模組107、第二模組109、第三模組111以及第四模組113與第一基板101實體以及電性接觸。
一旦使第一模組107、第二模組109、第三模組111以及第四模組113被放置成接觸,就執行接合。例如,在第一外部連接115是焊料凸塊的實施例中,接合製程可以包括回流製程,由回流製程使第一外部連接115的溫度升高到第一外部連接115將液化並流動的點,一旦第一外部連接115重新固化(resolidify),從而將第一模組107、第二模組109、第三模組111以及第四模組113中的每一個接合。
然而,儘管已經描述第一外部連接115是焊料凸塊作為接合方法的特定實施例,但這僅是示例性的,而不是限制性的。而是,可以使用任何適合類型的外部連接(例如導電柱)以及/或任何其他適當類型的接合(例如熔融接合、混合接合、或金屬對金屬接合)。這些以及所有這樣的類型以及方法可以用於將第一模組107、第二模組109、第三模組111以及第四模組113連接到第一基板101。
第1圖另外示出了導電立方體117或導電柱在第一基板101上的放置,以便提供電性連接以完成到屏蔽層501的頂側接地(第1圖中未圖示,但在下面關於第5圖進一步示出以及描述)。在一些實施例中,導電立方體117可以是一種或多種導電材料,諸如銅、銀、鋁、鈦或不銹鋼,但是可以使用任何合適的導電材料。
另外,可以調整導電立方體117的尺寸以便在第一基板101與屏蔽層501之間提供適合的連接。這樣,在一些實施例中,導電立方體117可以具有在大約50μm至大約500μm之間的第一寬度W1 ,並且可以具有在大約50μm至大約500μm之間的第一長度(在第1圖中未圖示,因為第一長度延伸進出圖的平面)。然而,可以使用任何合適的尺寸,例如100μm。
導電立方體117可以另外具有第五高度H5 ,第五高度H5 允許隨後的去除製程在密封製程(第1圖中未圖示,但是在下面關於第2圖示出以及描述)之後暴露出導電立方體117。在一些實施例中,導電立方體117可以具有在大約50μm至大約500μm之間的第五高度H5 。然而,可以使用任何合適的高度,例如100μm。
為了將導電立方體117接合到第一基板101,可以利用第二外部連接119。在此實施例中,第二外部連接119可以是焊料材料,例如焊膠或氧焊保護劑(oxygen solder protection,  OSP),但是可以使用任何合適的材料。在一些實施例中,可以使用模版印刷方法(stencil printing method)、噴射印刷方法(jet printing method)、或注射器(syringe)來施加第二外部連接119,但是可以使用任何合適的施加方法,然後將其回流。
一旦在導電立方體117以及/或第一基板101中的一者或兩者上形成第二外部連接119,即將導電立方體117放置成與第一基板101的相應導電部分接觸。在一些實施例中,可以使用例如拾取以及放置製程將導電立方體117中的每一個與第二外部連接119實體接觸。然而,可以使用任何合適的製程以將導電立方體117放置成與第一基板101電性接觸。
一旦將導電立方體117放置成接觸,就執行接合。例如,在第二外部連接119是焊膠的實施例中,接合製程可以包括回流製程,由此第二外部連接119的溫度升高到第二外部連接119將液化並流動的點,一旦第二外部連接119重新固化,從而將導電立方體117與第一基板接合。
第2圖示出了導電立方體117、第一模組107、第二模組109、第三模組111以及第四模組113的密封。密封可以在模制裝置中執行,模制裝置可以包括頂部模制部分以及可與頂部模制部分分離的底部模制部分。當頂部模制部分降低至與底部模制部分相鄰時,可以形成用於第一基板101、導電立方體117、以及第一模組107、第二模組109、第三模組111以及第四模組113的模腔(molding cavity)。
在密封製程中,可以將頂部模制部分與底部模制部分相鄰放置,從而將第一基板101、導電立方體117、以及第一模組107、第二模組109、第三模組111以及第四模組113封閉在模腔內。一旦被封閉,頂部模制部分以及底部模制部分可以形成氣密密封(airtight seal),以便控制氣體從模腔的流入以及流出。一旦密封,就可以將密封劑201放置在模腔內。
密封劑201可以是環氧樹脂(epoxy)或模制化合物樹脂,例如聚醯亞胺、聚苯硫醚(Polyphenylene sulfide, PPS)、聚二醚酮(polyetheretherketone, PEEK)、聚醚碸(Polyethersulfone, PES)、耐熱結晶樹脂、其組合等。密封劑201可以在頂部模制部分以及底部模制部分對準之前被放置在模腔中,或者可以使用壓縮模制(compression molding)、傳遞模制(transfer molding)等經由注入口被注入到模腔中。
一旦將密封劑201放置到模腔中,使得密封劑201密封第一基板101、導電立方體117、以及第一模組107、第二模組109、第三模組111以及第四模組113,可以固化密封劑201以便硬化密封劑201以獲得最佳保護。儘管確切的固化製程至少部分取決於用於密封劑201而選擇的特定材料,但是在選擇模制化合物作為密封劑201的實施例中,固化可以經由諸如將密封劑201加熱到大約100ºC至大約200ºC之間的製程進行,例如大約125ºC,持續大約60秒至大約3000秒,例如大約600秒。另外,引發劑以及/或催化劑可以被包括在密封劑201內以更好地控制固化製程。
然而,如本領域具有通常知識者將認識到的,上述固化製程僅是示例性製程,並不意味著限制當前的實施例。也可以使用其他固化製程,例如輻射或甚至允許密封劑201在環境溫度下硬化。可以使用任何合適的固化製程,並且所有這樣的製程完全旨在包括在本文所討論的實施例的範圍內。
在一些實施例中,密封劑201可以被放置以具有大於第一高度H1 、第二高度H2 、第三高度H3 、第四高度H4 以及第五高度H5 的第六高度H6 。這樣,第六高度H6 無需研磨就足以保護導電立方體117、第一模組107、第二模組109、第三模組111以及第四模組113中的每一個,同時仍然足夠薄以使得可以在後續製程操作中暴露導電立方體117,而無需研磨密封劑201。這樣,在一些實施例中,第六高度H6 可以在大約100μm至大約1,000μm之間。
另外,密封劑201可以形成為具有第二寬度W2 ,第二寬度W2 大於導電立方體117的第一寬度W1 ,並且也足以覆蓋導電立方體117、第一模組107、第二模組109、第三模組111以及第四模組113。在一些實施例中,第二寬度W2 可以在大約3mm至大約80mm之間。然而,可以使用任何合適的尺寸。
第3圖示出了將第一基板101以及密封劑201放置在具有雷射器301的處理系統中。在一些實施例中,利用雷射器形成穿過密封劑201的第一開口401(第3圖中未圖示,但在下面關於第4圖示出以及描述)以暴露導電立方體117。在一些實施例中,第一基板101以及雷射器301可以被定位成使得雷射以在與密封劑201的法線呈大約0度(例如,垂直於密封劑201)至大約85度被導向密封劑201。另外,可以將雷射器301設定為具有大約1W至大約100W之間的雷射鑽孔功率。然而,可以設定任何合適的參數。
第4圖示出了由雷射鑽孔製程結果形成的第一開口401。在一些實施例中,第一開口401延伸穿過密封劑201以暴露導電立方體117。在特定實施例中,第一開口401可以形成為具有小於導電立方體117的第一寬度W1 的第三寬度W3 (例如, W3 /W1 <1,例如介於大約0.1至大約0.9之間)。另外,第一開口401延伸穿過密封劑201的第一深度D1 在大約10μm至大約1950μm之間。然而,可以使用任何合適的尺寸。
也可以形成第一開口401,以確保用於形成屏蔽層501(第4圖中未圖示,但是下面關於第5圖進一步示出以及描述)的後續沉積製程在第一開口401內具有足夠的覆蓋率。例如,在其中使用諸如濺射的物理氣相沉積製程形成屏蔽層501的實施例中,第一開口401的第三寬度W3與第一開口401的第一深度D1 之比值可以在大約4.5以及大約0.3之間。但是,可以使用任何合適的比率。
另外,儘管已經使用雷射鑽孔製程來描述形成第一開口401的一個特定實施例,但這僅是示例性的而非限制性的。而是,可以利用形成第一開口401的任何合適的方法,例如藉由利用光微影遮罩以及蝕刻製程。所有這些方法完全旨在包括在實施例的範圍內。
第5A圖示出了在密封劑201上方並沿著密封劑201的側壁形成屏蔽層501,並且也延伸穿過密封劑201以與導電立方體117進行實體以及電性連接。在一些實施例中,屏蔽層501可以是三層屏蔽層,包括第一導電材料、第二導電材料、以及第三導電材料。然而,可以使用任何合適數量的層,例如單層材料或四層或更多層材料。
在一些實施例中,第一導電材料可以是諸如不銹鋼、銅、鈦、鉑、鎳、銀、這些的組合等的導電材料。可以使用諸如物理氣相沉積(例如,濺射)、化學氣相沉積、這些的組合等的方法將第一導電材料沉積至大約0.01μm至大約10μm的厚度。然而,可以使用任何合適的材料、厚度、以及沈積方法。
第二導電材料可以形成在第一導電材料上方並且可以包括與第一導電材料不同的材料,諸如銅、不銹鋼、鈦、鉑、鎳、銀、這些的組合等。可以使用物理氣相沉積(例如,濺射)、化學氣相沉積、電鍍、化學鍍、這些的組合等將第二導電材料沉積至大約0.01μm至大約10μm的厚度。然而,可以使用任何合適的材料、厚度、以及製造方法。
第三導電材料可以形成在第二導電材料上方,並且可以包括與第二導電材料不同的材料,例如不銹鋼、銅、鈦、鉑、鎳、銀、這些的組合等。可以使用物理氣相沉積(例如濺射)、化學氣相沉積,這些的組合等將第三導電材料沉積至大約0.01μm至大約10μm的厚度。然而,可以使用任何合適的材料、厚度、以及製造方法。
一旦屏蔽層501被沉積,則整個結構的厚度可以小於使用其他技術可達成的厚度。例如,在一些實施例中,整個結構可以具有在大約50μm至大約2000μm之間的第七高度H7 。然而,可以使用任何合適的高度。
第5A圖額外示出了第二外部連接器503在第一基板101與導電立方體117相對的一側上的放置。在一些實施例中,第二外部連接器503可以是諸如球柵陣列的焊球,其包括諸如焊料的共晶材料,但是可以使用任何合適的材料。在第二外部連接器503是焊料凸塊的實施例中,第二外部連接器503可以使用落球法形成,例如直接落球製程。在另一些實施例中,可以藉由首先經由諸如蒸鍍、電鍍、印刷、焊料轉移的任何合適的方法形成錫層,然後執行回流以便將材料成形為高度在大約20 µm至大約200 µm之間的期望的凸塊形狀,以形成焊料凸塊。
第5B圖示出了第二外部連接器503的平面圖,並有助於示出利用導電立方體117的好處之一。藉由利用導電立方體117進行與屏蔽層501的電性連接,屏蔽層501不需要形成為使其實體上位於第一基板101的與第一模組107相對的一側,而只是為了電性連接至第一基板101。這樣,經過專門設計的專門設備能夠接受沿著第一基板101的背側的屏蔽層501的存在可以被去除,從而節省金錢,並使製造製程更簡單並且更具成本效益。
此外,藉由從第一基板101的背側去除屏蔽層501,可以減小設計以為屏蔽層501留出空間的排除區域(keep out zone, KOZ)。例如,第5B圖所示的排除區域505是從結構的邊緣到多個第二外部連接器503中的第一個的區域,或者是第二外部連接器503被排除的區域。在一些實施例中,排除區域505可以從結構的邊緣向內延伸大約10μm至大約1950μm之間的第一距離D1 。然而,可以使用任何合適的距離。
這樣,藉由使用導電立方體117(具有低成本)以及拾取以及放置製程(其也具有低成本),可以降低將屏蔽層501接地的總成本。另外,與藉由其本身使用任一金屬蓋或者使用需要背面或側面接地方法的方法(此方法可能影響良率損失)相比,使用導電立方體117可以實現更薄的裝置。這甚至更具成本效益(甚至進一步降低了成本),當可以同時移除諸如托盤的專用結構時,並且同時減小了排除區域,以允許進一步使用此結構的表面積。所有這些改善有助於降低裝置的成本以及尺寸。
第6圖示出了另一種製程,由此代替使用導電立方體117,而在第一基板101上代替形成導電柱801(在第6圖中未圖示,但在下面關於第8圖示出以及描述)。在一些實施例中,可以藉由首先在第一基板101上方形成第一晶種層601來開始形成導電柱801。第一晶種層601形成在第一基板101上方,並且是有助於在隨後的製程操作中形成較厚層的薄層導電材料。第一晶種層601可以包括後接銅層的鈦層。取決於期望的材料,可以使用諸如濺射、蒸鍍或電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition, PECVD)製程的製程來生成第一晶種層601。第一晶種層601可以形成為具有大約0.5μm至大約5μm之間的厚度。然而,可以使用任何合適的厚度。
第7圖示出,一旦形成第一晶種層601,就在第一晶種層601上方放置光阻701並對其進行圖案化。在一些實施例中,光阻701可以是濕膜光阻或乾膜光阻。在光阻701是濕膜光阻的實施例中,可以將光阻701放置在第一晶種層601上,例如使用旋塗技術使其高度在大約75μm至大約550μm之間。一旦就位,然後可以藉由將光阻701暴露於圖案化的能量源(例如,圖案化的光源)以引起化學反應,從而在光阻701的那些暴露於圖案化的光源的部分中引起物理變化,以對光阻701進行圖案化。然後將顯影劑施加到已曝光的光阻701上,以利用物理變化,並根據所需的圖案選擇性地去除光阻701的曝光部分或光阻701的未曝光部分,以形成第二開口703。
在一些實施例中,形成在光阻701中的第二開口703是用於導電柱801的圖案。在一些實施例中,第二開口703可以形成為具有在大約50μm至大約500μm之間的第四寬度W4 。然而,可以使用任何合適的尺寸,例如100μm。
第8圖示出了在光阻701的第二開口703內形成導電柱801的情況。在一些實施例中,在光阻701內形成導電柱801並包括一種或多種導電材料,例如銅、鎢、其他導電金屬等。導電柱801可以例如藉由電鍍、化學鍍等形成。在一些實施例中,使用電鍍製程,其中將第一晶種層601以及光阻701浸沒或浸入電鍍溶液中。第一晶種層601的表面電性連接到外部直流電源供應器的負極,使得第一晶種層601在電鍍製程中用作為陰極。固態導電陽極(例如銅陽極)也浸入溶液中,並且附接到電源供應器的正極。來自陽極的原子溶解到溶液中,陰極(例如,第一晶種層601)從中獲取溶解的原子,從而在光阻701的第二開口703內電鍍第一晶種層601的暴露導電區域。
在一些實施例中,導電柱801可以形成為第二開口703的形狀,並且因此具有第四寬度W4 。另外,導電柱801可以形成為具有第八高度H8 以允許隨後連接至屏蔽層501,但仍小於隨後施加的密封劑201的高度(例如,第六高度H6 )。在一些實施例中,第八高度H8 可以在大約60μm至大約2000μm之間。然而,可以使用任何合適的尺寸。
第9圖示出,一旦使用光阻701以及第一晶種層601形成導電柱801,就可以使用適當的去除製程去除光阻701。在一些實施例中,可以使用電漿灰化製程來去除光阻701,由此可以提高光阻701的溫度,直到光阻701經歷熱分解並且可以被去除為止。然而,可以使用任何其他合適的製程,例如濕式剝離。光阻701的去除可以暴露第一晶種層601的下覆部分。
一旦暴露,就可以執行去除第一晶種層601的暴露部分。在一些實施例中,第一晶種層601的暴露部分(例如,未被導電柱801覆蓋的那些部分)可以藉由例如濕式或乾式蝕刻製程來去除。例如,在乾式蝕刻製程中,可以使用導電柱801作為遮罩將反應物導向第一晶種層601。在利用濕式蝕刻製程的另一實施例中,可以將蝕刻劑噴灑或以其他方式使其與第一晶種層601接觸,以去除第一晶種層601的暴露部分。在第一晶種層601的暴露部分被蝕刻掉之後,第一基板101的一部分被暴露。
另外,在利用濕式蝕刻製程的實施例中,濕式蝕刻製程不僅可以去除第一晶種層601的被導電柱801暴露的那些部分,而且也可以蝕刻被導電柱801覆蓋的第一晶種層601的一部分。這樣,濕式蝕刻製程可以實際上使第一晶種層601凹陷遠離導電柱801的側壁並底切(undercut)導電柱801。在特定實施例中,第一晶種層601可以凹陷介於大約0.01μm至大約1μm之間的第二距離D2 。然而,可以使用任何合適的距離。
在去除第一晶種層601的暴露部分之後,第一晶種層601以及導電柱801的組合可以具有在大約40μm至大約1990μm之間的第九高度H9 。然而,可以使用任何合適的高度。
第10圖示出了在形成導電柱801之後將第一模組107、第二模組109、第三模組111以及第四模組113放置在第一基板101上的情況。第一模組107、第二模組109、第三模組111以及第四模組113可以如以上關於第1圖所描述地執行。例如,第一模組107、第二模組109、第三模組111以及第四模組113中的每一個可以使用例如拾取以及放置製程而被放置,然後可以使用例如回流製程以將第一模組107、第二模組109、第三模組111以及第四模組113接合到第一基板101。
第10圖另外示出了密封劑201圍繞第一模組107、第二模組109、第三模組111、第四模組113以及導電柱801的放置。在一些實施例中,密封劑201可以如上面關於第2圖所描述地被放置。然而,可以使用任何放置密封劑201的合適的方法。
第11圖示出了穿過密封劑201以暴露導電柱801的第一開口401的形成。在一些實施例中,第一開口401可以如以上關於第4圖所描述地形成,例如藉由使用雷射鑽孔製程以去除密封劑201的材料直到暴露出導電柱801為止。然而,可以使用形成第一開口401的任何合適的方法。
第12圖示出了屏蔽層501在密封劑201上方以及穿過密封劑201的沉積,以進行與導電柱801的實體以及電性連接,以及第二外部連接器503的放置。在一些實施例中,屏蔽層501以及第二外部連接器503可以如以上關於第5圖所描述地形成以及放置。例如,一系列導電材料(例如,三層不銹鋼、銅以及不銹鋼)可以沉積在密封劑201上方並且穿過密封劑 201。然而,可以使用任何合適的材料以及方法。
經由利用第6圖至第12圖中描述的微影放置以及鍍覆製程,可以容易地控制導電柱801的尺寸以及位置。另外,藉由控制第一開口401的尺寸,可以在屏蔽層501的沉積期間獲得良好的濺射覆蓋率。這樣,可以在不使用其他技術(例如會影響良率的背面或側面研磨)或是在沒有密封的情況下屏蔽層可能太脆弱的情況下獲得屏蔽層501。這樣,可以使用低成本製程使整個裝置變薄而不會影響良率。
根據一些實施例,一種半導體裝置包括重分佈基板、複數個模組、導電連接器、密封劑、以及屏蔽層。複數個模組在重分佈基板的第一側上,複數個模組經由重分佈基板內連接。導電連接器在重分佈基板的第一側上。密封劑密封導電連接器以及複數個模組,密封劑在導電連接器的第二側上方延伸,第二側背向重分佈基板。屏蔽層延伸穿過密封劑以與導電連接器進行實體接觸。在一些實施例中,導電連接器是導電柱。在一些實施例中,導電連接器經由晶種層連接到重分佈基板。在一些實施例中,導電連接器經由焊膠連接到重分佈基板。在一些實施例中,複數個模組中的第一模組是晶片上系統模組。在一些實施例中,複數個模組中的第二模組是積體被動裝置。在一些實施例中,導電連接器是導電立方體。
根據另一些實施例,一種半導體裝置包括導電連接器、重分佈基板、密封劑、第一模組、第二模組、以及屏蔽層。導電連接器具有第一高度。重分佈基板與導電連接器電性連接。密封劑在重分佈基板上方,密封劑從重分佈基板延伸離開第一距離,第一距離大於第一高度。第一模組嵌入密封劑中並且電性連接到重分佈基板,第一模組具有小於第一距離的第二高度。第二模組嵌入密封劑中。屏蔽層延伸穿過密封劑以與導電連接器進行實體接觸,並且也沿著密封劑的頂表面延伸以位於第一模組以及第二模組上方。在一些實施例中,屏蔽層沿著密封劑的側壁延伸,側壁與頂表面成直角。在一些實施例中,半導體裝置更包括位於導電連接器以及重分佈基板之間的晶種層。在一些實施例中,晶種層凹陷遠離導電連接器的側壁。在一些實施例中,半導體裝置更包括位於導電連接器以及重分佈基板之間的焊膠。在一些實施例中,導電連接器是銅立方體。在一些實施例中,導電連接器是銅柱。
根據又一些實施例,一種製造半導體裝置的方法包括放置複數個模組在基板上,放置導電連接器在基板上,用密封劑密封導電連接器以及複數個模組,形成穿過密封劑的開口以暴露導電連接器的至少一部分,在密封劑上方以及開口中沉積屏蔽層,以與導電連接器進行電性連接。在一些實施例中,執行沉積屏蔽層是在密封劑的任何研磨之前進行的。在一些實施例中,放置導電連接器的操作包括拾取以及放置製程。在一些實施例中,放置導電連接器的操作更包括沉積晶種層,在晶種層上方圖案化光阻,並且經由光阻將導電連接器鍍覆在晶種層上。在一些實施例中,方法更包括去除光阻,然後濕式蝕刻晶種層。在一些實施例中,濕式蝕刻晶種層使晶種層凹陷遠離導電連接器的側壁。
前面概述數個實施例之特徵,使得本技術領域中具有通常知識者可更好地理解本揭露之各方面。本技術領域中具有通常知識者應理解的是,可輕易地使用本揭露作為設計或修改其他製程以及結構的基礎,以實現在此介紹的實施例之相同目的及/或達到相同優點。本技術領域中具有通常知識者亦應理解的是,這樣的等效配置並不背離本揭露之精神以及範疇,且在不背離本揭露之精神以及範疇的情形下,可對本揭露進行各種改變、替換以及更改。
101:第一基板 102:基板芯 104:導電導孔 106A,106B:重分佈結構 107:第一模組 109:第二模組 111:第三模組 113:第四模組 115:第一外部連接 117:導電立方體 119:第二外部連接 201:密封劑 301:雷射器 401:第一開口 501:屏蔽層 503:第二外部連接器 601:第一晶種層 701:光阻 703:第二開口 801:導電柱 D1:第一深度/第一距離 D2:第二距離 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 H5:第五高度 H6:第六高度 H7:第七高度 H8:第八高度 H9:第九高度 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度
從以下的詳細描述並閱讀所附圖式以最佳理解本揭露之各方面。應注意的是,不同特徵並未一定按照比例繪製。事實上,可能任意的放大或縮小不同特徵的大小及幾何尺寸,以做清楚的說明。 第1圖示出了根據一些實施例的導電連接器的放置。 第2圖示出了根據一些實施例的密封製程。 第3圖示出了根據一些實施例的用於雷射製程的密封劑的放置。 第4圖示出了根據一些實施例的穿過密封劑的開口的形成。 第5A圖以及第5B圖示出了根據一些實施例的屏蔽層的沉積。 第6圖示出了根據一些實施例的晶種層的沉積。 第7圖示出了根據一些實施例的光阻層的沉積以及圖案化。 第8圖示出了根據一些實施例的具有晶種層的導電連接器的形成。 第9圖示出了根據一些實施例的光阻的去除。 第10圖示出了根據一些實施例的密封製程。 第11圖示出了根據一些實施例的開口的形成。 第12圖示出了根據一些實施例的屏蔽層的沉積。
101:第一基板
107:第一模組
109:第二模組
111:第三模組
113:第四模組
201:密封劑
501:屏蔽層
503:第二外部連接器
601:第一晶種層
801:導電柱

Claims (11)

  1. 一種半導體裝置,包括:一重分佈基板;複數個模組,在該重分佈基板的一第一側上,該等模組經由該重分佈基板內連接;一導電連接器,在該重分佈基板的該第一側上並從該第一側突出,其中該導電連接器在該重分佈基板的該第一側之上具有一第一高度;一密封劑,密封該導電連接器以及該等模組,該密封劑在該導電連接器的一第二側上方延伸,該第二側背向該重分佈基板,其中該密封劑該重分佈基板的該第一側之上具有一第二高度,該第一高度低於該第二高度;一屏蔽層,延伸穿過該密封劑以與該導電連接器進行實體接觸;以及一晶種層,位於該導電連接器與該重分佈基板之間,凹陷遠離該導電連接器的一側壁。
  2. 如請求項1所述的半導體裝置,其中該導電連接器是一導電柱或一導電立方體。
  3. 如請求項2所述的半導體裝置,其中該導電連接器經由該晶種層連接至該重分佈基板。
  4. 如請求項1所述的半導體裝置,其中該等模組中的一第一模組是一晶片上系統模組或一積體被動裝置。
  5. 一種半導體裝置,包括:一導電連接器,該導電連接器具有一第一高度;一重分佈基板,與該導電連接器電性連接,其中該導電連接器附接到該重分 佈基板的一第一側並從該第一側突出;一密封劑,在該重分佈基板上方,該密封劑從該重分佈基板的該第一側延伸離開一第一距離,該第一距離大於該第一高度;一第一模組,嵌入該密封劑中並且電性連接到該重分佈基板,該第一模組的一第二高度小於該第一距離;一第二模組,嵌入該密封劑中;一屏蔽層,延伸穿過該密封劑以與該導電連接器進行實體接觸,並且也沿著該密封劑的一頂表面延伸以位於該第一模組以及該第二模組上方;以及一晶種層,位於該導電連接器與該重分佈基板之間,凹陷遠離該導電連接器的一側壁。
  6. 如請求項5所述的半導體裝置,其中該屏蔽層沿著該密封劑的一側壁延伸,該側壁與該頂表面成一直角。
  7. 如請求項5所述的半導體裝置,其中該導電連接器是一銅立方體或一銅柱。
  8. 一種製造半導體裝置的方法,包括:放置複數個模組在一基板的一第一側上;放置一導電連接器在該基板的該第一側上,其中該導電連接器在該基板的該第一側之上具有一第一高度;用一密封劑密封該導電連接器以及該等模組,其中該密封劑在該基板的該第一側之上具有一第二高度,該第一高度低於該第二高度;形成穿過該密封劑的一開口以暴露該導電連接器的至少一部分;以及在該密封劑上方以及該開口中沉積一屏蔽層,以與該導電連接器進行電性連 接,其中放置該導電連接器的操作包括濕式蝕刻一晶種層使該晶種層凹陷遠離該導電連接器的一側壁。
  9. 如請求項8所述的製造半導體裝置的方法,其中在對該密封劑進行任何研磨之前,執行沉積該屏蔽層的操作。
  10. 如請求項8所述的方法,其中放置該導電連接器的操作包括一拾取以及放置製程。
  11. 如請求項8所述的製造半導體裝置的方法,其中放置該導電連接器的操作更包括:沉積該晶種層;在該晶種層上方圖案化一光阻;以及經由該光阻將該導電連接器鍍覆到該晶種層上;以及去除該光阻。
TW110110575A 2020-03-30 2021-03-24 半導體裝置及其製造方法 TWI798666B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063001923P 2020-03-30 2020-03-30
US63/001,923 2020-03-30
US16/899,980 US11901307B2 (en) 2020-03-30 2020-06-12 Semiconductor device including electromagnetic interference (EMI) shielding and method of manufacture
US16/899,980 2020-06-12

Publications (2)

Publication Number Publication Date
TW202137450A TW202137450A (zh) 2021-10-01
TWI798666B true TWI798666B (zh) 2023-04-11

Family

ID=76508582

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110110575A TWI798666B (zh) 2020-03-30 2021-03-24 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20220359421A1 (zh)
CN (1) CN113053866A (zh)
TW (1) TWI798666B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11682602B2 (en) * 2021-02-04 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US20230170340A1 (en) * 2021-11-30 2023-06-01 Qorvo Us, Inc. Electronic package with interposer between integrated circuit dies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180277489A1 (en) * 2017-03-24 2018-09-27 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
US20190304926A1 (en) * 2018-04-02 2019-10-03 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887776B2 (en) * 2003-04-11 2005-05-03 Applied Materials, Inc. Methods to form metal lines using selective electrochemical deposition
TWI242253B (en) * 2004-10-22 2005-10-21 Advanced Semiconductor Eng Bumping process and structure thereof
US8018034B2 (en) * 2009-05-01 2011-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer after encapsulation and grounded through interconnect structure
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
JP5466785B1 (ja) * 2013-08-12 2014-04-09 太陽誘電株式会社 回路モジュール及びその製造方法
US9633934B2 (en) * 2014-11-26 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semicondutor device and method of manufacture
US9842826B2 (en) * 2015-07-15 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9875979B2 (en) * 2015-11-16 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive external connector structure and method of forming
US10636765B2 (en) * 2017-03-14 2020-04-28 STATS ChipPAC Pte. Ltd. System-in-package with double-sided molding
KR102530753B1 (ko) * 2017-08-11 2023-05-10 삼성전자주식회사 전자기파를 차폐하는 반도체 패키지 및 이를 포함하는 전자 시스템
US10790244B2 (en) * 2017-09-29 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10276511B1 (en) * 2018-04-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package and manufacturing method thereof
KR20200001102A (ko) * 2018-06-26 2020-01-06 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180277489A1 (en) * 2017-03-24 2018-09-27 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
US20180342465A1 (en) * 2017-03-24 2018-11-29 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
US20190304926A1 (en) * 2018-04-02 2019-10-03 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing the same

Also Published As

Publication number Publication date
TW202137450A (zh) 2021-10-01
US20220359421A1 (en) 2022-11-10
CN113053866A (zh) 2021-06-29

Similar Documents

Publication Publication Date Title
TWI683378B (zh) 半導體封裝及其製造方法
CN109786266B (zh) 半导体封装件及其形成方法
US10319681B2 (en) Dummy features in redistribution layers (RDLS) and methods of forming same
US20210143131A1 (en) Device and Method for UBM/RDL Routing
US11855059B2 (en) Fan-out package with cavity substrate
US20220328418A1 (en) Semiconductor Package Including Cavity-Mounted Device
TWI501327B (zh) 三維積體電路及其製造方法
KR20040014432A (ko) 일체식 열 싱크 및 복합 층을 구비한 초소형 전자 패키지
US20220359421A1 (en) Semiconductor Device Including Electromagnetic Interference (EMI) Shielding and Method of Manufacture
CN109786274B (zh) 半导体器件及其制造方法
US20240021506A1 (en) Semiconductor Package Having Multiple Substrates
US11901307B2 (en) Semiconductor device including electromagnetic interference (EMI) shielding and method of manufacture
CN113314505A (zh) 半导体封装及其制造方法
CN112349682A (zh) 半导体器件及其制造方法
TWI812067B (zh) 半導體裝置及其製造方法
CN115799074A (zh) 一种嵌入式封装结构的制作方法
CN112838078A (zh) 半导体器件及其制造方法
CN220510025U (zh) 半导体封装
TWI831749B (zh) 封裝件基板及其製造方法
US20230402402A1 (en) Semiconductor Package and Method
TW202114100A (zh) 半導體裝置的製造方法