TWI533413B - 用於積體電路裝置之３ｄ積體微電子總成及其製造方法（二） - Google Patents

用於積體電路裝置之３ｄ積體微電子總成及其製造方法（二） Download PDF

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Description

用於積體電路裝置之3D積體微電子總成及其製造方法(二) 發明領域
本發明係有關半導體封裝，且更特別有關一其上安裝一半導體裝置之3D中介層。
發明背景
半導體裝置趨勢係在於被封裝在更小封裝體(其保護晶片同時提供晶片外信號連接性)中之更小的積體電路裝置(IC裝置，亦稱為晶片)。近來已經發展並修製將相關晶片堆積在單一封裝體內之3D封裝。3D封裝可導致增高的密度及較小的形狀因數(form factor)、較好的電性效能(因為較短的互連體長度容許具有增高的裝置速度及較低的功率消耗)、較好的異質積造(亦即積造諸如一影像感測器及其處理器等不同的功能層)、及較低的成本。包括先鑽孔(Via-First)、後鑽孔(Via-Last)及中鑽孔(Via-middle)製程等用以形成貫通矽導孔(TSV)之既有3D IC封裝技術係利用先天即複雜且昂貴的半導體微影製程。結果，世上少有公司能負擔每年數十億美元計的CMOS研發費用以求跟上腳步。
另一相關的3D封裝技術係為中介層。一習見的中介層係為一絕緣基材(典型為塑膠或陶瓷)，在基材上、中及/或經過基材形成傳導圖案以提供一用於半導體裝置之電性介面。中介層常使用於採用倒裝晶片方法利用銲球生成晶片與中介層之間的電性連接之晶片組裝技術。中介層可提供 相對於半導體裝置上的電性連接圖案或密度具有一經修改、增加、或減小的連接圖案或密度之電性連接。
更晚近來說，隨著貫通矽導孔來臨，已發展出3D矽及玻璃中介層以增大印刷電路板與積體電路之間的間隙，兩者皆就幾何結構及材料而言，以供使用於系統級封裝(SIP)、封裝體疊加(PoP)、倒裝晶片球柵陣列(fc-BGA)或更晚近的扇出晶圓層級封裝。3D中介層係合併晶圓層級技術與優點以及3D繞佈能力(譬如較高解析度及較細微的間距/密度)。
一習見的3D中介層顯示於第1圖。中介層1係包括一矽基材2、貫通矽導孔3，其延伸經過基材且形成基材的一電接觸部、繞佈層4及SMT相容接觸部5、倒裝晶片連接器6(其上安裝一IC晶片7)。製造中介層1的困難係涉及隨著基材2寬度增大而難以製造之導孔3(譬如需要昂貴的半導體濺鍍工具)。並且，會由於中介層與其上安裝有該中介層的PC板之間的不同熱及機械特徵所造成之熱應力，而使得中介層1與下屬印刷電路板之間的SMT接觸部5失效。需要一互補性、合乎成本效益的TSV解決方案以增強3D中介層的效能。
發明概要
本發明係為可解決習見中介層的缺陷之一3D中介層及其製造方法。
中介層係包括一具有相對的第一及第二表面之晶系基材處置器，其中一凹穴係形成進入第一表面，配置於處置 器中之用以界定凹穴的一表面上之一層的絕緣材料，配置於凹穴中之一順應性介電材料，以及複數個電性互連體。各電性互連體係包括一形成經過晶系基材處置器從第二表面延伸至凹穴之第一孔，一形成經過順應性介電材料藉以從第一孔延伸且對準之第二孔，沿著第一孔的一側壁形成之一層的絕緣材料，以及延伸經過第一及第二孔之傳導材料。
形成中介層之方法係包括形成一凹穴於一具有相對的第一及第二表面之晶系基材處置器中，其中凹穴係形成進入晶系基材處置器的第一表面；將複數個第一孔形成經過晶系基材處置器並從第二表面延伸至凹穴；形成一層的絕緣材料於處置器中之用以界定凹穴的一表面上，及於第一孔的側壁上；形成順應性介電材料於凹穴中；將第二孔形成經過順應性介電材料，使得第二孔的各者從第一孔的一者延伸且與第一孔的該一者對準；以及對於從第一孔的一者延伸、且與第一孔的該一者對準之第二孔的各一者，形成係延伸經過該一第一孔及該一第二孔之傳導材料。
將經由檢閱說明書、申請專利範圍及附圖得知本發明的其他目的及特徵構造。
圖式簡單說明
第1圖是一習見中介層的橫剖側視圖；第2至7圖是依順序顯示形成本發明的中介層之步驟的橫剖側視圖；第8圖是被積造至本發明的中介層之一IC裝置的橫剖 側視圖。
較佳實施例之詳細說明
本發明係為3D中介層，其形成方式如同下文所描述及第2至7圖所顯示。形成製程開始係為如第2圖所示的一晶系基材處置器10。一非限制性範例可包括具有約600μm厚度之晶系基材的一處置器。利用一雷射、一電漿蝕刻製程、一噴砂製程、一機械銑製製程、或任何其他類似方法將一凹穴12形成於處置器中。較佳地，凹穴12藉由光微影術電漿蝕刻形成，其包括形成一層光阻於處置器10上，將光阻層圖案化以曝露處置器10的一選擇部分，且然後進行一電漿蝕刻製程(譬如使用一SF6電漿)以移除處置器10的經曝露部分以形成凹穴12。較佳地，凹穴12延伸不超過晶系基材厚度的3/4，或至少留下約50μm的最小厚度。電漿蝕刻可為異向性、推拔狀、等向性、或其組合。
通孔14隨後被形成經過處置器10的薄化部分，因此從凹穴12延伸至上表面，如第3圖所示。孔14可利用一雷射、一電漿蝕刻製程、電漿與濕蝕刻的一組合、一噴砂製程、或任何類似方法形成。較佳地，通孔14藉由與形成凹穴12類似的方式形成(差異在於孔14一路延伸經過晶系基材處置器10的薄化部分)。電漿矽蝕刻(譬如異向性、推拔狀、等向性、或其組合)係容許具有不同形狀的孔輪廓。較佳地，孔14的輪廓為推拔狀，其中一較小維度位於孔14的凹穴側，且一較大維度位於處置器10的頂表面。較佳地，最小 孔直徑為約10μm，且壁的角度相對於與可供經過其形成孔14之晶系基材表面呈正交的方向位於5°至45°之間，俾使孔在其頂表面上以起在面對凹穴12的表面上具有一更大的橫剖面尺寸。處置器10的全部經曝露表面(或至少是界定凹穴12之表面、孔14的側壁及處置器10的頂表面)係塗覆有一層16的絕緣材料，如第3圖所示(亦即，利用一噴灑製程、一PECVD製程、一電化沉積製程等所施加)。在一較佳的非限制性實施例中，絕緣材料層16可為二氧化矽(SiO2)，利用一PECVD製程所施加，具有100埃(Angstroms)的最小厚度。
凹穴12隨後利用一旋塗製程、一噴灑製程、一配送製程、一電化沉積製程、一層疊製程、或任何其他的類似方法充填一順應性介電材料18，如第4圖所示。一順應性介電質係為在三正交方向皆展現順應性、且可容納晶系基材(~2.6ppm/℃)與Cu(~17ppm/℃)互連體之間的熱膨脹係數(CTE)不匹配之一種相對軟材料(譬如銲罩)。順應性介電材料18較佳係為一聚合物，諸如BCB(苯環丁烯)、銲罩、銲阻、FR4、模具化合物、或BT環氧樹脂。通孔20隨後形成經過介電材料18，並對準於孔14。可利用對於較大尺寸孔20的一CO2雷射(譬如約70μm的斑點尺寸)、或對於較小尺寸孔20(譬如小於50μm直徑)的一UV雷射(譬如在355nm波長之約20μm的斑點尺寸)來形成孔20。可使用小於140ns脈衝長度位於10及50kHz之間的雷射脈衝頻率。較佳地，通孔20具有10μm的最小直徑，且相對於垂直方向傾斜不大於15度。
通孔20的側壁隨後被金屬化(亦即塗覆有一金屬化層22)。金屬化製程較佳開始係為用於移除通孔20內部壁上髒污(由鑽過諸如環氧樹脂、聚醯亞胺、氰酸鹽酯樹脂等介電材料所造成)的任何樹脂之去污製程。該製程係涉及使樹脂髒污與γ丁內酯與水的一混合物作接觸以軟化樹脂髒污，接著以一鹼性過錳酸鹽溶液作處理以移除軟化的樹脂，並以一水性酸性中和劑作處理以中和並移除過錳酸鹽殘留物。在去污處理之後，初始傳導金屬化層22係由無電極銅鍍覆形成，接著係為一光微影術回蝕使得金屬化層(在孔20底部)沿著介電質18延伸遠離孔20且(在孔14頂部)沿著絕緣層16遠離孔14，兩者皆為一段短距離(譬如25μm或以上)。藉由來自表面粗度的一錨固效應在經鍍覆介面獲得黏著。所產生的結構顯示於第4圖。
隨後藉由將一層金屬(譬如藉由金屬濺鍍)沉積於絕緣層16(及從孔14延伸之金屬層22的那些部分)上方、及介電材料18(及從孔20延伸之金屬層22的那些部分)上方，而使金屬接觸部形成於孔組合14/20的兩端。隨後進行一可光成像性阻劑層的沉積，接著是一光微影術步驟(亦即經過一罩幕的UV曝光以及選擇性阻劑層移除)，接著是被光阻移除所曝露的那些部分之選擇性金屬蝕刻，及光阻移除。所產生的結構顯示於第5圖，其中金屬接觸部24配置於孔14上方並電性接觸於自其延伸的金屬層22，且金屬接觸部26配置於孔20上方並電性接觸於自其延伸的金屬層22。
如第6圖所示，可藉由連同光微影術步驟進行一系列的 交替之絕緣與傳導層形成以生成將電接觸部26繞佈至其在中介層底表面上的所欲最終位置之繞佈層28，而使金屬接觸部26被延伸、扇出、或扇入。這些繞佈層亦將順應性介電材料18包封在凹穴12中。繞佈製程完成時，外金屬層可鍍覆有Ni及Au。金屬接觸部24亦可往上延伸，其中藉由金屬沉積及微影性蝕刻形成額外的金屬層(譬如銅)。BGA互連體30及32隨後分別利用一銲料合金的一絲網印刷製程、或藉由一球置放製程、或藉由一鍍覆製程而形成於金屬接觸部24及26上。BGA(球柵陣列)互連體係為用於與對偶導體產生物理及電性接觸之圓弧形導體，通常藉由將金屬球銲接或部份地融化在結合墊上所形成。所產生的結構係為第7圖所示的中介層總成36。
一IC晶片38可隨後被積造(亦即機械性附接或安裝)至中介層36，如第8圖所示，其中BGA互連體30係與IC晶片38的結合墊40接觸且產生電性連接。可利用習見的揀放或晶粒附接設備進行積造。較佳地，這係在一加熱環境中進行，故BGA互連體30係結合於金屬接觸部24及結合墊40(且在其間產生一穩固電性連接)。藉由第8圖所示之所產生的結構，IC晶片38的各結合墊40經由BGA互連體30、金屬接觸部24、延伸經過孔14/20之金屬層22、及金屬接觸部26(延伸經過繞佈層28)而在中介層36底部上被電性耦合至BGA互連體32的至少一者。
上述及圖示的中介層36及其製造方法具有數項優點。第一，孔14/20及其中的金屬層22係形成電性互連體，電性 互連體將信號轉移經過中介層、且將BGA互連體30電性耦合至BGA互連體32。第二，可避免形成經過晶系處置器的長孔，而是形成經過處置器10的一薄化部分之較短的孔14。相較於需要昂貴矽蝕刻設備及處理之經過晶系矽形成較長的孔而言，經過介電質18形成較長的孔20係更容易且需要更便宜的設備及處理。第三，絕緣層16及介電質18的組合提供優異的電性絕緣。第四，因為相較於若中介層主要為貫穿其整體厚度之晶系矽的情形，介電材料18的熱及機械特徵更良好地匹配於將安裝有中介層36之PCB的熱及機械特徵，機械應力係降低。第五，介電材料18額外地提供優異的機械性絕緣。
請瞭解本發明不限於上述及顯示的實施例，而是涵蓋落在申請專利範圍的範疇內之任一及全部變異。譬如，本文對於本發明的指涉並無意限制任一申請專利範圍或申請專利範圍條件的範疇，而是僅指涉可被申請專利範圍的一或多者所涵蓋的一或多個特徵構造。上述材料、製程及數值範例僅為範例，且不應視為限制申請專利範圍。並且，如同申請專利範圍及說明書所得知，不需以所顯示或主張的確切次序進行全部的方法步驟，而是以可容許妥當形成本發明的中介層之任何次序分離地或同時地進行即可。單層的材料可形成為多層的如是或類似材料，且反之亦然。雖然經過孔14/20之金屬接觸部的形成被顯示及描述成沿著孔14/20的側壁所形成之一金屬層22，其可替代性地藉由金屬或其他傳導材料完全地充填孔14/20而被形成。或者， 金屬材料可沿著孔14的側壁被形成同時完全地充填孔20，或反之亦然。
應注意如本文的“上方”及“上”用語皆包含性包括“直接位於~上”(不具有配置其間之中間材料、元件或空間)以及“間接位於~上”(具有配置其間之中間材料、元件或空間)。同理，“相鄰”用語係包括“直接相鄰”(不具有配置其間之中間材料、元件或空間)以及“間接相鄰”(具有配置其間之中間材料、元件或空間)，“安裝至”係包括“直接安裝至”(不具有配置其間之中間材料、元件或空間)以及“間接安裝至”(具有配置其間之中間材料、元件或空間)，且“電性耦合”係包括“直接電性耦合至”(不具有用於將元件電性連接在一起之位於其間的中間材料或元件)以及“間接電性耦合至”(具有用於將元件電性連接在一起之位於其間的中間材料或元件)。譬如，形成一元件“於一基材上方”可包括直接形成該元件於基材上方而其間不具有中間材料/元件、以及間接形成該元件於基材上方而其間具有一或多個中間材料/元件。
1‧‧‧中介層
2‧‧‧矽基材
3‧‧‧貫通矽導孔
4，28‧‧‧繞佈層
5‧‧‧SMT相容接觸部
6‧‧‧倒裝晶片連接器
7,38‧‧‧IC晶片
10‧‧‧晶系基材處置器
12‧‧‧凹穴
14，20‧‧‧通孔
16‧‧‧絕緣材料層
18‧‧‧順應性介電材料
22‧‧‧金屬化層
24，26‧‧‧金屬接觸部
30，32‧‧‧BGA互連體
36‧‧‧中介層總成
40‧‧‧結合墊
第1圖是一習見中介層的橫剖側視圖；第2至7圖是依順序顯示形成本發明的中介層之步驟的橫剖側視圖；第8圖是被積造至本發明的中介層之一IC裝置的橫剖側視圖。
10‧‧‧晶系基材處置器
14，20‧‧‧通孔
16‧‧‧絕緣材料層
18‧‧‧順應性介電材料
24，26‧‧‧金屬接觸部
28‧‧‧繞佈層
30，32‧‧‧BGA互連體
36‧‧‧中介層總成

Claims (19)

  1. 一種用於半導體封裝的3D中介層，包含：一晶系基材處置器，其具有相對的第一及第二表面，其中一凹穴係形成進入該第一表面；一層的絕緣材料，其配置於該處置器中之用以界定該凹穴的一表面上；一順應性介電材料，其配置於該凹穴中；及複數個電性互連體，其各包含：一第一孔，其形成經過該晶系基材處置器並從該第二表面延伸至該凹穴，一第二孔，其形成經過該順應性介電材料藉以從該第一孔延伸且與該第一孔對準，一層的絕緣材料，其沿著該第一孔的一側壁形成，及傳導材料，其延伸經過該等第一及第二孔。
  2. 如申請專利範圍第1項之3D中介層，其中該順應性介電材料包括一聚合物。
  3. 如申請專利範圍第1項之3D中介層，其中對於該等複數個電性互連體的各者，該第一孔係為推拔狀，使得該第一孔在該凹穴處比起在該第二表面處具有一更小的橫剖面維度。
  4. 如申請專利範圍第1項之3D中介層，其中對於該等複數個電性互連體的各者，該第一孔的側壁係延伸於一方向，而該方向相對於一垂直於該等第一及第二表面的方向呈 5°至45°之間。
  5. 如申請專利範圍第1項之3D中介層，其中該傳導材料包含係沿著該等第一及第二孔的側壁延伸之一層金屬。
  6. 如申請專利範圍第1項之3D中介層，其中該等複數個電性互連體的各者進一步包含：一第一金屬接觸部，其配置於該第一孔上方、與該第二表面絕緣、且電性耦合至該傳導材料；及一第二金屬接觸部，其配置於該介電材料及該第二孔上方，且電性耦合至該傳導材料，其中該第一金屬接觸部經由係延伸經過該等第一及第二孔的該傳導材料，而被電性耦合至該第二金屬接觸部。
  7. 如申請專利範圍第6項之3D中介層，進一步包含：第一複數個圓弧形互連體，其各電性耦合至該等第一金屬接觸部的一者；及第二複數個圓弧形互連體，其各電性耦合至該等第二金屬接觸部的一者。
  8. 如申請專利範圍第6項之3D中介層，進一步包含：一或多層的絕緣材料，其配置於該第一表面上方及該順應性介電材料上方，其中該一或多層的絕緣材料將該順應性介電材料包封於該凹穴中，且其中該等第二金屬接觸部延伸經過該一或多層的絕緣材料。
  9. 如申請專利範圍第6項之3D中介層，進一步包含：一IC裝置，其包括複數個結合墊，其中該IC裝置安 裝於該第二表面上方，使得該等複數個結合墊係電性耦合至該等第一複數個圓弧形互連體。
  10. 一種形成一用於半導體封裝的3D中介層之方法，包含：將一凹穴形成於一晶系基材處置器中，而該晶系基材處置器具有相對的第一及第二表面，其中該凹穴係形成進入該晶系基材處置器的第一表面；將複數個第一孔形成經過該晶系基材處置器並從該第二表面延伸至該凹穴；將一層的絕緣材料形成於該處置器中之用以界定該凹穴的一表面上，及於該等第一孔的側壁上；將順應性介電材料形成於該凹穴中；將第二孔形成經過該順應性介電材料，使得該等第二孔的各者從該等第一孔的一者延伸且與該等第一孔的該一者對準；及對於從該等第一孔的一者延伸、且與該等第一孔的該一者對準之該等第二孔的各一者，形成係延伸經過該一第一孔及該一第二孔之傳導材料。
  11. 如申請專利範圍第10項之方法，其中該順應性介電材料包括一聚合物。
  12. 如申請專利範圍第10項之方法，其中該等第一孔的各者係為推拔狀，使得該第一孔在該凹穴處比起在該第二表面處具有一更小的橫剖面維度。
  13. 如申請專利範圍第10項之方法，其中對於該等第一孔的各者，該第一孔的側壁係延伸於一方向，而該方向相對 於一垂直於該等第一及第二表面的方向呈5°至45°之間。
  14. 如申請專利範圍第10項之方法，其中對於從該等第一孔的一者延伸、且與該等第一孔的該一者對準之該等第二孔的各一者，進一步包含：形成一第一金屬接觸部，其配置於該第一孔上方、與該第二表面絕緣、且電性耦合至該傳導材料；及形成一第二金屬接觸部，其配置於該介電材料及該第二孔上方，且電性耦合至該傳導材料，其中該第一金屬接觸部經由係延伸經過該等第一及第二孔的該傳導材料，而被電性耦合至該第二金屬接觸部。
  15. 如申請專利範圍第14項之方法，進一步包含：形成第一複數個圓弧形互連體，其各電性耦合至該等第一金屬接觸部的一者；及形成第二複數個圓弧形互連體，其各電性耦合至該等第二金屬接觸部的一者。
  16. 如申請專利範圍第14項之方法，進一步包含：形成一或多層的絕緣材料，其配置於該第一表面上方及該順應性介電材料上方，其中該一或多層的絕緣材料將該順應性介電材料包封於該凹穴中，且其中該等第二金屬接觸部延伸經過該一或多層的絕緣材料。
  17. 如申請專利範圍第14項之方法，進一步包含：將一包括複數個結合墊之IC裝置安裝於該第二表 面上方，使得該等複數個結合墊係電性耦合至該等第一複數個圓弧形互連體。
  18. 如申請專利範圍第10項之方法，其中利用雷射光來進行形成該等第二孔之步驟。
  19. 如申請專利範圍第10項之方法，其中利用一金屬鍍覆製程以將一層金屬形成於該等第一及第二孔的側壁上，來進行形成該傳導材料之步驟。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866890B2 (en) * 2010-11-05 2014-10-21 Teledyne Dalsa, Inc. Multi-camera
KR20140083657A (ko) * 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
US9461190B2 (en) 2013-09-24 2016-10-04 Optiz, Inc. Low profile sensor package with cooling feature and method of making same
US9496297B2 (en) 2013-12-05 2016-11-15 Optiz, Inc. Sensor package with cooling feature and method of making same
US9666730B2 (en) 2014-08-18 2017-05-30 Optiz, Inc. Wire bond sensor package
US9490197B2 (en) 2014-11-14 2016-11-08 Globalfoundries Inc. Three dimensional organic or glass interposer
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US9543347B2 (en) 2015-02-24 2017-01-10 Optiz, Inc. Stress released image sensor package structure and method
US9996725B2 (en) 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
TWI649839B (zh) * 2017-03-15 2019-02-01 矽品精密工業股份有限公司 電子封裝件及其基板構造
US10134716B2 (en) * 2017-03-16 2018-11-20 Intel Corporatin Multi-package integrated circuit assembly with through-mold via
TW202031539A (zh) * 2019-02-25 2020-09-01 先進光電科技股份有限公司 行動載具輔助系統
US11408589B2 (en) 2019-12-05 2022-08-09 Optiz, Inc. Monolithic multi-focus light source device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208478A (en) * 1990-04-13 1993-05-04 Grumman Aerospace Corp. Detector interface device
US6787916B2 (en) * 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
KR101078621B1 (ko) 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
US7271479B2 (en) * 2004-11-03 2007-09-18 Broadcom Corporation Flip chip package including a non-planar heat spreader and method of making the same
TWI272671B (en) * 2005-10-03 2007-02-01 Touch Micro System Tech Method of forming a cavity by two-step etching and method of reducing dimension of an MEMS device
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US20080029879A1 (en) * 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US20080136038A1 (en) * 2006-12-06 2008-06-12 Sergey Savastiouk Integrated circuits with conductive features in through holes passing through other conductive features and through a semiconductor substrate
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
KR101572600B1 (ko) 2007-10-10 2015-11-27 테세라, 인코포레이티드 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
JP5584986B2 (ja) * 2009-03-25 2014-09-10 富士通株式会社 インターポーザ
US8288243B2 (en) * 2010-04-15 2012-10-16 Texas Instruments Incorporated Method for fabricating through substrate microchannels
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) * 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip

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