TW201735299A - 帶有第一層級晶粒凸塊接地織帶結構之微處理器封裝體 - Google Patents

帶有第一層級晶粒凸塊接地織帶結構之微處理器封裝體 Download PDF

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Abstract

接地隔離織帶結構的封裝包括帶有上層互連層的頂部層級，該上層互連層具有上層接地接點、上層資料信號接點、以及連接至該上層接地接點 並且圍繞該上層資料信號接點的傳導材料上層接地織帶結構。該上層接點可形成在其上形成並且連接至相同互連層級的下層的導通孔接點或跡線。下層的導通孔接點可連接至第二互連層級的上層接點，該第二互連層級亦可具有此類織帶。亦可有具有此類織帶的至少一第三互連層級。該織帶結構電性隔離並且減少信號接點之間的串擾，於是提供例如積體電路(IC)晶片接附至封裝的裝置之間更高頻率以及更準確的資料信號傳送。

Description

帶有第一層級晶粒凸塊接地織帶結構之微處理器封裝體
領域 本發明的具體例一般係關於半導體裝置封裝，尤其，關於可在其上接附積體電路(IC)晶片的基板封裝和印刷線路板(PCB) 基板，以及該等的製造方法。此類基板封裝裝置可具有直接地接附至導通孔接點的第一層級晶粒凸塊設計以及經由該封裝裝置的下層垂直層級延伸的傳導接點。
相關技術說明 積體電路(IC)晶片(譬如，「晶片」、「晶粒」、「ICs」 或「IC晶片」)，例如微處理器、共處理器、圖形處理器和其他微電子裝置，經常使用封裝裝置(「封裝」)將該IC晶片實際上及/或電性接附至線路板，例如主機板(或主機板介面)。除了其他功能以外， IC晶片(譬如，「晶粒」)一般係安裝在微電子基板封裝內，使該晶粒與插座、主機板、或另一個下一層級組件之間能夠電連接。
本領域對於以廉價且高產量的製程製造此類封裝有需求。此外，該製程可產生高封裝產率和高機械穩定性的封裝。在本領域中亦需要具有更佳組件的封裝用於提供穩定和乾淨的電源、接地以及在其上表面和該封裝或接附至該封裝的其他組件之間以高頻率發送和接收資料信號，例如從經由導通孔接點電連接至封裝的下層層級接點或跡線之上表面上的接點。
依據本發明之一實施例，係特地提出一種接地織帶結構封裝，其包含：一第一互連層級，其具有一上層，該上層帶有第一層級接地接點、第一層級資料信號接點、以及一第一層級接地織帶結構；該第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第一層級資料信號接點。
詳細說明 本發明的許多具體例現將參照附圖解釋。每當在具體例中說明的形狀、相對位置與其他部件的態樣並未清楚地定義時，本發明具體例的範圍並不僅限於該部件所顯示，其僅為用於例示的目的。另外，雖然陳述許多細節，應理解的是本發明的一些具體例可無需這些細節實施。在其他情況下，眾所周知的電路、結構、和技術並不詳細地顯示，以免模糊對本說明的了解。
當積體電路(IC)晶片或晶粒尺寸縮小且互連密度增加時，IC晶片與在其上或在其中安裝IC晶片的封裝之間之實際電性連接需要更佳的組件用於提供穩定和乾淨的電源、接地以及在該封裝的上表面與該封裝的其他組件或接附至該封裝的其他組件之間以高頻率發送和接收資料信號。此類信號可在該封裝的上表面上的接點之間發送，其將經由導通孔接點電連接至該封裝的下層層級接點或跡線。在一些情況下，該IC晶片可安裝在(譬如，物理焊接並附接至該封裝的上表面)微電子基板封裝上，其亦實際電性連接至下一層級的組件。
在一些情況下，IC晶片可安裝在封裝內，例如「倒裝晶片」連結或封裝。在一些情況下，IC晶片可安裝在微電子基板封裝上，其亦實際電性連接至另一個IC晶片，使該封裝可在兩IC晶片之間提供資料信號傳送。此處，在許多情況下，該封裝必須在兩個晶粒之間路由數百或甚至數千的高頻資料信號。一些此類封裝可為或使用矽中介物、矽橋、或有機中介物技術。
根據一些具體例，對於介於安裝在封裝的頂部互連層級上的IC晶片與(1)該封裝的下層層級、(2)安裝在該封裝的下一層級組件、或(3)安裝在該封裝的另一個IC晶片(譬如，安裝在頂部層級)之間提供較高頻率以及更精確的資料信號發送的此類封裝為可能，其藉由包括頂部互連層級(譬如，設計晶粒-凸塊場域或第一層級晶粒凸塊)帶有導體材料的接地織帶結構(譬如，「織帶」)，以減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。該接地織帶結構可分散在該封裝的頂部互連層級之上的區域並且可提供圍繞該頂部互連層級的資料信號接點之接地隔離傳導材料織帶。該頂部互連層級可具有設計用於焊接至另一個裝置的晶粒-凸塊場域或第一層級晶粒凸塊的上層發送和接收資料信號接點；以及該接地織帶結構可接附至(或形成導體材料層的一部分)上層接地接點，藉由圍繞該上層發送和接收資料信號接點的各者以減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。在一些情況下，可有額外的封裝下層層級(低於該第一層級)，其帶有額外的接地織帶結構，例如在該封裝的第二互連層級，以及第三互連層級。此類封裝(譬如，具有接地織帶結構的頂部互連層級，以及任擇地一或多個下層層級亦具有接地織帶結構)可說明為第一層級晶粒凸塊「接地織帶結構」微處理器封裝(譬如，用於形成的裝置、系統和製程)。
在一些情況下，具有接地織帶結構的各個互連層級可具有上層(譬如，頂層或第一層)互連層和上層(譬如，頂層或第一層)層級接地接點、上層層級(譬如，頂層或第一層)資料信號接點、以及上層(譬如，頂層或第一層)層級接地織帶結構，其直接地連接至(譬如，接附至、形成其一部分、或電氣耦合至)該上層層級接地接點並圍繞該上層資料信號接點。該上層接點可形成在相同互連層級下層的導通孔接點或跡線之上並與其連接。該下層的該導通孔接點可連接至第二互連層級(其亦可具有織帶)的上層接點。在一些情況下，該上層資料信號接點包括在資料發送信號區塊中(或從上述圖中的區域)的上層資料發送信號接點，以及在資料接收信號區塊中的上層資料接收信號接點。在一些情況下，上層層級電源接點係配置在鄰近電源和接地區塊中的上層層級接地接點，該區塊係介於該資料發送信號區塊和該資料接收信號區塊之間。在一些情況下，該接地織帶結構從該上層接地接點延伸(1)經由該電源和接地區塊的第一側進入該資料發送信號區塊並且圍繞該上層資料發送信號接點；以及(2)經由該電源和接地區塊的相對側(譬如，該第一側的相對側)進入該資料接收信號區塊並且圍繞該上層資料接收信號接點。
在一些情況下，該接地織帶結構封裝可用於在IC晶片與在該IC晶片上或安裝有該IC晶片的封裝之間的實際電性連接提供更佳的組件。在一些情況下，其可增加在封裝上表面的資料信號接點與該封裝的其他組件或接附至該封裝的其他組件之間發送的電源、接地、與高頻率發送和接收資料信號的穩定性和純淨，該信號將上表面上的資料信號接點經由導通孔接點電連接至封裝的下層層級接點或跡線。在一些情況下，其可增加在封裝上表面的資料信號接點與其他組件或接附至該封裝的其他組件之間發送的高頻率發送和接收資料信號的可用頻率，相較於不具有接地織帶的封裝(譬如，相較於不存在頂部互連層接地織帶結構的封裝)。此類增加的頻率可包括具有介於7和25每秒十億發送頻率(GT/s)之間的資料信號。在一些情況下，GT/s可指為在一些給定的資料傳送通道，例如由區塊102或104提供的通道，在每秒鐘發生的傳送信號的操作數目(譬如，數位資料，例如本案的資料信號的發送)；或可指為採樣率，即每秒存取的資料樣本的數目，各個採樣通常發生在時脈邊緣。1 GT/s為109 或每秒傳送十億次。
在一些情況下，該織帶結構封裝改良從非常低頻率的傳送，例如50百萬赫(MHz)，至GHz傳送位準，例如大於40GHz (或高達介於40和50 GHz之間)的串擾(譬如，相較於相同封裝但無任何織帶，例如在層級L1-L3上無織帶)。在一些情況下，該織帶結構封裝改良在封裝裝置中的銅密度(譬如，相較於相同封裝但無任何織帶，例如在層級L1-L3上無織帶)。在一些情況下，藉由改良(譬如，減少其電阻)接地阻抗(譬如，相較於相同封裝但無任何織帶，例如在層級L1-L3上無織帶)，其有助於減少IO電源網絡阻抗(譬如，降低在區塊105和107中的電源接點電阻)，例如由於IO電源凸塊(譬如，在區塊105及/或107的接點110)位於信號凸塊(譬如，接點130和140)的內部，織帶結構封裝強化輸入/輸出區段(譬如，例如包括區塊102和104的IO區段)的電源傳遞網絡。
圖1 為半導體裝置封裝的俯視透視示意圖，在該封裝上至少可接附一積體電路(IC)晶片或「晶粒」。圖 1 顯示具有第一互連層級L1的封裝100 (譬如，「封裝裝置」)，其帶有具有上層(譬如，頂層或第一層)電源接點110、上層接地隔離接點120、上層接收資料信號接點130和上層發送資料信號接點140的上層210。層級L1 (或上層210)可認為「頂」層，例如頂層、最頂層或暴露層(譬如，最終增層(BU)、BGA、LGA、或晶粒-後端–類似層(die-backend-like layer))，其中IC晶片(譬如，例如微處理器、共處理器、圖形處理器、記憶體晶片、數據機晶片、或其他微電子晶片裝置)、插座、中介物、主機板、或另一個下一層級組件將安裝或直接地接附於其上。
在一些情況下，裝置100可表示基板封裝、中介物、印刷線路板(PCB)、PCB中介物、「封裝」、封裝裝置、插座、中介物、主機板、或可接附積體電路(IC)晶片或其他封裝裝置(譬如，例如微處理器、共處理器、圖形處理器、記憶體晶片、數據機晶片、或其他微電子晶片裝置)於其上的另一個基板。
圖1 顯示封裝100具有上表面106，例如介電層的表面，在其上或其中形成(譬如，配置)電源接點110、接地接點120、接收信號接點130和發送接點140。電源接點110為顯示在第一行170以及在行182沿著長度LE1的某些位置。
接收信號接點130為顯示在區塊102。區塊102具有寬度WE1和長度LE1。接地接點120為顯示在第二行172以及在第七行182中沿著長度LE1的某些位置。接收信號接點130為顯示在區塊102中的第三行174、第四行176、第五行178、和第六行180。在一些情況下，區塊102可說明為形成4-行深的晶粒-凸塊圖案的接收或"RX"信號叢集。
發送信號接點140為顯示在區塊104中。區塊104具有寬度WE1和長度LE1。發送信號接點140為顯示在區塊104中的第六行184、第七行186、第八行188、和第九行190。在一些情況下，區塊104可說明為以4-行深的晶粒-凸塊圖案形成的接收或"TX"信號叢集。對於接點120、130和140可考慮各式其他適宜的圖案。應理解的是儘管區塊102和104為顯示帶有相同的寬度和長度，其等可具有不同的寬度及/或長度。行170-190的各者可沿著寬度WE1的方向彼此水平地(譬如，橫向方向)等距離，以及在各行中各個接點可沿著長度LE1彼此垂直地(譬如，縱向方向)等距離。
WE1和LE1的精確尺寸可取決於在各個區塊內採用的接點數目(譬如，在區塊102中接點130的數目、或在區塊104中接點140的數目)。在一些情況下，WE1和LE1的尺寸亦可取決於在封裝裝置上的區塊102和104的數目。在一些情況下，區塊102和104的數目將是其中各個彼等區塊為「單一單元(unicel)」或「單位單元」通信區域(譬如，包括區塊102、104、105和107)的一部分並且在封裝表面上有介於2-20之間的此類單一單元區域(於是介於各個區塊102和104的2-20之間)。在一些情況下，WE1和LE1的尺寸可縮放或取決於製造或製程的間距(譬如，接點的間距)。
WE1和LE1的尺寸亦可取決於形成該接點和封裝的技術能力。在一些情況下，一般來說，WE1和LE1的尺寸可從約一百橫跨數百微米(x E-6米- "um"或「微米」)。在一些情況下，LE1係介於80和250 um之間。在一些情況下，其係介於50和300 um之間。在一些情況下，WE1係介於70和150 um之間。在一些情況下，其係介於40和 200 um之間。
行170和172可說明為兩行寬的電源和接地隔離區塊105。區塊102可說明為四行寬的接收接點區塊。區塊104為四行寬的發送接點區塊。行182可說明為一行寬的電源和接地隔離區塊107，其位於或形成在區塊102和區塊104之間。區塊107具有相鄰或面向區塊102的側邊181以及相鄰或面向區塊104的相對側183 (譬如，與側邊181相對)。在一些情況下，區塊105和區塊107的位置為相反並且兩行電源和隔離區塊係位在介於區塊102和區塊104之間；並且具有側邊181和183。
區塊105具有寬度WE2和長度LE1。區塊107具有寬度WE3和長度LE1。WE2和WE3的精確尺寸可取決於在各個區塊內採用的接點數目(譬如，在區塊105中，與在區塊107中的接點數目)。在一些情況下，WE2和WE3的尺寸亦可取決於在封裝裝置上的區塊105和107的數目。在一些情況下，區塊105和107的數目將為其中各個彼等區塊為「單一單元」通信區域(譬如，包括區塊102、104、105和107)的一部分並且在封裝表面上有介於2-20之間的此類單一單元區域(於是各個區塊105和107介於2-20之間)。在一些情況下，WE2和WE3的尺寸可縮放或取決於製造或製程的間距(譬如，接點的間距)。
WE2和WE3的尺寸亦可取決於形成該接點和封裝的技術能力。在一些情況下，一般來說，WE1和LE1的尺寸可從約數十微米橫跨至超過一百um。在一些情況下，WE2係介於35和75 um之間。在一些情況下，其係介於20和100 um之間。在一些情況下，WE3係介於15和30 um之間。在一些情況下，其係介於8和40 um之間。應理解的是儘管區塊105和107為顯示帶有寬度WE 2和WE3；以及相同的長度，彼等可具有不同的寬度及/或長度。
在一些情況下，區塊107 (當區塊105係位在區塊107顯示的位置時，或區塊105)可說明為一(譬如，區塊107)或兩(譬如，區塊105)行的接地凸塊，接地凸塊隔離TX叢集(譬如，區塊104)和RX叢集(譬如，區塊102)。
相鄰接點的間距寬度(PW)為兩相鄰接點的中心點之間的寬度距離。在一些情況下，間距PW大約為153微米(153 x E-6公尺- "um")。在一些情況下，間距PW大約為160微米。在一些情況下，其係介於140和175微米之間。相鄰接點的對角線間距(PD)為兩相鄰接點中心之間的對角線距離。在一些情況下，間距PD大約為110微米(110 x E-6公尺- "um")。在一些情況下，間距PD大約為130微米。在一些情況下，其係介於100和140微米(um)之間。在一些情況下，其係介於60和200微米之間。兩相鄰接點的間距長度(PL)為兩相鄰接點中心點之間的長度距離。在一些情況下，間距PL大約為158微米。在一些情況下，間距PL大約為206微米。在一些情況下，其係介於130和240微米(um)之間。在一些情況下，間距PD大約為110微米，PL大約為158微米以及PW大約為153微米。在一些情況下，間距PD大約為130微米，PL大約為206微米以及PW大約為160微米。在上述的情況，「大約」可表示所述數字的正或負5百分比以內的差。在其他情況，其可表示所述數字的正或負10百分比以內的差。
根據具體例，層級L1可包括上層(譬如，頂層、最頂層或第一層)接地織帶結構160 (未顯示於圖1 )，例如顯示於圖2-3 。
圖2A 為圖 1 封裝的剖面側視示意圖，其顯示接地織帶結構160、162和164為虛線"----"並且顯示資料信號接收和發送互連堆疊或行174和184。圖 2B 為圖 1 封裝的剖面側視示意圖，其顯示接地織帶結構160、162和164為實線並且未顯示資料信號接收和發送互連堆疊或行174和184。圖 2A-B 顯示封裝100的頂層或最頂層(譬如，第一層級)互連層級L1係形成在第二層級互連層級L2之上，該第二互連層級係形成在第三互連層級L3之上，該第三互連層級係形成在第四互連層級L4之上，該第四互連層級係形成在第五互連層級L5之上，該第五互連層級係形成在第五互連層級L6之上。在圖 2A-B 中，資料信號接收互連堆疊274可表示圖 1 和3 的各行174-180的互連堆疊(譬如，層級L1-L5的多個層級的上層接點和導通孔接點)。在一些情況下，堆疊274可表示圖 1 和3 的行174-180的全部互連堆疊。另外，在圖 2A-B 中，資料信號發送互連堆疊284可表示圖 1 和3 的各行184-190的互連堆疊(譬如，層級L1-L5的多個層級的上層接點和導通孔接點)。在一些情況下，堆疊284可表示圖 1 和3 的行184-190的全部互連堆疊。
圖2A 顯示具有層級L1的封裝裝置100，該層級顯示帶有層210，該層級具有介電103；接點110、120、130和140；以及接地織帶160，其可直接地接附至以及電氣耦合至層210的接點120。層級L1亦顯示帶有層212，該層級具有介電103；以及接點112、122、132和142。層級L2為顯示帶有層220，該層級具有接點110、120和130；接地織帶162，其可直接地接附至以及電氣耦合至層220的接點120；以及信號跡線148，其可直接地接附至以及電氣耦合至層212的接點142。層級L2亦顯示帶有層222，該層級具有介電103；以及接點112、122和132。層級L3為顯示帶有層230，該層級具有接點110、120和130；接地織帶164，其可直接地接附至以及電氣耦合至層230的接點120；以及接地跡線(或平面) 128，其可直接地接附至以及電氣耦合至層222的接點122。層級L3亦顯示帶有層232，該層級具有介電103；以及接點112、122和132。層級L4為顯示帶有層240，該層級具有接點110和120；以及信號跡線138，其可直接地接附至以及電氣耦合至層232的接點132。層級L4亦顯示帶有層242，該層級具有介電103；以及接點112和122。層級L5為顯示帶有層250，該層級具有接點110；以及接地跡線(或平面) 128，其可直接地接附至以及電氣耦合至層242的接點122。層級L5亦顯示帶有層252，該層級具有介電103；以及接點112。層級L6為顯示帶有一層具有可直接地接附至以及電氣耦合至層252的接點112之電源跡線(或平面) 118。層級L6可包括其他結構或未顯示的各式層，例如下文說明。
在層級L6之下，封裝100可包括各式互連層、封裝層、傳導形態(譬如，電子裝置、互連、具有導電線的層、具有導電導通孔的層)、具有半導體裝置封裝業界習知的介電材料和其他層之層。在一些情況下，該封裝可為有核心或無核心。在一些情況下，該封裝包括根據標準封裝基板形成製程和工具形成的形態，例如該等包括或使用：例如日商味之素(Ajinomoto)增層膜(ABF)的介電層的層壓、在介電層膜中以雷射或機械鑽孔形成導通孔、乾膜阻劑(DFR)的層壓和光刻圖型化、導電線(CT)，例如銅(Cu)跡線的電鍍、以及其他增層法和表面處理，以在基材板或可剝離核心板的一或兩表面(譬如，頂部和底部表面)上形成導電線層、導電導通孔和介電材料。該基板可為用於電子裝置封裝或微處理器封裝的基板。
在一些情況下，層級L1-L5的任一者或全部亦可包括上文所述的封裝100的此類結構，儘管未顯示於圖1-3 。在一些情況下，層級L1-L5的接點及/或跡線係電連接至(譬如，實際接附至或在其上形成)上文所述的封裝100的導電結構。
行170為顯示具有電源互連層級L1-L5。在一些具體例中，行170具有比L1-L5更少或更多的互連層級。各個層級L1-L5可具有至少一電源互連堆疊，其帶有在電源導通孔接點112 (譬如，該層級的下層，例如層級L1的層212)之上或在其上形成的電源上層接點110 (譬如，該層級的上層，例如層級L1的層210)，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各層電源導通孔接點112 (譬如，該層級的下層)可在該層級以下(譬如，在該層級的上層以下，例如層級L2的層220)的電源上層接點110之上或在其上形成，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各個電源上層接點110可具有寬度、或直徑W1和高度H1。各個電源導通孔接點112可具有頂部寬度W2、底部寬度W3、和高度H2。對於互連層級L1-L5的各個電源上層接點和電源導通孔接點，這些寬度和高度可為相同。層級L5的電源導通孔接點112 (譬如，互連堆疊的最下層電源導通孔層級)係在電源信號跡線118之上或在其上形成，俾使該導通孔接點係直接地接附(譬如，接觸)以及電氣耦合至電源信號跡線118。跡線118具有高度H4和寬度W6。應理解的是電源接點110和112；以及跡線118可具有少於或大於上述那些寬度及/或高度。
區塊102、104、105和107 (以及層級L1-L5)可具有形態，該形態具有如習知用於半導體晶粒封裝、晶片封裝；或用於另一個裝置(譬如，介面、PCB、或中介物)，其一般將晶粒(譬如，IC、晶片、處理器、或中央處理器)連接至插座、主機板、或另一個下一層級組件的標準封裝間距。
在一些情況下，高度H1可大約為15微米(15 x E-6公尺- "um")以及寬度W1係介於75和85 um之間。在一些情況下，高度H1係介於10和20微米之間(um)。在一些情況下，其係介於5和30微米之間。在一些情況下，寬度W1係介於70和90微米(um)之間。在一些情況下，其係介於60和110微米之間。應理解的是高度H1可為形成在封裝裝置的頂層或在其內的傳導材料接點的適宜高度，該高度係少於或大於上述該等。
在一些情況下，H2大約為25微米，寬度W2係介於65和75 um之間，以及寬度W3係介於30和50 um之間。在一些情況下，高度H2係介於20和30微米(um)之間。在一些情況下，其係介於10和40微米之間。應理解的是高度H1可為在封裝裝置內的傳導材料導通孔接點的適宜高度，該高度係少於或大於上述該等。在一些情況下，寬度W2係介於60和85微米(um)之間。在一些情況下，其係介於50和90微米之間。在一些情況下，寬度W3係介於20和50微米(um)之間。在一些情況下，其係介於10和60微米之間。
在一些情況下，高度H4可大約為15微米(15 x E-6公尺- "um")以及寬度W6係介於1毫米(mm)和20mm之間。在一些情況下，高度H4係介於10和20微米(um)之間。在一些情況下，其係介於5和30微米之間。應理解的是高度H4可為在封裝裝置內用於減少串擾和用於隔離信號接點的傳導材料接地平面或織帶的適宜高度，該高度係少於或大於上述該等。在一些情況下，寬度W6可跨越晶粒或晶片的整個寬度。
行172為顯示具有接地隔離互連層級L1-L4。在一些具體例中，行172具有比L1-L4更少或更多的互連層級。層級L1-L4的各者可具有至少一接地隔離互連堆疊，其帶有在接地隔離導通孔接點122 (譬如，該層級的下層，例如層級L1的層212)之上或在其上形成的接地隔離上層接點120 (譬如，該層級的上層，例如層級L1的層210)，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各層接地隔離導通孔接點122 (譬如，該層級的下層)可在該層級以下(譬如，在該層級的上層以下，例如層級L2的層220)的接地隔離上層接點120之上或在其上形成，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各個接地隔離上層接點120可具有寬度、或直徑W1和高度H1。各個接地隔離導通孔接點122可具有頂部寬度W2、底部寬度W3、和高度H2。這些寬度和高度對於互連層級L1-L4的各個接地隔離上層接點和接地隔離導通孔接點可為相同。層級L4的接地隔離導通孔接點122 (譬如，互連堆疊的最下層接地隔離導通孔層級)係在接地隔離信號跡線128之上或在其上形成，俾使該導通孔接點係直接地接附(譬如，接觸)以及電氣耦合至接地隔離信號跡線128。跡線128具有高度H4以及可具有例如寬度W6的寬度。應理解的是接地隔離接點120和122；以及跡線128可具有少於或大於上述那些寬度及/或高度。
行174為顯示具有接收資料信號互連層級L1-L3。在一些具體例中，行174具有比L1-L3更少或更多的互連層級。層級L1-L3的各者可具有至少一接收資料信號互連堆疊，其帶有在接收資料信號導通孔接點132 (譬如，該層級的下層，例如層級L1的層212)之上或在其上形成的接收資料信號上層接點130 (譬如，該層級的上層，例如層級L1的層210)，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各層接收資料信號的導通孔接點132 (譬如，該層級的較低層)可在該層級的接收資料信號上層接點130以下(譬如，在該層級的上層以下，例如層級L2的層220)在之上或在其上形成，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各個接收資料信號上層接點130可具有寬度、或直徑W1和高度H1。各個接收的資料信號經由接點132可具有頂部寬度W2、底部寬度W3、和高度H2。這些寬度和高度對於互連層級L1-L3的各個接收資料信號上層接點和接收資料信號導通孔接點可為相同。層級L3的接收資料信號導通孔接點132 (譬如，互連堆疊的最下層接收資料信號導通孔層級)係在接收資料信號跡線138之上或在其上形成，俾使該導通孔接點係直接地接附(譬如，接觸)以及電氣耦合至接收資料信號跡線138。跡線138具有高度H4以及可具有例如寬度W6的寬度。應理解的是接收資料信號接點130和132；以及跡線138可具有少於或大於上述那些寬度及/或高度。
圖2A-B 僅顯示行174-180的堆疊274。然而，應理解的是堆疊274可表示行174-180的任一者。在一些情況下，圖 2A-B 的堆疊274為圖 1 和3 全部行174-180的例子。
行182為顯示具有接地隔離互連層級L1-L2。在一些具體例中，行182比L1-L2具有更少或更多的互連層級。在一些具體例中，行182在層級L1-L2中具有電源互連堆疊以及在層級L1-L2中具有接地隔離互連堆疊。各個層級L1-L2可具有至少一接地隔離互連堆疊，其帶有在接地隔離導通孔接點122之上或在其上形成的接地隔離上層接點120，該堆疊係在該層的接地隔離上層接點120下方之上或在其上形成，如行172標示。該等可如行172標示形成。層級L2的接地隔離導通孔接點122 (譬如，互連堆疊的最下層接地隔離導通孔層級)係在接地隔離信號跡線128之上或在其上形成，如行172標示。應理解的是接地隔離接點120和122；以及行182的跡線128可具有如行172標示的寬度及/或高度。
行184為顯示具有發送資料信號互連層級L1。在一些具體例中，行184具有比L1更多的互連層級。層級L1可具有至少一發送資料信號互連堆疊，其帶有在發送資料信號導通孔接點142 (譬如，該層級的下層，例如層級L1的層212)之上或在其上形成的發送資料信號上層接點140(譬如，該層級的上層，例如層級L1的層210)，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各層發送資料信號導通孔接點142 (譬如，該層級的下層)可在該層級的發送資料信號上層接點140以下(譬如，在該層級的上層以下，例如層級L2的層220)在之上或在其上形成，俾使該兩個接點係直接地接附(譬如，接觸)並且彼此電氣耦合。各個發送資料信號上層接點140可具有寬度、或直徑W1和高度H1。各個發送資料信號導通孔接點142可具有頂部寬度W2、底部寬度W3、和高度H2。這些寬度和高度對於存在於行184的任何其他發送資料信號層的各個發送資料信號上層接點和發送資料信號導通孔接點可為相同。層級L1的發送資料信號導通孔接點142 (譬如，互連堆疊的最下層發送資料信號導通孔層級)係在發送資料信號跡線148之上或在其上形成，俾使該導通孔接點係直接地接附(譬如，接觸)以及電氣耦合至發送資料信號跡線148。跡線148具有高度H4以及可具有例如寬度W6的寬度。應理解的是發送資料信號接點140和142；以及跡線148可具有少於或大於上述那些寬度及/或高度。
圖2A-B 僅顯示行184-190的堆疊284。然而，應理解的是堆疊284可表示行184-190的任一者。在一些情況下，堆疊284和圖 2A-B 為圖 1 和3 全部行184-190的一例子。
圖2A-B 顯示介於行170和172之間的間距寬度PW。應理解的是相同的間距寬度可應用至行172-190的各個相鄰行。
圖2B 顯示在層210中介於上層接點110、120、130、140、跡線、和層210的織帶160的任一者之間的介電部分103a (譬如，佔用未被上述所佔用的空間)。其亦顯示在層212中介於導通孔接點112、122、132、142和層212的跡線的任一者之間的介電部分103b。其亦顯示在層220中介於上層接點110、120、130、140、跡線、和層220的織帶162的任一者之間的介電部分103c。其亦顯示在層222中介於導通孔接點112、122、132、142和層222的跡線的任一者之間的介電部分103d。其亦顯示在層230中介於上層接點110、120、130、140、跡線、和層230的織帶164的任一者之間的介電部分103e。其亦顯示在層232中介於導通孔接點112、122、132、142和層232的跡線的任一者之間的介電部分103f。介電103a、103b、103c、103d、103e、和103f可如同對於介電103說明的介電。
根據一些具體例，接點110、120、130和140；跡線；介電層或部分；以及層級L1的織帶160可分別地說明為「第一層級」的電源接點110、接地隔離接點120、資料信號接收接點130和資料信號發送接點140；跡線；介電層或部分；以及織帶。舉例來說，層級L1的接點120可說明為「第一層級接地接點」。另外，根據一些具體例，導通孔接點112、122、132和142；跡線；介電層或部分；以及層級L2的織帶162可分別地說明為「第二層級」電源導通孔接點112、接地隔離導通孔接點122、資料信號接收導通孔接點132和資料信號發送導通孔接點142；跡線；介電層或部分；以及織帶。舉例來說，層級L1的導通孔接點122可說明為「第一層級接地導通孔接點」。在一些情況下，這些說明對於層級L2 (譬如，「第二層級…接點」)、層級L3 (「第三層級…接點」)、層級L4 (譬如，「第四層級…接點」)、和層級L5 (「第五層級…接點」)亦重複。
圖3A 為圖1 的封裝的剖面俯視示意圖，其顯示頂部或一般互連層級的頂層或上層接點；以及陰影表示該封裝的接地織帶結構的一個一般層。圖 3A 顯示封裝100，其具有在行174-180中帶有接點130的區塊102。其顯示在行184-190中具有接點140的區塊104。其顯示在行170中具有接點110以及在行172中具有接點120的區塊105。其顯示在行182中具有接點110和120的區塊107。
圖3A 顯示陰影310表示接地織帶結構310，其可表示在層級L1、L2或L3的全部或一部分的結構160、162或164。圖 3A 顯示例如一層固體導體材料的織帶結構310，其延伸在圍繞上層接點110、130、140、跡線、和繫帶(ties) (譬如，在層210中)的介電部分103a的任何或全部(譬如，佔用未被上述所佔用的空間)寬度W4之間。
在一些情況下，接地織帶結構160、162、和164可說明為在晶粒-凸塊場域或區塊102、104、105和107中的傳導接地織帶結構，以減少區塊102、104、105和107的凸塊場域的串擾、叢集對叢集的串擾和叢集之間的串擾。此將在下文進一步說明。
行170顯示位置340，例如在接點110和圍繞接地織帶結構310之間無織帶存在的區域。位置340的例子係以無陰影顏色表示。舉例來說，圖 3A 的最亮區域，在行170的接點110周圍，在介於接點的邊緣和全部織帶結構310的內緣之間的各個接點周圍不具有W4距離的任何接地織帶結構。此處，織帶310在行170中以寬度W4 (譬如，為遠離接點110邊緣的寬度W4)的距離圍繞接點110。在一些情況下，寬度W4大約為12微米。在一些情況下，其係介於10和20微米(um)之間。在一些情況下，其係介於8和30微米之間。在一些情況下，其係介於12和50微米之間。
行172和182顯示在行172和182中具有結構310的區域，例如在該區域中存在織帶160、162或164之一。結構310的例子係由陰影表示。
另外，行182顯示位置320，例如在接點110和圍繞接地織帶結構310之間無織帶存在的區域。位置320的例子係以無陰影顏色表示。舉例來說，圖 3A 的最亮區域，在行182的接點110周圍，在介於接點的邊緣和全部織帶結構310的內緣之間的各個接點周圍不具有W4距離的任何接地織帶結構。此處，織帶310在行182中以寬度W4 (譬如，為遠離接點110邊緣的寬度W4)的距離圍繞接點110。
區塊102 (譬如，行174-180)顯示結構310，例如在該區域中存在織帶160、162或164之一。結構310的例子係由陰影表示。區塊102 (譬如，行174-180)亦顯示位置330，例如在接點130和圍繞接地織帶結構之間無織帶存在的區域。位置330的例子係以無陰影顏色表示。舉例來說，圖 3A 的最亮區域，在行174-180的接點130周圍，在介於接點的邊緣和全部織帶結構310的內緣之間的各個接點周圍不具有W4距離的任何接地織帶結構。此處，織帶310在行174-180中以寬度W4 (譬如，為遠離接點130邊緣的寬度W4)的距離圍繞接點130。
區塊104 (譬如，行184-190)顯示結構310，例如在該結構中存在織帶160、162或164之一。區塊104 (譬如，行184-190)亦顯示位置320，例如在接點140和圍繞接地織帶結構之間無織帶存在的區域。位置320的例子係以無陰影顏色表示。舉例來說，圖 3A 的最亮區域，在行184-190的接點140周圍，在介於接點的邊緣和全部織帶結構310的內緣之間的各個接點周圍不具有W4距離的任何接地織帶結構。此處，織帶310在行184-190中以寬度W4 (譬如，為遠離接點140邊緣的寬度W4)的距離圍繞接點140。
圖3A 亦顯示並排、相鄰接點之間的織帶結構310的寬度W8。W8可表示織帶310的固體導體材料或織帶的寬度(譬如，對於織帶160、162或164表示相同)，從透視俯視圖(譬如，沿著間距寬度PW)，該織帶係配置在兩個並排、相鄰的接點之間，並且其以距離W4圍繞該接點。在一些情況下，寬度W8大約為12微米。在一些情況下，其係介於10和20微米(um)之間。在一些情況下，其係介於8和30微米之間。在一些情況下，其係介於12和50微米之間。寬度W8可存在於織帶160、162和164。
接著，圖 3A 顯示織帶結構310對角線的相鄰接點之間的寬度W9。W9可表示織帶310的固體導體材料或織帶的寬度(譬如，對於織帶160、162或164表示相同)，其係配置在對角線的相鄰接點之間(譬如，沿著對角線的間距PD)，並且以距離W4圍繞該接點。在一些情況下，寬度W9大約為12微米。在一些情況下，其係介於10和20微米(um)之間。在一些情況下，其係介於8和30微米之間。在一些情況下，其係介於12和50微米之間。寬度W9可存在於織帶160、162和164。
另外，圖 3A 顯示介於織帶結構310上部和下部、相鄰接點之間的寬度W10。W10可表示固體導體材料或織帶310的織帶的寬度(譬如，對於織帶160、162或164表示相同)，其係配置在兩個上部和下部、相鄰接點之間(譬如，沿著長度間距PL)，並且其以距離W4圍繞該接點。在一些情況下，寬度W10大約為75微米。在一些情況下，其係介於60和90微米(um)之間。在一些情況下，其係介於50和110微米之間。在一些情況下，其係介於40和130微米之間。寬度W10可存在於織帶160、162和164。
圖2A-B 顯 示接地織帶結構160、162、和164在層級L1、L2、和L3的具體例。圖 3A 顯示接地織帶結構310的具體例，該接地織帶結構可表示在層級L1、L2、和L3的任何或全部結構160、162、和164。圖 2A-B 顯 示接地織帶層160，其可沿著上表面106或在其下方形成。接地織帶160具有高度H5和寬度W5。在一些情況下，高度H5係等於高度H1。接地織帶160可為上層(譬如，頂層或第一層)傳導材料，該材料係形成為部分的接點、以及電氣耦合至層級L1的上層210的上層接地接點120。在一些情況下，織帶160係傳導材料的上層，其係在用於形成層級L1的上層接點120的相同沉積或電鍍期間形成。在一些情況下，織帶160接觸許多或大部分的層級L1的上層接點120。在一些情況下，織帶160接觸全部的層級L1的上層接點120。織帶結構160可為一層固體導體材料，其延伸在圍繞上層接點110、130、140、以及層210的任何跡線的介電部分103a的全部(譬如，佔用未被上述所佔用的空間)寬度W4之間。
在一些情況下，高度H5可大約為15微米(15 x E-6米- "um")以及寬度W5係介於1毫米(mm)和20mm之間。在一些情況下，高度H5係介於10和20微米(um)之間。在一些情況下，其係介於5和30微米之間。在一些情況下，寬度W5可橫跨晶粒或晶片的整個寬度。
舉例來說，接地隔離織帶結構160在圖 2A 的層級L1的上層210中係以虛線(譬如，"-----")顯示；在圖 2B 中以陰影顯示高度H5；以及在圖 3A 中 以織帶結構310的陰影顯示。結構160為上層(譬如，頂層、最頂層或第一層)層級L1 (或層210)接地織帶結構。在一些情況下，織帶結構160係形成(譬如，配置)具有上表面，其為部分的表面106或與其水平的平面，例如藉由具有導體形成層210或作為該層的一部分(1)該導體包括層級L1的接點110、120、130和140；以及(2)在該導體之間存在層210的介電103 (具有上表面106)。在一些情況下，織帶結構160係在上表面106之上形成(譬如，配置)，例如該導體層係在一層介電或其他材料之上或在其上形成。在一些情況下，織帶結構160在上表面106之下形成(譬如，配置)，例如當另外的介電、阻焊、或其他材料層係在織帶160之上的層級L1上形成時。
圖2A-B 顯示接地織帶層162沿著介電層的上表面形成，在其上形成層級L2的上層接點。接地織帶162具有高度H5和寬度W5。接地織帶162可為傳導材料的上層(譬如，頂層或第一層)，其係形成為部分的接點，並且電氣耦合至層級L2的上層220的上層接地接點120。在一些情況下，織帶162係傳導材料的上層，其係在用於形成層級L2的上層接點120的相同沉積或電鍍期間形成。在一些情況下，織帶162接觸許多或大部分的層級L2的上層接點120。在一些情況下，織帶160接觸全部的層級L2的上層接點120。織帶結構162可為一層固體導體材料，其延伸在圍繞上層接點110、130、140、以及層220的跡線148的任何介電部分103a的全部(譬如，佔用未被上述所佔用的空間)寬度W4之間。
舉例來說，在圖 2A 的層級L2的上層220中接地隔離織帶結構162係以虛線(譬如，"-----")顯示；在圖 2B 中以陰影顯示高度H5；以及在圖 3A 中 以陰影顯示織帶結構310。結構162為第二或第二層層級L2 (或層220)接地織帶結構。在一些情況下，織帶結構162係形成(譬如，配置)具有層級L2上表面的一部分或與其上表面水平的平面，例如藉由與具有導體的層220一起形成或作為該層的一部分(1)該導體包括層級L2的上層接點110、120、130和跡線148；以及(2)在該導體之間存在層220的介電103。在一些情況下，織帶結構162係在上表面106以下的高度H2形成(譬如，配置)，例如由於在織帶162之上形成層級L1。
圖2A-B 顯示接地織帶層164沿著介電層的上表面形成，在其上形成層級L3的上層接點。接地織帶164具有高度H5和寬度W5。接地織帶164可為傳導材料的上層(譬如，頂層或第一層)，其係形成部分的接點，並且電氣耦合至層級L3的上層230的上層接地接點120。在一些情況下，織帶164為傳導材料的上層，其係在用於形成層級L3的上層接點120的相同沉積或電鍍期間形成。在一些情況下，織帶164接觸許多或大部分的層級L3的上層接點120。在一些情況下，織帶164接觸全部的層級L3的上層接點120。織帶結構164可為一層固體導體材料，其延伸在圍繞上層接點110、130、140、以及層230的跡線128的任何介電部分103a的全部(譬如，佔用未被上述所佔用的空間)寬度W4之間。
舉例來說，接地隔離織帶結構164在圖 2A 的層級L3的上層230中係以虛線(譬如，"-----")顯示；在圖 2B 中以陰影顯示高度H5；以及在圖 3A 中 以陰影顯示織帶結構310。結構164為第三或第三層層級L3 (或層230)接地織帶結構。在一些情況下，織帶結構164係形成(譬如，配置)具有上表面，其為層級L3的一部分或與其上表面水平的平面，例如藉由與具有導體的層230一起形成或作為該層的一部分(1)該導體包括層級L3的上層接點110、120、130和跡線128；以及(2)在層230的介電103之間存在。在一些情況下，織帶結構164係形成(譬如，配置)在上表面106以下的高度(2xH2加上2xH1)，例如由於具有層級L1和L2形成在織帶164之上。
圖3B 為 接地織帶結構封裝的剖面俯視示意圖，其顯示該封裝的頂部互連層級的頂層或上層接地織帶結構部分260。在一些情況下，封裝300為封裝100，例如在層級L1-L6具有區塊102、104、105和107。在一些情況下，其為類似封裝100的封裝，除了接地織帶結構160、162和164係分別地如說明的接地織帶部分260、262和264以外。在一些情況下，其為類似封裝100的封裝，除了該接地織帶結構160、162和164係分別地如說明的接地織帶部分260和平面360；接地織帶部分262和平面362；以及接地織帶部分264和平面364以外。
圖3B 可為裝置300的層210的俯視透視圖。其顯示具有電源接點110、接地接點120、接收信號接點130、發送信號接點140、接地織帶部分260、以及接地平面部分360的層210。圖 3B 亦顯示層210，其具有在行174-180中帶有接點130的區塊102。其顯示區塊104在行184-190中具有接點140。其顯示在行170中具有接點110以及在行172中具有接點120的區塊105。其顯示在行182中具有接點110和120的區塊107。其顯示層210具有直接地接附至以及電氣耦合至層210的接點120之接地織帶部分260。其顯示層210具有直接地接附至(譬如，形成)以及電氣耦合至織帶部分260之接地平面部分360。在一些情況下，在區塊105和107中的層210的接點110係藉由如顯示的電源信號繫帶350 (譬如，例如金屬或銅的導體材料，直接地連繫接附至以及延伸在相鄰的接點110之間)在層210中連繫在一起。織帶部分260可為一層固體導體材料，其延伸在圍繞層210的上層接點110、130、140、和任何繫帶的介電材料的全部(譬如，佔用未被上述所佔用的空間)寬度之間。平面部分360可為一層固體導體材料，其延伸在部分260的周圍以及實際接附至(譬如，形成或成為一部分)部分260。
在一些情況下，部分260可與織帶160相同(譬如，相同的裝置，以相同的方式形成並且具有與織帶160相同的功能與能力)。在一些情況下，部分260和部分360的組合可與織帶160相同。在一些情況下，對織帶160的說明可說明部分260；以及部分360為接地平面，其具有形成、延伸自、直接地接附至、以及電氣耦合至(譬如，帶有零電阻)部分260的外緣之內緣。在圖 3B 中，部分260可存在於全部的區塊102、104、105和107。在一些情況下，部分260可覆蓋等於至少寬度(WE2 + 2WE1 +WE3) x長度LE1的區域。
圖3B 顯示在區塊102的織帶部分260的全部開口具有接點130。然而，比全部少，例如在區塊102的織帶部分260的全部開口的一半(或三分之一或三分之二)可具有接點130。另外，應理解的是在一些具體例中，織帶部分260可僅延伸橫跨區塊102的一半(譬如，僅橫跨區塊102的寬度WE1的一半)並且在此情況下顯示在區塊102的織帶部分260僅有一半的全部開口具有接點130 (未顯示，但藉由移除織帶部分260的一半寬度WE1以及在區塊102中帶有接地平面部分360的接點130達成)。
圖3B 亦顯示在區塊104的織帶部分260的全部開口具有接點140。然而，應理解的是應理解的是比全部少，例如在區塊104的織帶部分260的全部開口的一半(或三分之一或三分之二)可具有接點140。另外，應理解的是在一些具體例中，織帶部分260可僅延伸橫跨區塊104的一半(譬如，僅橫跨區塊104的寬度WE1的一半)並且在此情況下顯示在區塊104的織帶部分260僅有一半的全部開口具有接點140 (未顯示，但藉由移除織帶部分260的一半寬度WE1以及在區塊104中帶有部分接地平面360的接點140達成)。
圖3C 為 接地織帶結構封裝的剖面俯視示意圖，其顯示該封裝的第二互連層級的頂層或上層接地織帶結構部分262。圖 3C 可為裝置300的層220的俯視透視圖。在一些情況下，圖 3B 的層210係在層212 (譬如，見圖2A-B )之上或在其上形成，該層212係在圖 3C 的層220之上或在其上形成。圖 3C 顯示層220具有電源接點110、接地接點120、接收信號接點130、發送信號接點140、接地織帶部分262、接地平面部分362、以及可直接地接附至並且電氣耦合至層220的接點140之信號跡線148。織帶部分262可為一層固體導體材料，其延伸在圍繞層220的上層接點110、130以及任何跡線和繫帶的介電材料的全部(譬如，佔用未被上述所佔用的空間)寬度之間。平面部分362可為一層固體導體材料，其延伸在部分262的周圍以及實際接附至(譬如，形成或成為一部分)該部分。
圖3C 亦顯示層220，其具有在行174-180中帶有接點130的區塊102。其顯示區塊104在行184-190中具有接點140。其顯示區塊105在行170具有接點110以及在行172具有接點120。其顯示區塊107在行182中具有接點110和120。其顯示層220具有直接地接附至以及電氣耦合至層220的接點120之接地織帶部分262。其顯示層220具有直接地接附至(譬如，形成)以及電氣耦合至織帶部分262之接地平面部分362。在一些情況下，在區塊105中的層220的接點110(以及任擇地在區塊107中，目前顯示但例如從圖3B 中顯示的該等兩接點110之間移除部分262)係藉由在層220中顯示的電源信號繫帶(譬如，導體材料，例如金屬，直接地連繫接附至以及延伸在相鄰的接點110之間)連繫在一起。
在一些情況下，部分262可與織帶162相同(譬如，相同的裝置，以相同的方式形成並且具有與織帶162相同的功能與能力)。在一些情況下，部分262和部分362的組合可與織帶162相同。在一些情況下，對織帶162的說明可說明部分262；以及部分362為接地平面，其具有形成、延伸自、直接地接附至、以及電氣耦合至(譬如，帶有零電阻)部分262的外緣之內緣。在圖 3C 中，部分262可存在於全部的區塊102、105和107 (但不存在於區塊104)。在一些情況下，部分262可覆蓋等於至少寬度(WE2 +WE1 +WE3) x長度LE1的區域。
圖3C 顯示在區塊102的織帶部分262的全部開口具有接點130。然而，應理解的是比全部少，例如在區塊102的織帶部分262的全部開口的一半(或三分之一或三分之二)可具有接點130。另外，應理解的是在一些具體例中，織帶部分262可僅延伸橫跨區塊102的一半(譬如，僅橫跨區塊102的寬度WE1的一半)並且在此情況下在區塊102中顯示的織帶部分262僅有一半的全部開口具有接點130 (未顯示，但藉由移除織帶部分262的一半寬度WE1以及在區塊102中帶有部分接地平面362的接點130達成)。
圖3C 顯 示區塊104的全部具有接點140。然而，應理解的是比全部少，例如區塊104的全部的一半(或三分之一或三分之二)可具有接點140。另外，應理解的是在一些具體例中，區塊104僅延伸橫跨顯示的區塊104的一半(譬如，僅橫跨區塊104的寬度WE1的一半)並且在此情況下僅全部顯示的區塊104的一半具有接點140 (未顯示，但藉由移除在區塊104中帶有接地平面部分362的接點的一半寬度WE1達成)。
圖3D 為 接地織帶結構封裝的剖面俯視示意圖，其顯示該封裝的第三互連層級的頂層或上層部分接地織帶結構264。圖 3D 可為裝置300的層230的俯視透視圖。在一些情況下，圖 3C 的層220係在層222 (譬如，見圖2A-B )之上或在其上形成，該層222係在圖 3D 的層230之上或在其上形成。圖 3D 顯示具有電源接點110、接地接點120、發送信號接點140、接地織帶部分264、以及接地平面部分364的層230。織帶部分264可為一層固體導體材料，其延伸在圍繞層230的上層接點110、130、以及的任何繫帶的介電材料的全部(譬如，佔用未被上述所佔用的空間)寬度之間。平面部分364可為一層固體導體材料，其延伸在部分264的周圍以及實際接附至(譬如，形成或成為一部分)該部分。
圖3D 亦顯示層230，其具有在行174-180中帶有接點130的區塊102。其顯示在行184-190中具有接地平面部分364的區塊104。其顯示在行170中具有接點110以及在行172中具有接點120的區塊105。其顯示在行182中具有接點110和120的區塊107。其顯示層230具有直接地接附至以及電氣耦合至層230的接點120之接地織帶部分264。其顯示層230具有直接地接附至(譬如，形成)以及電氣耦合至織帶部分264之接地平面部分364。在一些情況下，在區塊105中的層230的接點110 (以及任擇地在區塊107中，目前顯示但例如從圖3B 中顯示的該等兩接點110之間移除部分264)係藉由在層230中顯示的電源信號繫帶(譬如，導體材料，例如金屬，直接地連繫接附至以及延伸在相鄰的接點110之間)連繫在一起。
在一些情況下，部分264可與織帶164相同(譬如，相同的裝置，以相同的方式形成並且具有與織帶164相同的功能與能力)。在一些情況下，部分264和部分364的組合可與織帶164相同。在一些情況下，對織帶164的說明可說明部分264；以及部分364為接地平面，其具有形成、延伸自、直接地接附至、以及電氣耦合至(譬如，帶有零電阻)部分264的外緣之內緣。在圖 3D 中，部分264可僅存在於區塊102、105和107 (譬如，但不存在於區塊104，該區塊存在部分接地平面364)。在一些情況下，部分264可覆蓋等於至少寬度(WE2 +WE1 +WE3) x長度LE1的區域。
圖3D 顯 示在區塊102的織帶部分264的全部開口具有接點130。然而，應理解的是比全部少，例如在區塊102的織帶部分264的全部開口的一半(或三分之一或三分之二)可具有接點130。另外，應理解的是在一些具體例中，織帶部分264可僅延伸橫跨區塊102的一半(譬如，僅橫跨區塊102的寬度WE1的一半)並且在此情況下在區塊102中顯示的織帶部分264全部開口的一半具有接點130 (未顯示，但藉由移除織帶部分264的一半寬度WE1以及在區塊102中帶有部分接地平面364的接點130達成)。
圖3E 為 接地織帶結構封裝的剖面俯視示意圖，其顯示該封裝的第四互連層級的頂層或上層部分接地平面366。圖 3E 可為裝置300的層240的俯視透視圖。在一些情況下，圖 3D 的層230係在層232 (譬如，見圖2A-B )之上或在其上形成，該層232係在圖 3E 的層240之上或在其上形成。圖 3E 顯 示層240具有電源接點110、接地接點120、接收信號接點130、接地平面部分366、以及可直接地接附至並且電氣耦合至層240接點130的信號跡線138。平面部分366可為一層固體導體材料，其延伸在圍繞層240的上層接點110、130、以及任何繫帶和跡線的寬度之介電材料周圍並且實際圍繞。
圖3E 亦顯示層240，其具有在行174-180中帶有接點130的區塊102。其顯示區塊104在行184-190中具有信號跡線138。其顯示區塊105在行170中具有接點110以及在行172中具有接點120。其顯示區塊107在行182中具有接點110和120。其顯示層240具有直接地接附至以及電氣耦合至層240接點120的部分366。在一些情況下，在區塊105中(但非區塊107)的層240的接點110係藉由在層240中顯示的電源信號繫帶(譬如，導體材料，例如金屬，直接地連繫接附至以及延伸在相鄰的接點110之間)連繫在一起。在一些情況下，部分366為接地平面，其具有形成、延伸自、直接地接附至、以及電氣耦合至(譬如，帶有零電阻)區塊102接點120的外緣之內緣。在圖 3E 中，部分366可存在於全部的區塊105。
圖3E 顯 示全部的區塊102具有接點130。然而，應理解的是比全部少，例如全部的區塊102的一半(或三分之一或三分之二)可具有接點130。另外，應理解的是在一些具體例中，區塊102僅延伸橫跨顯示的區塊102的一半(譬如，僅橫跨區塊102的寬度WE1的一半)並且在此情況下僅顯示的區塊102全部的一半具有接點130 (未顯示，但藉由移除在區塊102中帶有接地平面部分366接點130的一半寬度WE1達成)。
圖3F 為 接地織帶結構封裝的剖面俯視示意圖，其顯示該封裝的第五互連層級的頂層或上層部分接地平面368。圖 3F 可為裝置300的層250的俯視透視圖。在一些情況下，圖 3E 的層240係在層242 (譬如，見圖2A-B )之上或在其上形成，該層242係在圖 3F 的層250之上或在其上形成。圖 3F 顯 示層250具有電源接點110、接地接點120以及接地平面部分368。平面部分368可為一層固體導體材料，其延伸在圍繞層250的上層接點110以及任何繫帶和跡線的寬度之介電材料周圍並且實際地圍繞。
圖3F 亦顯示層250，其具有區塊102在行174-180中帶有接地平面部分368。其顯示區塊104在行184-190中具有接地平面部分368。其顯示區塊105在行170中具有接點110以及在行172中具有接點120。其顯示區塊107在行182中具有接點110和120。其顯示層250具有直接地接附至(譬如，形成)以及電氣耦合至接點120的接地平面部分368。在一些情況下，層250的接點110係藉由所顯示的電源信號繫帶(譬如，導體材料，例如金屬，直接地連繫接附至以及延伸在相鄰的接點110之間)在層250中的區塊105 (以及任擇地在區塊107中，目前顯示但例如從圖3B 中顯示的該等兩接點110之間移除部分368)連繫在一起。
在一些情況下，部分368為接地平面，其具有形成、延伸自、直接地接附至、以及電氣耦合至(譬如，帶有零電阻)接點120的外緣。在一些情況下，部分368表示如顯示於圖1-2B 中的層級L5的接地跡線128。
圖3G 為 接地織帶結構封裝的剖面俯視示意圖，其顯示該封裝的第六互連層級的頂層或上層電源平面層。圖 3G 可為具有電源平面318層的俯視透視圖，該平面可直接地接附至以及電氣耦合至該層的接點110。在一些情況下，圖 3F 的層250係在層252 (譬如，見圖2A-B ) )之上或在其上形成，該層252係在圖 3G 的該層之上或在其上形成。圖 3F 顯示藉由電源平面318 (譬如，如顯示直接地接附至以及延伸在相鄰的接點110之間的導體材料(例如金屬)平面或層)具有連繫電源接點110在層中的一層。平面318可為一層固體導體材料，其延伸以及實際接附至(譬如，形成)上層接點130以及該層的任何繫帶和跡線的周圍。
圖3G 亦顯示具有區塊102的一層，該區塊在行170-190中帶有電源平面318。其顯示電源平面318直接地接附至(譬如，形成)以及電氣耦合至接點110。在一些情況下，平面318為電源平面，其具有形成、延伸自、直接地接附至、以及電氣耦合至(譬如，帶有零電阻)接點110的外緣。在一些情況下，電源平面318表示如顯示於圖1-2B 中的層級L6的電源跡線118。
織帶結構160、162和164為分別地各自電氣耦合至(譬如，接觸、形成、或直接地接附至)層級L1、L2和L3的行172和182的接地接點120。該等亦分別地各自圍繞層級L1、L2和L3的資料信號接點(譬如，任何以距離W4存在的接點130和140)。其亦可分別地圍繞層級L1、L2和L3的電源接點110。該電源接點可配置在相鄰電源和接地區塊(譬如，105或107)中的接地接點120，該電源接點係介於層級L1、L2和L3的資料發送信號區塊104和資料接收信號區塊102之間。在一些情況下，織帶結構160、162和164分別地各自從層級L1、L2和L3的接地接點120延伸(1)經由電源和接地區塊(譬如，區塊105或107)的第一側183進入資料發送信號區塊104並且分別地圍繞層級L1、L2和L3的資料發送信號接點140；以及(2)經由電源和接地區塊的相對側181 (譬如，相對於該第一側)進入資料接收信號區塊102並且分別地圍繞層級L1、L2和L3的資料接收信號接點130。在一些情況下，接地織帶結構160、162和164分別地各自沿著如層級L1、L2和L3的上層接點(譬如，接點110、120、130和140)的相同平面表面延伸。
在一些情況下，接點110、112和跡線118係用於發送或提供電源信號至接附至層級L1接點110的IC晶片或其他裝置。在一些情況下，該等係用於提供交流(AC)或直流(DC)電源信號(譬如，Vdd)。在一些情況下，該信號具有介於0.5和2.0伏特之間的電壓。在一些情況下，其為不同的電壓位準。
在一些情況下，接點120、122和跡線128係用於發送或提供接地(譬如，隔離)信號至接附至層級L1接點120的IC晶片或其他裝置。在一些情況下，該等係用於提供零電壓的直流(DC)接地信號(譬如，GND)。在一些情況下，該信號具有介於0.0和0.2伏特之間的電壓。在一些情況下，其為不同但為接地電壓位準。
在一些情況下，接點130、132和跡線138係用於發送或提供從接附至層級L1接點130的IC晶片或其他裝置接收資料信號。在一些情況下，該等係用於提供交流(AC)或高頻(HF)接收資料信號(譬如，RX)。在一些情況下，該信號具有介於7和25 GT/s之間的頻率；以及介於0.5和2.0伏特之間的電壓。在一些情況下，該信號具有介於6和15 GT之間的頻率。在一些情況下，該信號具有介於0.4和5.0伏特之間的電壓。在一些情況下，其為不同的頻率及/或電壓位準。
在一些情況下，接點140、142和跡線148係用於發送或提供發送資料信號至接附至層級L1接點140的IC晶片或其他裝置。在一些情況下，該等係用於提供交流電(AC)或高頻(HF)發送資料信號(譬如，TRX)。在一些情況下，該信號具有介於7和25 GT/s之間的頻率；以及介於0.5和2.0伏特之間的電壓。在一些情況下，該信號具有介於6和15 GT之間的頻率。在一些情況下，該信號具有介於0.4和5.0伏特之間的電壓。在一些情況下，其為不同的頻率及/或電壓位準。
織帶結構160、162和164可分別地各自提供橫跨全部層級L1、L2和L3的區塊102、104、105和107之接地隔離織帶結構，該結構減少在全部相鄰的接點110、120、130及/或140之間的「晶粒凸塊場域」串擾，該接點分別地由層級L1、L2和L3的織帶160、162和164圍繞。該等亦可分別地各自提供層級L1、L2和L3的各個區塊102、104、105和107之間的接地隔離織帶結構，該結構減少在全部相鄰的區塊102、104、105和107之間的「叢集對叢集」串擾，該區塊分別地由層級L1、L2和L3的織帶160、162和164圍繞。
該等亦可分別地各自提供在層級L1、L2和L3的各個區塊102、104、105和107內部的接地隔離織帶結構，該結構減少在各個區塊102、104、105或107中分別地由層級L1、L2和L3的織帶160、162和164圍繞的全部相鄰的接點110、120、130或140之間的「叢集之間」串擾。
舉例來說，藉由傳導材料層電連接至接地接點120，接地隔離織帶160、162和164可提供具有開口的電接地層，經由開口存在或配置接點110、130、和140。在一些情況下，由於接地傳導材料的數量、傳導接地材料分別相鄰於(譬如，圍繞在W4的距離)層級L1、L2和L3的電源接點110、接收接點130、和發送接點140的位置，織帶160、162和164吸收、或屏蔽由一接點產生的電磁串擾信號，避免分別地到達層級L1、L2和L3的相鄰接點。
在一些情況下，接地隔離織帶160、162或164的任一者減少由非所欲的電容、電感引起的電性串擾，或減少經由接點110、130、和140之一接收或發送的第一信號傳導耦合影響或反射經由在層級L1-L5的相同層級上的另一個、不同接點110、130、和140接收或發送的第二信號。在一些情況下，該等減少經由接點130、和140之一接收或發送的第一信號影響或反射經由在層級L1-L5的相同層級上的另一個、不同接點130、和140接收或發送的第二信號的此類電性串擾。在一些情況下，其減少影響或反射在層級L1-L5的不同層級上的此類第二信號之此類第一信號的此類電性串擾，例如影響或反射在相鄰層級(譬如，層級L1和L3為與層級L2相鄰)中的第二信號。在一些情況下，接地隔離織帶160、162和164的各者(或全部)減少此類第一信號被此類第二信號影響或反射的此類電性串擾。在一些情況下，接地隔離織帶160、162和164的任一者或各者亦減少經由接點112、132、和142之一接收或發送的此類第一信號影響或反射經由如上文對接點110、130、和140所述在層級L1-L5的相同或不同層級上的另一個、不同的接點112、132、和142之一接收或發送之此類第二信號的此類電性串擾。
此類電性串擾可包括由兩信號變的彼此部分疊加引起的干擾，因為在攜帶該信號的接點(譬如，傳導材料)之間電磁(電感性)或靜電(電容性)耦合。此類電性串擾可包括從上文所述在層級L1-L5中接點130、132、140或142 (或跡線138或148)的其中之一接點的第一資料信號改變電流的磁場感應在層級L1-L5中接點130、132、140或142 (或跡線138或148)的其中之一接點的第二資料信號電流。該第一和第二信號如在變壓器中可為在彼此平行運行的接點或跡線中流動。
在一些具體例中，如上文所述接地隔離織帶160、162或164的任一者或各者減少電性串擾(1)無增加上文所述的接點(或跡線)之間的距離或空間，(2)無增加層級L1-L5的任一者之間的距離或空間，(3)無須重新排序上文所述的接點(或跡線)或層級L1-L5的任一者。在一些情況下，這是由於使用任何或各個接地隔離織帶160、162或164作為上文所述的接點(或跡線)或層級L1-L5的任一者之間的屏蔽。
在一些具體例中，層級L4將不具有任何接地織帶。在一些具體例中，層級L5將包括固體接地平面或層(譬如，例如取代跡線128)。在一些具體例中，在層級L5以下的層級L6將為固體平面接地層(譬如，電氣耦合至行172及/或182的接地互連)。在一些具體例中，層級L2或L3將僅在區塊102或104中具有接地織帶162和164。在一些具體例中，層級L2或L3將不具有接地織帶162和164 (譬如，僅存在織帶160)。在一些具體例中，僅層級L1和L3將具有接地織帶160和164。在一些具體例中，該等將僅在區塊102和103具有接地織帶。
在一些情況下，阻焊層係形成在層級L1之上。此類阻劑可為固體不導電阻焊材料的高度(譬如，厚度)。此類材料可為或包括環氧樹脂、油墨、樹脂材料、乾式阻劑材料、纖維基材、玻璃纖維基材、氰酸鹽樹脂及/或其等的預聚合物；環氧樹脂、苯氧基樹脂、咪唑化合物、芳基亞烷基類型的環氧樹脂或習知用於此類阻焊劑的相似物。在一些情況下，其為環氧樹脂或樹脂。
該阻劑可為覆蓋層，其遮蔽並且蝕刻以形成開口，焊料可形成在該開口上並且接附至上層接點(譬如，接點110、120、130和140)，或其中另一個裝置(譬如，晶片)的接點可在該開口焊接至該上層接點。或者，該阻劑可在遮罩上形成一層，並且該遮罩隨後移除，以形成開口。在一些情況下，該阻劑可為液體材料(譬如，環氧樹脂)，其透過絲印或噴塗在封裝上形成圖案(譬如，遮罩)；以及該遮罩隨後移除(譬如，溶解或燒毀)，以形成開口。在一些情況下，該阻劑可為噴塗在封裝上的液態感光防焊(LPSM)油墨或乾膜感光防焊(DFSM)覆蓋層；隨後遮蔽和露出圖案並且顯影，以形成開口。在一些情況下，該阻劑在定義該開口(譬如，圖案)之後經過某種類型的熱固化。在一些情況下，該阻劑係以雷射雕繪形成開口。在一些情況下，該阻劑可藉由習知的製程形成，以形成此類封裝阻劑。
在一些具體例中，層級L1-L5 (譬如，接點、導通孔接點和接地織帶)的形態可具有間距(譬如，例如定義為PW、PL、PD；及/或定義為接點或層的高度的平均)，其係由習知的標準封裝設計規則(DR)或晶片封裝決定。在一些情況下，該間距為形態(譬如，傳導接點、或跡線)的線距(譬如，介於在層上的線之間的線寬和線距的實際值)或設計規則(DR)，其係介於9和12微米之間。在一些情況下，該間距允許用於亦稱為控制塌陷高度晶片連接(C4)的「倒裝晶片」接合(譬如，在層級L1之上的阻焊開口中使用焊料)的凸塊尺度，例如用於將半導體裝置，例如IC晶片和微機電系統(MEMS)，互連至帶有已沉積在晶片墊上的焊料凸塊的外部線路。在一些情況下，該間距為介於130微米和200微米之間的凸塊間距(譬如，在開口中使用焊料)。
上層接點110和導通孔接點112 (譬如，層210-252的)可分別地為高度H1 (譬如，厚度)和H2 (譬如，厚度)；以及跡線118可為固體傳導材料的高度H4 (譬如，厚度)。另外，其他的上層接點(譬如，接點120、130和140)可為高度H1；其他的導通孔接點(譬如，接點122、132和142)可為高度H4；以及其他的跡線(譬如，跡線128、138和148)可為固體傳導材料的高度H4。
在一些情況下，織帶160、162和164 (譬如，層210、220和230的)亦為固體傳導材料的高度H5 (譬如，厚度)。該傳導材料可為純導體(譬如，金屬或純傳導材料)。此類材料可為或包括銅(Cu)、金、銀、青銅、鎳、銀、鋁、鉬、合金、或習知用於接點的相似物。在一些情況下，該等全部為銅。
在一些情況下，接點、跡線和織帶可形成導體材料(譬如，純傳導材料)的覆蓋層，該材料被遮蔽並且蝕刻，以形成介電材料將沉積、生長或形成(並且留下現在將形成接點、跡線和織帶的導體材料的一部分)的開口。或者，該導體材料可為經由圖形化的遮罩存在的開口中形成的層，且該遮罩隨後移除(譬如，溶解或燒毀)，以形成接點、跡線和織帶。此類接點、跡線和織帶的形成可包括或沉積導體材料，例如藉由化學氣相沉積(CVD)或藉由原子層沉積(ALD)；或生長導體材料，例如從無電鍍金屬或導體的種子層生長的金屬或導體的介電層，以形成接點、跡線和織帶。
在一些情況下，該接點和跡線可藉由形成此類封裝或晶片封裝裝置的接點和跡線的習知製程形成。在一些情況下，織帶可藉由習知的製程，以形成封裝或晶片封裝裝置的接點和跡線。
介電層103 (譬如，層103a-103f；及/或層210-252)可各自為固體不傳導材料的各個層級L1-L5 (譬如，每個層級H1加H2)的上層高度H1和下層高度H2。該介電材料可為純的非導體(譬如，氧化物或純的不傳導材料)。此類材料可為或包括氮化矽、二氧化矽、陶瓷、玻璃、塑料、或習知用於此類介電的類似物。在一些情況下，其為氮化矽。
在一些情況下，該介電可為介電材料(譬如，不導電絕緣材料)的覆蓋層，其被遮蔽和蝕刻，以形成接點、跡線和織帶在其中沉積、生長或形成的開口。或者，該介電可為在圖形化的遮罩上形成的層，且該遮罩隨後移除(譬如，溶解或燒毀)，以形成接點、跡線和織帶在其中沉積、生長或形成的開口。此類介電層、或部分之形成可包括或沉積該介電材料，例如藉由化學氣相沉積(CVD)或藉由原子層沉積(ALD)；或例如從介電材料(譬如，其可為相同類型的材料或不同類型的介電材料)的下表面或在其上生長該介電材料，以形成該層或部分。在一些情況下，該介電層、介電結構的部分、或在介電層中的開口可藉由形成此類封裝或晶片封裝裝置的介電的習知製程形成。
在一些情況下，所用的遮罩可為形成在表面上(譬如，一層)的材料；隨後使該遮罩的圖案移除(譬如，溶解、顯影或燒毀)，以形成將要形成導體材料(或介電)的開口。在一些情況下，該遮罩可使用光刻圖形化。在一些情況下，該遮罩可為噴塗在表面上的液態感光「溼式」遮罩或乾膜感光「乾式」遮罩覆蓋層；隨後遮蔽並且暴露於光的圖案(譬如，該遮罩係暴露於放置在該遮罩之上圖案模板不阻擋光之處的光)並且顯影，以形成開口。取決於遮罩類型，移除經曝光或未曝光的區域。在一些情況下，在定義開口(譬如，圖案)之後，該遮罩經過某種類型的熱固化。在一些情況下，該遮罩可藉由形成此類晶片封裝的遮罩，或使用晶片封裝POR形成的裝置的習知製程形成。
圖4 為根據本案說明的具體例例示用於形成傳導材料接地織帶結構封裝的製程的流程圖。圖 4 顯示製程400，其可用於形成本案說明的具體例的圖 1-3 和5 任一者的封裝100的製程。在一些情況下，製程400係用於形成接地織帶結構封裝的製程，該封裝包括帶有上層(譬如，頂層或第一層)互連層的第一互連層級，該上層互連層帶有上層層級接地接點、上層層級資料信號接點、和上層層級接地織帶結構，該結構係直接地連接至(譬如，接附至、形成為一部分、或電氣耦合至)該上層層級接地接點並且圍繞該上層資料信號接點。
製程400始於任擇的區塊410，在該區塊中形成晶片封裝的第一互連層級的下層，使第一層級接地導通孔接點在第二互連層級的上層接地接點之上並接附，以及使第一層級資料信號導通孔接點在晶片封裝的第二互連層級的上層資料信號接點之上並接附。
區塊410可包括形成晶片封裝100的第一互連層級L1的下層212，其具有(1)傳導材料第一層級接地導通孔接點122接附至第二互連層級L2的上層220的傳導材料上層接地接點120；以及(2)傳導材料第一層級資料信號導通孔接點132和142接附至第二互連層級L2的上層220的傳導材料上層資料信號接點130和140。
區塊410可包括分別地形成如本案說明的層級L1-L5的任何互連層級的下層121、222、232、242或252之導通孔接點112、122、132、142及/或跡線。其亦可包括分別的形成如本案說明的層級L1-L5的任何互連層級的下層121、222、232、242或252之介電103b。
在一些情況下，區塊410可包括形成如本案說明的接點和跡線，例如形成導通孔接點112、122、132、及/或142。在一些情況下，區塊410可包括形成如本案說明的介電，例如形成介電部分103b。
在一些情況下，區塊410可包括(譬如，在區塊420之前)形成第一互連層級L1的下層212，其具有層級L1的第一層級接地導通孔接點122與第一層級資料信號導通孔接點132和142；其中該第一層級接地導通孔接點122將層級L1的第一層級上層接地接點120接附至層級L2的第二層級上層接地接點120；該第一層級上層資料信號導通孔接點132和142將該第一層級上層資料信號接點130和140接附至配置在層級L1以下的第二互連層級L2的第二層級上層資料信號接點130和140；以及層級L2具有第二層級接地織帶結構162，其直接地連接至該第二層級上層接地接點120並且圍繞層級L2的第二層級上層資料信號接點130和140。
在區塊410、區塊420進行之後。區塊420可包括或形成晶片封裝的第一互連層級的上層，其具有(1)傳導材料第一層級上層接地接點形成並接附至第一互連層級的下層的傳導材料第一層級接地導通孔接點之上，(2)傳導材料第一層級上層資料信號接點形成並接附至第一互連層級的下層的傳導材料第一層級資料信號導通孔接點，以及(3)傳導材料第一層級接地織帶結構(a)在該第一互連層級的下層介電之上，(b)直接地連接至第一層級上層接地接點以及(c)圍繞第一互連層級的第一層級上層資料信號接點。
在一些情況下，該接地織帶可直接地形成在第一互連層級L1的上層接地接點的外緣上成為一部分，或與其接觸。在一些情況下，該接地織帶係藉由導體材料實際地接附以及電氣耦合至上層接地接點。
區塊420可包括形成晶片封裝100的第一互連層級L1的上層210，層210具有(1)傳導材料第一層級上層接地接點120形成並接附至該第一互連層級L1的下層220的傳導材料第一層級接地導通孔接點122之上，(2)傳導材料第一層級上層資料信號接點130和140形成並接附至該第一互連層級L1的下層220的傳導材料第一層級資料信號導通孔接點132和142之上，以及(3)傳導材料第一層級接地織帶結構160：(a)在該第一互連層級L1的下層220的介電103b之上，(b)直接地連接至該第一層級上層接地接點120以及(c)圍繞該第一互連層級L1的第一層級上層資料信號接點130和140。
區塊420可包括分別地形成如本案說明的層級L1-L5的任何互連層級的上層接點110、120、130、140及/或上層120、220、230、240或250的跡線。其亦可包括分別地形成如本案說明的層級L1-L5的任何互連層級的上層120、220、230、240或250的介電103a。
在一些情況下，區塊420可包括形成如本案說明的接點和跡線，例如形成上層接點110、120、130、及/或140。在一些情況下，區塊420可包括形成如本案說明的介電，例如形成介電部分103a。
在一些情況下，區塊420可包括藉由形成第一互連層級L1的上層210形成傳導材料接地織帶結構封裝100，該第一互連層級L1具有傳導材料第一層級上層接地接點120、傳導材料第一層級上層資料信號接點130和140，以及傳導材料第一層級接地織帶結構織帶160，其中該第一層級接地織帶結構160係直接地連接至該第一層級接地接點120並且圍繞該第一層級資料信號接點130和140。
區塊420的第一示例具體例可包括(譬如，在形成第一互連層級的上層210之前)，在該第一互連層級L1的下層212的上表面之上形成遮罩(譬如，DFR，未顯示)，該遮罩具有(1)第一開口，其在下層212的接地導通孔接點122之上並且在其中形成層級L1的第一層級上層接地接點120，(2)第二開口，其在下層212的資料信號導通孔接點132和142之上並且在其中形成層級L1的第一層級上層資料信號接點130和140，以及(3)第三開口，其在該下層212的介電103b之上並且在其中形成第一層級接地織帶結構160。在此情況下，該第一開口可水平打開並且與該第三開口連通。若干這些情況可包括在形成該遮罩層之前進行導體材料種子層的無電電鍍。
在此情況下，區塊420可隨後包括同時地形成傳導材料(譬如，在開口露出的種子層上電鍍)，以形成層級L1在第一開口中的第一層級上層接地接點120、在第二開口中的第一層級上層資料信號接點130和140，以及在第三開口中的第一層級接地織帶結構160。
在若干這些情況中，同時地形成傳導材料可包括在第一、第二和第三開口中在相同的製程期間、沉積或生長傳導材料形成接點120、130和140的傳導材料；和織帶160。在一些情況下，同時地形成傳導材料包括在第一、第二和第三開口中(譬如，在無電電鍍種子層上)導體材料的電解電鍍。
在一些情況下，在同時地形成傳導材料之後，該遮罩從第一層級上層接地接點120、第一層級上層資料信號接點130和140、以及第一層級接地織帶結構160之間移除。此移除亦可包括從開口之間移除種子層。隨後介電材料103a (譬如，Si02或SiN3)係沉積在移除第一層級上層接地接點、第一層級上層資料信號接點、以及第一層級接地織帶結構之間的遮罩位置。在一些情況下，形成遮罩包括形成遮罩材料的一覆蓋層以及蝕刻該覆蓋層，以形成該第一、第二和第三開口。
區塊420具體例的第二例子可包括(譬如，在形成第一互連層級的上層210之前)，在該第一互連層級L1的下層212的上表面之上形成介電材料的覆蓋層(譬如，在蝕刻之前覆蓋介電103a)。隨後在介電材料的覆蓋層的上表面之上形成一遮罩，該遮罩具有(1)第一開口，其在下層212的接地導通孔接點122之上並且在其中形成層級L1的第一層級上層接地接點120，(2)第二開口，其在下層212的資料信號導通孔接點132和142之上並且在其中形成層級L1的第一層級上層資料信號接點130和140，以及(3)第三開口，其在該下層212的介電103b之上並且在其中形成第一層級接地織帶結構160。在此情況下，該第一開口可水平打開並且與該第三開口連通。隨後區塊420可包括在該第一、第二和第三開口中(譬如，以及至下層212的上表面)將介電材料的覆蓋層部分蝕刻掉。隨後區塊420可包括同時地形成(譬如，電鍍)傳導材料，以形成層級L1在第一開口中的第一層級上層接地接點120、在第二開口中的第一層級上層資料信號接點130和140、以及在第三開口中的第一層級接地織帶結構160。
在若干這些情況中，同時地形成傳導材料可包括在第一、第二和第三開口中在相同的製程期間、沉積或生長傳導材料形成接點120、130和140的傳導材料；和織帶160。在一些情況下，同時地形成傳導材料包括種子層的無電電鍍，隨後在第一、第二和第三開口中導體材料的電解電鍍。
在若干這些情況中，在區塊420的第二示例具體例中同時地形成傳導材料之後，該遮罩從第一層級上層接地接點120、第一層級上層資料信號接點130和140、以及第一層級接地織帶結構160之間的介電層103a上方移除。此留下第一層級上層接地接點120、第一層級上層資料信號接點130和140、以及第一層級接地織帶結構160之間的介電材料103a (譬如，Si02或SiN3)。
在一些情況下，可藉由化學氣相沉積(CVD)或藉由原子層沉積(ALD)在區塊410和420中沉積或生長導體材料。在一些情況下，可藉由化學氣相沉積(CVD)或藉由原子層沉積(ALD)在區塊410和420中沉積或生長介電材料。應理解的是本案對於區塊410和420的說明亦可包括進行本案說明的區塊410和420所需的拋光(譬如，化學機械拋光)或表面平面化。
應理解的是可重複本案說明的區塊410和420，以形成類似於層級L1的額外層級。此類說明可包括形成類似於層級L1的的額外層級，在層級L1下方(譬如，形成層級L2，等等)；或在層級L1上方(譬如，形成新的頂部層級L1，俾使層級L2現為層級L2)。
在一些情況下，僅進行製程400的區塊420 (譬如，形成層210)。在其他情況下，僅進行製程400的區塊410-420 (譬如，形成層210-212)。在一些情況下，可進行製程400的區塊420，隨後區塊410，隨後為另一個層級(譬如，形成層210-232)重複區塊420。在一些情況下，重複一次製程400的區塊410和420 (譬如，形成層210-222)、兩次(譬如，形成層210-232)、三次(譬如，形成層210-242)、或四次(譬如，形成層210-252)。
在一些情況下，高度H1-H5的任一者或全部可介於少於或大於本案說明的3和5百分比之間。在一些情況下，彼等可介於少於或大於本案說明的5和10百分比之間。
在一些情況下，寬度W1-W6的任一者或全部可表示圓的直徑、或橢圓形、矩形、正方形、三角形、菱形、梯形或多邊形的最大寬度(從上方一邊緣至另一最遠邊緣的最大距離)。
在一些情況下，傳導材料接地織帶結構封裝的具體例(譬如，封裝、系統和形成的製程)，例如圖 1-4 的說明，藉由包括帶有導體材料的接地織帶結構(譬如，「織帶」)的頂部互連層提供接附至封裝的兩IC’s之間的更快和更準確的資料信號發送，該結構減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾(譬如，見圖5 )。可形成連接至上層接地接點的接地織帶結構(譬如，頂部互連層級的接地織帶結構，以及任擇地其他層級的接地織帶結構)，藉由圍繞上層發送和接收資料信號接點的各者減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。
在一些情況下，用於形成傳導材料接地織帶結構封裝的製程具體例，或傳導材料接地織帶結構封裝的具體例提供封裝具有較佳組件用於提供穩定和乾淨的電源(譬如，從接點110)、接地(譬如，從接點120)、和高頻發送(譬如，從接點130)以及接收(譬如，從接點140)介於其上表面106 (或層210)與(1)接附至該封裝的其他組件，例如在存在類似的(多個)接地織帶結構的封裝上表面上的其他接點，或(2)封裝底下層級的其他組件，其將經由該封裝的導通孔接點或跡線電連接至接點之間的資料信號。由於增加減少資料發送接點之間串擾的傳導材料接地織帶結構，該組件可更佳。
在一些情況下，用於形成傳導材料接地織帶結構封裝的製程具體例，或傳導材料接地織帶結構封裝的具體例提供在大量生產的電腦系統架構形態和介面體現的好處。在一些情況下，此類製程和裝置的具體例提供解決非常高頻資料發送互連問題的全部好處，例如介於兩IC晶片或晶粒之間(譬如，需要路由的兩晶粒之間的數百甚至數千的信號)，或用於系統單晶片(SoC)內部的高頻資料發送互連(譬如，見圖5 )。在一些情況下，此類製程和裝置的具體例提供橫跨上文段落所需的較低成本的高頻資料發送互連解決方案的需求。這些好處可由於增加了減少資料發送接點之間串擾的傳導材料接地織帶結構。
在一些情況下，由於增加了減少資料發送接點之間串擾的傳導材料接地織帶結構，用於形成傳導材料接地織帶結構封裝的製程具體例，或在標準封裝中用於提供超高頻資料發送互連的傳導材料接地織帶結構封裝的具體例，例如倒裝晶片x陣列封裝(FCxGA)，其中‘x’可為焊球、接腳、或焊墊、或倒裝晶片晶片級封裝(FCCSP，等等)。
除此之外，此類製程和裝置可提供遞送至兩晶片的直接和局部的電源、接地和資料信號。在一些情況下，此類製程和裝置具體例提供兩IC晶片或包括記憶體、數據機、圖形、和其他功能、直接彼此接附(譬如，見圖5 )的主板ICs之間的通信。這些製程和裝置以低成本提供增加的輸入/輸出(IO)頻率資料發送。這些規則與增加可由於增加了減少資料發送接點之間串擾的傳導材料接地織帶結構。
圖5 為接附兩積體電路(IC)晶片或「晶粒」於其上的傳導材料接地隔離織帶結構半導體裝置封裝的俯視透視示意圖。圖 5 顯示隔離織帶結構封裝500，其具有安裝IC晶片520於其上的第一區域510；安裝第二IC晶片522於其上的第二區域512；以及將區域510的信號電氣耦合至區域512的信號電信號耦合530。區域510可包括本案說明的封裝100，例如藉由包括區塊102、104、105和107 (以及其等的互連層級和堆疊)。區域512亦可包括本案說明的封裝100，例如藉由包括區塊102、104、105和107 (以及其等的互連層級和堆疊)。在一些情況下，封裝500代表圖 1-4 的任一者的封裝100，具有顯示於該等圖中的結構之兩個區域。
耦合530可包括接點、互連、跡線、電路、和習知用於在區域510和512之間發送信號的其他形態。舉例來說，耦合530可包括用於從區塊510的接收接點130通信信號至區塊512的發送接點540的電子資料信號跡線。耦合530亦可包括用於從區塊512的接收接點130通信信號至區塊510的發送接點540之電子資料信號跡線。耦合530亦可包括用於提供接地信號至區域510和512的接點120的接地跡線或平面。耦合530亦可包括用於提供電源信號至區域510和512的接點110的電源跡線或平面。區域510可包括如本案說明的接地織帶160，以及任擇地162，以及任擇地164。區域512可包括如本案說明的接地織帶160，以及任擇地162，以及任擇地164。
圖5 可說明一情況，其中一IC晶片520係安裝在區域510中在微電子基板封裝500的上表面106 (具有層級L1)上，同時封裝500亦係實際電性連接在區域512中的上表面106 (具有層級L1)上的另一個IC晶片522，俾使封裝500可在兩個IC晶片之間提供資料信號傳送。封裝500 (譬如，耦合530)可在晶片520和522之間(譬如，介於該等晶片的資料信號接點之間)路由數百或甚至數千高頻資料信號。封裝500可類似於封裝100，並且可具有兩個區域510和512，其在安裝晶片520和522之上或之下各自分別地帶有接地織帶(譬如，例如織帶160)。封裝500 (譬如，區域510和512的各者)可由具有層級L1-L5、具有接地織帶、具有相似電形態的材料、以及具有相似功能能力的材料形成，以及可使用如形成封裝100的製程說明(譬如，見圖4 )形成。
在一些情況下，傳導材料接地織帶結構封裝500的具體例(譬如，封裝、系統和形成的製程)，藉由包括在各個區域510和512帶有導體材料的接地織帶結構160 (譬如，見圖 1-3 )的頂部互連層210減少在各個區域510和512的凸塊場域串擾、信號類型叢集對叢集的串擾與信號類型叢集之間的串擾，提供接附至封裝的兩IC晶片520和522之間的更快和更準確的資料信號發送。可形成連接至在各個區域510和512中的上層接地接點120之接地織帶結構160 (譬如，頂部互連層級L1、以及任擇地層級L2-L3的織帶162和164)，藉由圍繞在各個區域510和512 (譬如，見圖 1-3 )中的各個上層發送和接收資料信號接點減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。在一些情況下，在區域510和512的織帶結構160減少對於封裝100所說明的凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。
在一些情況下，晶片520和522可各自為如說明用於接附至封裝100的IC晶片類型，例如微處理器、共處理器、圖形處理器、記憶體晶片、數據機晶片、下一層級組件、或其他微電子晶片裝置。在一些情況下，彼等為不同的IC晶片類型。在一些情況下，彼等為相同的IC晶片類型。在一些情況下，彼等同時為微處理器、共處理器、或圖形處理器。在一些情況下，其中之一為記憶體晶片以及另一個為微處理器、共處理器、或圖形處理器。
電氣耦合530可包括介於區域510第一互連層級L1和區域512第一互連層級L1之間的電路，以通信介於晶片520和晶片522之間的資料信號。在一些情況下，電氣耦合530、區域510的接地織帶結構(譬如，在區域510的織帶160和任擇地織帶162和任擇地織帶164)與區域512的接地織帶結構(譬如，在區域510的織帶160和任擇地織帶162和任擇地織帶164)係電連接，以在7和25 GT/s之間的頻率通信介於晶片520和晶片522之間的資料信號。在一些情況下，該等係連接從非常低頻率發送，例如從50百萬赫(MHz)至GHz發送位準，例如大於40GHz (或高達介於40和50 GHz之間)進行通信。
除了晶片520和522的封裝500的一些具體例。此處，封裝500包括區域510的第一組區塊102、104、(105和107)，其係分別地經由跡線138、148、(118和128) (譬如，見圖 2A-B )連接或電氣耦合(譬如，經由耦合530)至區域512的第二組區塊102、104、(105和107)。區域510的該第一組區塊102和104可分別地連接或電氣耦合至區域512的第二組對應區塊104和102，俾使如圖示的第一組發送信號區塊102係連接至第二組接收信號區塊104，反之亦然。在此情況下，區域510的第一組區塊可構形成可連接至晶片(譬如，在層級L1的晶片520)以及區域512的第二組區塊可構形成可連接至晶片(譬如，在層級L1的晶片522)，俾使該第一和第二IC晶片或裝置可使用封裝500的區塊102和104交換資料(譬如，使用如上所述的發送資料信號和接收資料信號)。在此類資料交換期間由於或基於使用接地織帶160、162和164，此提供減少如本案所述的串擾的好處。在此情況下，可操作封裝500，以鏈結該第一和第二IC晶片。
在一些特定的具體例中，在該行、區塊或層級中對於本案說明的「各個」或「各者」形態，例如「在行170-190的各者」、「接點的各者」、「各個區塊」、「區塊102和104的各者」、「區塊105和107的各者」、「層級L1-L5的各者」；行170-190等等；接點(譬如，接點120、130或140)等等；區塊102、104、105或107等等；或層級L1、L2、L3、L4和L5等等可針對該等形態的大多數或針對少於該等形態全部。在一些情況下，其可指為介於在該行、區塊或層級中存在的該等形態的80和90百分比之間。
圖6 根據一實例例示計算裝置。圖 6 根據一實例例示計算裝置600。計算裝置600容納主板602。主板602可包括數個組件，其包括但不限於處理器604和至少一通信晶片606。處理器604係實際上電性耦合至主板602。在一些實例中，至少一通信晶片606亦為實際上電性耦合至主板602。在另一個實例中，通信晶片606為處理器604的一部分。
取決於其應用，計算裝置600可包括其他組件，該組件可或可不實際上電性連接至主板602。該等其他組件可包括，但不限於，揮發性記憶體(譬如，DRAM)、非揮發性記憶體(譬如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、擴音器、照相機、與‎大容量儲存裝置(例如硬式磁碟機、光碟(CD)、多樣化數位光碟‎‎(DVD)、以及等等)。
通信晶片606可啟用無線通信，將資料發送至計算裝置600及從其傳送。術語「無線」及其衍生詞可用於說明其可經由使用調製的電磁輻射通過非固體介質發送數據之電路、裝置、系統、方法、技術、通信頻道、等等。該術語並不意味該關連裝置不含任何線路，儘管在一些‎具體例中，彼等可能沒有。通信晶片606可實施數個無線標準或協議的任一者，包括但不限於Wi-Fi (IEEE 802.11 家族)、WiMAX (IEEE 802.16 家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其等的衍生物，以及命名為3G、4G、5G、與以外的任何其他無線協議操作。計算裝置600可包括複數個通信晶片606。舉例而言，第一通信晶片606可專門用於較短範圍無線通信，例如Wi-Fi和藍芽以及第二通信晶片606可專門用於較長範圍無線通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO、與其他。
計算裝置600的處理器604包括封裝在該處理器604內的積體電路晶粒。在一些實例中，該處理器的該積體電路晶粒包括一或多裝置，例如電晶體或金屬互連。在一些具體例中，該積體電路晶粒或處理器604的封裝包括用於形成如本案說明的「接地織帶結構封裝」製程的具體例或「接地織帶結構封裝」的具體例。術語「處理器」可指稱處理來自暫存器及/或記憶體的電子數據以將該電子數據轉變成可儲存於暫存器及/或記憶體的其他電子數據的任何裝置或裝置的一部分。
通信晶片606亦包括封裝在通信晶片606內的積體電路晶粒。根據另一個實例，該通信晶片的該積體電路晶粒包括一或多裝置，例如電晶體或金屬互連。在一些具體例中，該積體電路晶粒或晶片606的封裝包括用於形成如本案說明的「接地織帶結構封裝」製程的具體例或「接地織帶結構封裝」的具體例。
在另一個實例中，容納在計算裝置600內的另一個組件可包含積體電路晶粒，其包括一或多裝置，例如電晶體或金屬互連。在一些具體例中，其他的積體電路晶粒或晶片的封裝包括用於形成如本案說明的「接地織帶結構封裝」製程的具體例或「接地織帶結構封裝」的具體例。
在各式實例中，計算裝置600可為膝上型電腦、輕省筆電、筆記型電腦、超輕薄電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超便攜式PC、移動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、‎便攜式音樂播放器、或數位錄影機。在另一個實例中，計算裝置600可為處理資料的任何其他電子裝置。 實施例
與下列實施例有關的具體例。
實施例1為一接地織帶結構封裝，其包括一第一互連層級，其具有一上層，該上層帶有第一層級接地接點、第一層級資料信號接點、以及一第一層級接地織帶結構；該第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第一層級資料信號接點。
在實施例2中，其主旨可任擇地包括實施例1的封裝，該第一互連層級更包括第一層級電源接點；以及該第一層級資料信號接點包括第一層級接收資料信號接點與第一層級發送資料信號接點。
在實施例3中，其主旨可任擇地包括實施例2的封裝，該第一互連層級具有(1)一第一層級電源和接地隔離區塊，(2)一第一層級接收信號區塊，以及(3)一第一層級發送信號區塊；該第一層級電源接點與該第一層級接地隔離接點配置在一第一層級電源和接地隔離區塊內；該第一層級接收信號接點配置在一第一層級接收信號區塊內，其鄰近該第一層級電源和接地隔離區塊的一第一側；該第一層級發送信號接點配置在一第一層級發送信號區塊內，其鄰近該第一層級電源和接地隔離區塊的一相對側；以及該第一層級接地織帶結構從該第一層級接地隔離接點經由該第一側延伸至該第一層級接收信號區塊；以及該第一層級接地織帶結構從該第一層級接地隔離接點經由該相對側延伸至該第一層級發送信號區塊。
在實施例4中，其主旨可任擇地包括實施例1的封裝，其更包括在該第一互連層級下方的一第二互連層級，該第二互連層級具有第二層級接地接點、第二層級資料信號接點、以及一第二層級接地織帶結構；以及該第二層級接地織帶結構直接地連接至該第二層級接地接點並且圍繞該第二層級資料信號接點。
在實施例5中，其主旨可任擇地包括實施例4的封裝，其更包括第一層級接地導通孔接點將該第一層級接地信號接點連接至該第二層級接地信號接點；以及第一層級資料信號導通孔接點將該第一層級資料信號接點連接至該第二層級資料信號接點。
在實施例6中，其主旨可任擇地包括實施例5的封裝，該第二互連層級更包含第二層級電源接點；該第二層級資料信號接點包括第二層級接收資料信號接點、以及第二層級發送資料信號接點。
在實施例7中，其主旨可任擇地包括實施例1的封裝，其中該第一層級接地織帶結構係連接至電氣接地，以減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。
在實施例8中，其主旨可任擇地包括實施例1的封裝，其中該第一層級接地織帶結構係連接至電氣接地以及該第一層級資料信號接點係在介於7和25 GT/s的頻率之間將通信資料連接至一裝置。
實施例9為用於與積體電路(IC)晶片通信的系統，其包括該IC晶片安裝在一接地織帶結構封裝上，該接地織帶結構封裝包括一第一區域，其具有一第一互連層級，其具有一上層，該上層帶有第一層級接地接點、第一層級資料信號接點、以及一第一層級接地織帶結構；該第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第一層級資料信號接點；以及該IC晶片的資料信號接點電氣耦合至該封裝的該第一層級資料信號接點。
在實施例10中，其主旨可任擇地包括實施例9的系統，其中該IC晶片的接地接點係電氣耦合至該封裝的該第一層級接地接點。
在實施例11中，其主旨可任擇地包括實施例10的系統，其中該第一層級接地織帶結構提供經由該第一層級資料信號接點、經由該第一層級的第一層級資料信號導通孔接點以及經由該封裝的一第二層級的第二層級資料信號接點發送更快和更準確的資料信號。
在實施例12中，其主旨可任擇地包括實施例9的系統，其中該IC晶片為一第一IC晶片以及該接地織帶結構為一第一接地織帶結構；該系統更包括一第二IC晶片，其安裝在該接地織帶結構封裝上，該接地織帶結構封裝包括一第二區域，其具有一第二區域第一互連層級，其具有一上層，該上層帶有第一層級接地接點第一層級資料信號接點、以及一第二區域第一層級接地織帶結構；該第二區域第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第二區域的該第一層級資料信號接點；以及該第二IC晶片的資料信號接點電氣耦合至該第二區域的該第一層級資料信號接點。
在實施例13中，其主旨可任擇地包括實施例12的系統，其中該封裝包括在該第一區域第一互連層級與該第二區域第一互連層級之間電氣耦合，以在該第一IC晶片和該第二IC晶片之間通信資料信號。
在實施例14中，其主旨可任擇地包括實施例13的系統，其中該第一區域接地織帶結構與該第二區域接地織帶結構減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。
在實施例15中，其主旨可任擇地包括實施例12的系統，其中該電氣耦合、該第一區域接地織帶結構與該第二區域接地織帶結構係電連接，以在介於7和25 GT/s的頻率之間在該第一IC晶片和該第二IC晶片之間通信資料信號。
實施例16為形成傳導材料接地織帶結構封裝的方法，其包括形成一第一互連層級的一上層，其具有傳導材料第一層級上層接地接點、傳導材料第一層級上層資料信號接點、以及一傳導材料第一層級接地織帶結構；該第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第一層級資料信號接點。
在實施例17中，其主旨可任擇地包括實施例16的方法，其更包括，在形成該第一互連層級的該上層之前形成該第一互連層級的一下層，其具有第一層級接地導通孔接點與第一層級資料信號導通孔接點；該第一層級接地導通孔接點將該第一層級上層接地接點接附至第二層級上層接地接點；以及該第一層級資料信號導通孔接點將該第一層級上層資料信號接點接附至配置在該第一互連層級下方的一第二互連層級的第二層級上層資料信號接點；該第二互連層級具有一第二層級接地織帶結構，其直接地連接至該第二層級上層接地接點並且圍繞該第二層級上層資料信號接點。
在實施例18中，其主旨可任擇地包括實施例16的方法，其中形成該第一互連層級的該上層包括在該第一互連層級的下層的上表面之上形成一遮罩，該遮罩具有(1)在該下層的接地導通孔接點之上的第一開口以及其中形成該第一層級上層接地接點，(2)在該下層的資料信號導通孔接點之上的第二開口以及其中形成該第一層級上層資料信號接點，以及(3)在該下層的介電層之上的第三開口以及其中形成該第一層級接地織帶結構；該第一開口水平地朝向該第三開口打開並且與其連通；隨後同時地形成在該第一開口中的該第一層級上層接地接點、在該第二開口中的該第一層級上層資料信號接點、以及在該第三開口中的該第一層級接地織帶結構。
在實施例19中，其主旨可任擇地包括實施例18的方法，其更包括在同時地形成之後，移除介於該第一層級上層接地接點、該第一層級上層資料信號接點、以及該第一層級接地織帶結構之間的遮罩；隨後沉積介電層，其中該第一層級上層接地接點、該第一層級上層資料信號接點、以及該第一層級接地織帶結構之間的遮罩已移除。
在實施例20中，其主旨可任擇地包括實施例16的方法，該第一層級上層接地接點、該第一層級上層資料信號接點，以及第一層級接地織帶結構由相同的導體材料在該導體材料的相同製程、沉積或生長期間形成；其中形成該遮罩包括形成遮罩材料的一覆蓋層以及蝕刻該覆蓋層，以形成該第一、第二和第三開口；以及其中同時地形成包括在該第一、第二和第三開口中一種子層的無電電鍍以及隨後該導體材料的電解電鍍。
在實施例21中，其主旨可任擇地包括實施例16的方法，其中形成該第一互連層級的該上層包括在該第一互連層級的一下層之上形成介電材料的一覆蓋層；在介電材料的該覆蓋層的一上表面之上形成一遮罩，該遮罩具有(1)第一開口，其在該下層的接地導通孔接點之上，在開口中形成該第一層級上層接地接點，(2)第二開口，其在該下層的資料信號導通孔接點之上，在開口中形成該第一層級上層資料信號接點，以及(3)第三開口，其在該下層的介電層之上，在開口中形成該第一層級接地織帶結構；該第一開口水平地朝向該第三開口打開並且與其連通；隨後在該第一、第二和第三開口中蝕刻介電材料的該覆蓋層的一部分，並且蝕刻至該下層的該上表面；隨後同時地在該第一開口中形成該第一層級上層接地接點，在該第二開口中形成該第一層級上層資料信號接點，以及在介電材料該覆蓋層中形成在該第三開口中的該接地織帶結構。
在實施例22中，其主旨可任擇地包括一設備，其包括用於進行實施例16-21的任一者方法的方式。
例示實例的上文說明，包括摘要的說明，並不意欲窮舉或將本發明限制為所揭示的精確形式。儘管本案出於例示的目的說明本發明的特定實例和示例，但是如相關領域的技術人員將認識到，在本發明範疇內進行各式等效修改為可能。在上文詳細說明的教示下，可對本發明進行這些修改。舉例來說，儘管上文說明在層級L1、L2和L3僅顯示織帶結構160、162和164，該等說明可應用至更少、更多或不同的織帶結構。此類結構的少數具體例可僅存在結構160、162和164的一或兩者。此類結構的多數具體例可為類似存在於例如層級L5及/或層級L4的不同層級之結構160、162和164之一的額外的織帶結構(除了結構160、162和164之外)。此類結構的不同具體例可為例如存在於層級L4而非層級L3之上的結構164；或存在於層級L5而非層級L3之上的結構164。
另外，儘管上文說明僅顯示封裝100的區塊102、104、105和107 (譬如，在層級L1、L2和L3中具有織帶結構160、162和164)，這些說明可應用至更多或不同數目的區塊102、104、105和107。此類區塊102、104、105和107的不同具體例可為例如不存在區塊102、104、或105的任意一或二者。
此類區塊的更多具體例可為如顯示的第一組區塊102、104、(105和107)係連接或電氣耦合至第二組相應區塊102、104、(105和107)，例如分別地經由跡線138、148、(118和128) (譬如，見圖5 )。在此情況下，該第一組區塊102和104可分別地連接或電氣耦合至第二組相應區塊104和102，俾使如顯示的該第一組的發送信號區塊102係連接至該第二組的接收信號區塊104，反之亦然。在此情況下，該第一組的區塊可連接至第一IC晶片或裝置(譬如，在層級L1)以及該第二組的區塊可連接至第二、不同的IC晶片或裝置(譬如，在層級L1)，俾使該第一和第二IC晶片或裝置可使用封裝100的區塊102和104交換資料(譬如，使用如上文說明的發送資料信號和接收資料信號)。由於或基於使用接地織帶160、162和164，在此類資料交換期間此提供如本案說明之減少串擾的好處。在此情況下，封裝100可操作鏈結該第一和第二IC晶片。
在下列專利申請範圍中使用的術語不應解讀為將本發明限制為在說明書與專利申請範圍中的特定實例。相反地，該範圍將完全地由下列專利申請範圍確定，其應解讀為根據專利申請範圍解釋之已建立的準則。
100、300、500‧‧‧封裝
102、104、105、107、410、420、512‧‧‧區塊
103、103A、103B、103C、103D、103E、103F‧‧‧介電
106‧‧‧上表面
110‧‧‧上層電源接點
112、122、132、142‧‧‧導通孔接點
118‧‧‧電源跡線
120‧‧‧上層接地隔離接點/上層
128、138‧‧‧跡線
130‧‧‧上層接收資料信號接點
140‧‧‧上層發送資料信號接點
148‧‧‧信號跡線
160‧‧‧第一層級接地織帶結構
162、164‧‧‧接地織帶
170‧‧‧第一行
172‧‧‧第二行
174‧‧‧第三行
176‧‧‧第四行
178‧‧‧第五行
180‧‧‧第六行
181‧‧‧相對側
182‧‧‧第七行
183‧‧‧第一側
184‧‧‧第六行
186‧‧‧第七行
188‧‧‧第八行
190‧‧‧第九行
210‧‧‧上層
220、222、230、232、240、242、250、252‧‧‧層
260、262、264、266‧‧‧接地織帶結構部分
274‧‧‧資料信號接收互連堆疊
284‧‧‧資料信號發送互連堆疊
310‧‧‧接地織帶結構/陰影
318‧‧‧電源平面層
320、330、340‧‧‧位置
350‧‧‧電源信號繫帶
360、362、364、366、368‧‧‧接地平面部分
400‧‧‧製程
510‧‧‧第一區域
520‧‧‧IC晶片
522‧‧‧第二IC晶片
530‧‧‧耦合
600‧‧‧計算裝置
602‧‧‧主板
604‧‧‧處理器
606‧‧‧通信晶片
H1、H2、H4、H5‧‧‧高度
L1‧‧‧第一互連層級
L2‧‧‧第二互連層級
L3‧‧‧第三互連層級
L4‧‧‧第四互連層級
L5‧‧‧第五互連層級
L6‧‧‧第五互連層級
LE1‧‧‧長度
PD‧‧‧對角線的間距
PL‧‧‧間距
PW‧‧‧間距寬度
W1‧‧‧直徑
W2‧‧‧頂部寬度
W3‧‧‧底部寬度
W4、W5、W6、W8、W9、W10、WE1、WE2、WE3‧‧‧寬度
本發明的具體例是以舉例的方式，而非以限制的方式例示於附圖的圖示中，其中相似的參考編號表示相似的元件。應注意的是在本揭示內容中參照本發明的「一(an)」或「一(one)」具體例並不一定為相同的具體例，其意為至少一者。
圖1 為傳導材料接地隔離織帶結構半導體裝置封裝的俯視透視示意圖，在該封裝上可接附至少一積體電路(IC)晶片或「晶粒」。
圖2A 為圖 1 的剖面側視示意圖，其將接地織帶結構顯示為虛線"----"並且顯示資料信號接收和發送的互連堆疊。
圖2B 為圖 1 的剖面側視示意圖，其將接地織帶結構顯示為實線並且未顯示資料信號接收和發送的互連堆疊。
圖3A 為圖 1 封裝的剖面俯視示意圖，其顯示頂部互連層級的頂層或上層接點；以及陰影表示該封裝的接地織帶結構的一或多層。
圖3B 為接地織帶結構封裝的剖面俯視示意圖，其顯示封裝的頂部互連層級的頂層或上層接地織帶結構部分260。
圖3C 為接地織帶結構封裝的剖面俯視示意圖，其顯示封裝的第二互連層級的頂層或上層部分接地織帶結構262。
圖3D 為接地織帶結構封裝的剖面俯視示意圖，其顯示封裝的第三互連層級的頂層或上層接地織帶結構部分264。
圖3E 為接地織帶結構封裝的剖面俯視示意圖，其顯示封裝的第四互連層級的頂層或上層接地織帶結構部分266。
圖3F 為接地織帶結構封裝的剖面俯視示意圖，其顯示封裝的第五互連層級的頂層或上層接地平面部分368。
圖3G 為接地織帶結構封裝的剖面俯視示意圖，其顯示封裝的第六互連層級的頂層或上層電源跡線(或平面)層。
圖4 為根據本案說明的具體例例示用於形成接地織帶結構封裝的製程的流程圖。
圖5 為傳導材料接地隔離織帶結構半導體裝置封裝的俯視透視示意圖，兩個積體電路(IC)晶片或「晶粒」接附在其上。
圖6 根據一實例例示計算裝置。
100‧‧‧封裝
102、104、105、107‧‧‧區塊
110‧‧‧上層電源接點
120‧‧‧上層接地隔離接點
130‧‧‧上層接收資料信號接點
140‧‧‧上層發送資料信號接點
170‧‧‧第一行
172‧‧‧第二行
174‧‧‧第三行
176‧‧‧第四行
178‧‧‧第五行
180‧‧‧第六行
181‧‧‧側邊
182‧‧‧第七行
183‧‧‧第一側
184‧‧‧第六行
186‧‧‧第七行
188‧‧‧第八行
190‧‧‧第九行
310‧‧‧接地織帶結構/陰影
320、330、340‧‧‧位置
W4、W8、W9、W10‧‧‧寬度

Claims (21)

  1. 一種接地織帶結構封裝，其包含： 一第一互連層級，其具有一上層，該上層帶有第一層級接地接點、第一層級資料信號接點、以及一第一層級接地織帶結構； 該第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第一層級資料信號接點。
  2. 如請求項1的封裝，該第一互連層級更包含第一層級電源接點；以及 該第一層級資料信號接點包括第一層級接收資料信號接點與第一層級發送資料信號接點。
  3. 如請求項2的封裝，該第一互連層級具有(1)一第一層級電源和接地隔離區塊，(2)一第一層級接收信號區塊，以及(3)一第一層級發送信號區塊； 該第一層級電源接點與該第一層級接地隔離接點配置在一第一層級電源和接地隔離區塊內； 該第一層級接收信號接點配置在一第一層級接收信號區塊內，其鄰近該第一層級電源和接地隔離區塊的一第一側； 該第一層級發送信號接點配置在一第一層級發送信號區塊內，其鄰近該第一層級電源和接地隔離區塊的一相對側；以及 該第一層級接地織帶結構從該第一層級接地隔離接點經由該第一側延伸且進入該第一層級接收信號區塊；以及該第一層級接地織帶結構從該第一層級接地隔離接點經由該相對側延伸且進入該第一層級發送信號區塊。
  4. 如請求項1的封裝，其更包含： 在該第一互連層級下方的一第二互連層級，該第二互連層級具有第二層級接地接點、第二層級資料信號接點、以及一第二層級接地織帶結構；以及 該第二層級接地織帶結構直接地連接至該第二層級接地接點並且圍繞該第二層級資料信號接點。
  5. 如請求項4的封裝，其更包含： 第一層級接地導通孔接點，其將該第一層級接地信號接點連接至該第二層級接地信號接點；以及 第一層級資料信號導通孔接點，其將該第一層級資料信號接點連接至該第二層級資料信號接點。
  6. 如請求項5的封裝，該第二互連層級更包含第二層級電源接點；該第二層級資料信號接點包括第二層級接收資料信號接點、以及第二層級發送資料信號接點。
  7. 如請求項1的封裝，其中該第一層級接地織帶結構係連接至電氣接地，以減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。
  8. 如請求項1的封裝，其中該第一層級接地織帶結構係連接至電氣接地以及該第一層級資料信號接點係在介於7和25 GT/s的頻率之間將通信資料連接至一裝置。
  9. 一種用於與一積體電路(IC)晶片通信的系統，其包含： 該IC晶片安裝在一接地織帶結構封裝上，該接地織帶結構封裝包括一第一區域，其具有： 一第一互連層級，其具有一上層，該上層帶有第一層級接地接點、第一層級資料信號接點、以及一第一層級接地織帶結構； 該第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第一層級資料信號接點；以及 該IC晶片的資料信號接點電氣耦合至該封裝的該第一層級資料信號接點。
  10. 如請求項9的系統，其中該IC晶片的接地接點係電氣耦合至該封裝的該第一層級接地接點。
  11. 如請求項10的系統，其中該第一層級接地織帶結構經由該第一層級資料信號接點、經由該第一層級的第一層級資料信號導通孔接點以及經由該封裝的一第二層級的第二層級資料信號接點來提供更快和更準確的資料信號傳輸。
  12. 如請求項9的系統，其中該IC晶片為一第一IC晶片以及該接地織帶結構為一第一接地織帶結構；該系統更包含： 一第二IC晶片，其安裝在該接地織帶結構封裝上，該接地織帶結構封裝包括一第二區域，其具有： 一第二區域第一互連層級，其具有一上層，該上層帶有第一層級接地接點、第一層級資料信號接點、以及一第二區域第一層級接地織帶結構； 該第二區域第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第二區域的該第一層級資料信號接點；以及 該第二IC晶片的資料信號接點電氣耦合至該第二區域的該第一層級資料信號接點。
  13. 如請求項12的系統，其中該封裝包括在該第一區域第一互連層級與該第二區域第一互連層級之間的電氣耦合，以在該第一IC晶片和該第二IC晶片之間通信資料信號。
  14. 如請求項13的系統，其中該第一區域接地織帶結構與該第二區域接地織帶結構減少凸塊場域串擾、信號類型叢集對叢集的串擾和信號類型叢集之間的串擾。
  15. 如請求項12的系統，其中該電氣耦合、該第一區域接地織帶結構與該第二區域接地織帶結構係電氣連接，以在介於7和25 GT/s之間的頻率於該第一IC晶片和該第二IC晶片之間通信資料信號。
  16. 一種形成一傳導材料接地織帶結構封裝的方法，其包含： 形成一第一互連層級的一上層，其具有傳導材料第一層級上層接地接點、傳導材料第一層級上層資料信號接點、以及一傳導材料第一層級接地織帶結構； 該第一層級接地織帶結構直接地連接至該第一層級接地接點並且圍繞該第一層級上層資料信號接點。
  17. 如請求項16的方法，其更包含，在形成該第一互連層級的該上層之前： 形成該第一互連層級的一下層，其具有第一層級接地導通孔接點與第一層級資料信號導通孔接點； 該第一層級接地導通孔接點將該第一層級上層接地接點接附至第二層級上層接地接點；以及 該第一層級資料信號導通孔接點將該第一層級上層資料信號接點接附至配置在該第一互連層級下方的一第二互連層級的第二層級上層資料信號接點； 該第二互連層級具有一第二層級接地織帶結構，其直接地連接至該第二層級上層接地接點並且圍繞該第二層級上層資料信號接點。
  18. 如請求項16的方法，其中形成該第一互連層級的該上層包含： 在該第一互連層級的下層的上表面之上形成一遮罩，該遮罩具有(1)在該下層的接地導通孔接點之上的第一開口且於其中形成該第一層級上層接地接點，(2)在該下層的資料信號導通孔接點之上的第二開口且於其中形成該第一層級上層資料信號接點，以及(3)在該下層的介電層之上的第三開口且於其中形成該第一層級接地織帶結構； 該等第一開口水平地朝向該第三開口打開並且與該第三開口連通；隨後 同時地形成在該第一開口中的該第一層級上層接地接點、在該第二開口中的該第一層級上層資料信號接點、以及在該第三開口中的該第一層級接地織帶結構。
  19. 如請求項18的方法，其更包含： 在同時地形成之後，從介於該第一層級上層接地接點、該第一層級上層資料信號接點、以及該第一層級接地織帶結構之間移除該遮罩；隨後 在從該第一層級上層接地接點、該第一層級上層資料信號接點、以及該第一層級接地織帶結構之間移除該遮罩的位置處沉積介電質。
  20. 如請求項16的方法，該第一層級上層接地接點、該第一層級上層資料信號接點、以及第一層級接地織帶結構由相同的導體材料在該導體材料的相同製程、沉積或生長期間形成； 其中形成該遮罩包括形成遮罩材料的一覆蓋層以及蝕刻該覆蓋層，以形成該第一、第二和第三開口；以及 其中同時地形成包括在該第一、第二和第三開口中進行種子層的無電電鍍且隨後進行該導體材料的電解電鍍。
  21. 如請求項16的方法，其中形成該第一互連層級的該上層包含： 在該第一互連層級的一下層之上形成介電材料的一覆蓋層； 在介電材料的該覆蓋層的一上表面之上形成一遮罩，該遮罩具有(1)第一開口，其在該下層的接地導通孔接點之上，在該第一開口中形成該第一層級上層接地接點，(2)第二開口，其在該下層的資料信號導通孔接點之上，在該第二開口中形成該第一層級上層資料信號接點，以及(3)第三開口，其在該下層的介電質之上，在該第三開口中形成該第一層級接地織帶結構； 該第一開口水平地朝向該第三開口打開並且與該第三開口連通；隨後 蝕刻移除在該第一、第二和第三開口中介電材料的該覆蓋層的一部分，並且蝕刻至該下層的該上表面；隨後 同時地在該第一開口中形成該第一層級上層接地接點，在該第二開口中形成該第一層級上層資料信號接點，以及在介電材料之該覆蓋層中形成在該第三開口中的該接地織帶結構。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI756860B (zh) * 2020-10-08 2022-03-01 緯創資通股份有限公司 訊號傳輸之通道結構

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9557370B2 (en) * 2012-02-10 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of improving bump allocation for semiconductor devices and semiconductor devices with improved bump allocation
US10475736B2 (en) * 2017-09-28 2019-11-12 Intel Corporation Via architecture for increased density interface
US10840173B2 (en) * 2018-09-28 2020-11-17 Juniper Networks, Inc. Multi-pitch ball grid array
CN110829069B (zh) * 2018-11-01 2023-07-18 富士康(昆山)电脑接插件有限公司 连接器及其组合
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads
US11443776B2 (en) * 2019-06-14 2022-09-13 Qualcomm Incorporated Memory system design for signal integrity crosstalk reduction with asymmetry
JP2021082786A (ja) * 2019-11-22 2021-05-27 ルネサスエレクトロニクス株式会社 半導体装置
US11670578B2 (en) * 2020-06-02 2023-06-06 Micron Technology, Inc. Ball grid arrays and associated apparatuses and systems
CN115552596A (zh) * 2021-04-30 2022-12-30 华为技术有限公司 Lga焊盘结构及制作方法、芯片模块、印刷电路板及装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6125042A (en) * 1998-04-10 2000-09-26 Lucent Technologies, Inc. Ball grid array semiconductor package having improved EMI characteristics
EP2451024A3 (en) * 2001-11-14 2013-03-06 Fci Cross talk reduction for electrical connectors
US6692272B2 (en) * 2001-11-14 2004-02-17 Fci Americas Technology, Inc. High speed electrical connector
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7038319B2 (en) * 2003-08-20 2006-05-02 International Business Machines Corporation Apparatus and method to reduce signal cross-talk
US7405477B1 (en) * 2005-12-01 2008-07-29 Altera Corporation Ball grid array package-to-board interconnect co-design apparatus
US7804167B2 (en) 2006-12-01 2010-09-28 Lsi Logic Corporation Wire bond integrated circuit package for high speed I/O
EP2065703A1 (en) * 2007-11-30 2009-06-03 Services Pétroliers Schlumberger Natural gas analyzer on a micro-chip
US7927143B2 (en) * 2008-12-05 2011-04-19 Tyco Electronics Corporation Electrical connector system
TWI519011B (zh) * 2009-12-29 2016-01-21 太谷電子公司 電氣連接器系統
US8294259B2 (en) * 2010-02-09 2012-10-23 Altera Corporation Interconnect pattern for transceiver package
JP5673673B2 (ja) 2010-04-06 2015-02-18 日本電気株式会社 機能素子内蔵基板
US8975746B1 (en) * 2013-08-29 2015-03-10 Broadcom Corporation Ball arrangement for integrated circuit package devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI756860B (zh) * 2020-10-08 2022-03-01 緯創資通股份有限公司 訊號傳輸之通道結構

Also Published As

Publication number Publication date
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