CN109378308A - 线路基板和封装结构 - Google Patents

线路基板和封装结构 Download PDF

Info

Publication number
CN109378308A
CN109378308A CN201811311537.4A CN201811311537A CN109378308A CN 109378308 A CN109378308 A CN 109378308A CN 201811311537 A CN201811311537 A CN 201811311537A CN 109378308 A CN109378308 A CN 109378308A
Authority
CN
China
Prior art keywords
weld pad
block
soldered ball
conducting block
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811311537.4A
Other languages
English (en)
Other versions
CN109378308B (zh
Inventor
宫振越
庄鑫毅
魏廷佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Zhaoxin Semiconductor Co Ltd
Original Assignee
VIA Alliance Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by VIA Alliance Semiconductor Co Ltd filed Critical VIA Alliance Semiconductor Co Ltd
Publication of CN109378308A publication Critical patent/CN109378308A/zh
Application granted granted Critical
Publication of CN109378308B publication Critical patent/CN109378308B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16155—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H01L2224/16157—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1511—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

本发明公开一种线路基板和封装结构。上述线路基板包括一成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；一第一导电块，内嵌于上述成型材料中，其中上述第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从上述芯片侧表面和上述焊球侧表面暴露出来，其中位于上述成型材料内的上述第一导电块的一剖面宽度大于上述第一芯片侧焊垫表面的一第一宽度和上述第一焊球侧焊垫表面的一第二宽度。

Description

线路基板和封装结构
本申请是申请号为201410760645.5、申请日为2014年12月11日、发明名称为“线路基板和封装结构”的发明专利申请的分案申请。
技术领域
本发明涉及一种线路基板和封装结构，特别是涉及高布线密度的线路基板和封装结构。
背景技术
目前在半导体封装技术中，芯片载板(chip carrier)通常用来将半导体集成电路芯片(IC chip)连接至下一层级的电子元件，例如主机板或模块板等。线路基板(circuitboard)是经常使用于高接点数的芯片载板。线路基板主要由多层图案化导电层(patternedconductive layer)及多层介电层(dielectric layer)交替叠合而成，而两图案化导电层之间可通过导电孔(conductive via)而彼此电连接。
然而，为因应多芯片整合封装及多输入/输出(I/O)端芯片等需求。线路基板的布线密度和凸块密度必须随之提高。
因此，在此技术领域中，需要一种改良式的线路基板和封装结构。
发明内容
本发明的一实施例提供一种线路基板，用以接合一芯片。上述线路基板包括一成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；一第一导电块，内嵌于上述成型材料中，其中上述第一导电块为从顶部至底部宽度一致的柱状，且上述第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从上述芯片侧表面和上述焊球侧表面暴露出来，而使上述第一芯片侧焊垫表面直接连接上述芯片侧表面以及上述第一焊球侧焊垫表面直接连接上述焊球侧表面，其中位于上述成型材料内的上述第一导电块的一剖面宽度大于上述第一芯片侧焊垫表面的一第一宽度和上述第一焊球侧焊垫表面的一第二宽度，并且上述第一芯片侧焊垫表面的一投影以及上述第一焊球侧焊垫表面的一投影都完全落入上述第一导电块的一投影的范围之中，而且上述第一数量不等于上述第二数量，而上述第一数量为正整数，上述第二数量为正整数，且上述第一数量或者上述第二数量为大于2的正整数，当上述第一数量为大于2的正整数时，上述些第一芯片侧焊垫表面传输相同类型信号；当上述第二数量为大于2的正整数，上述些第一焊球侧焊垫表面传输相同类型信号；以及一第二导电块，被上述成型材料完全包覆，且具有上述第二数量的上述第一焊球侧焊垫表面的一投影完全都不落入上述第二导电块的一投影的范围之中，其中上述第二导电块与上述第一导电块电性绝缘。
本发明的另一实施例提供一种线路基板，用以接合一芯片。上述线路基板包括一成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；一第一导电块，内嵌于上述成型材料中，其中上述第一导电块为从顶部至底部宽度一致的柱状，且上述第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从上述芯片侧表面和上述焊球侧表面直接暴露出来，而使上述第一芯片侧焊垫表面直接连接上述芯片侧表面以及上述第一焊球侧焊垫表面直接连接上述焊球侧表面，其中位于上述成型材料内的上述第一导电块的一剖面宽度大于上述第一芯片侧焊垫表面的一第一宽度和上述第一焊球侧焊垫表面的一第二宽度，并且上述第一芯片侧焊垫表面的一投影以及上述第一焊球侧焊垫表面的一投影都完全落入上述第一导电块的一投影的范围之中，而且上述第一数量等于上述第二数量，而上述第一数量为大于2的正整数，上述第二数量为大于2的正整数，当上述第一数量为大于2的正整数且上述第二数量为大于2的正整数时，上述些第一芯片侧焊垫表面以及上述些第一焊球侧焊垫表面传输相同类型信号；以及一第二导电块，被上述成型材料完全包覆，且具有上述第二数量的上述第一焊球侧焊垫表面的一投影完全都不落入上述第二导电块的一投影的范围之中，其中上述第二导电块与上述第一导电块电性绝缘。
本发明的又一实施例提供一种封装结构。上述半导体封装结构包括一线路基板，其包括一成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；一第一导电块，内嵌于上述成型材料中，其中上述第一导电块为从顶部至底部宽度一致的柱状，且上述第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从上述芯片侧表面和上述焊球侧表面暴露出来，而使上述第一芯片侧焊垫表面直接连接上述芯片侧表面以及上述第一焊球侧焊垫表面直接连接上述焊球侧表面，其中位于上述成型材料内的上述第一导电块的一剖面宽度大于上述第一芯片侧焊垫表面的一第一宽度和上述第一焊球侧焊垫表面的一第二宽度，并且上述第一芯片侧焊垫表面的一投影以及上述第一焊球侧焊垫表面的一投影都完全落入上述第一导电块的一投影的范围之中；以及一芯片，接合上述线路基板，包括多个焊垫，通过导电凸块电性分别连接至上述线路基板的上述第一芯片侧焊垫表面和上述第二芯片侧焊垫表面，而且上述第一数量不等于上述第二数量，而上述第一数量为正整数，上述第二数量为正整数，且上述第一数量或者上述第二数量为大于2的正整数，当上述第一数量为大于2的正整数时，上述些第一芯片侧焊垫表面传输相同类型信号；当上述第二数量为大于2的正整数，上述些第一焊球侧焊垫表面传输相同类型信号；以及一第二导电块，被上述成型材料完全包覆，且具有上述第二数量的上述第一焊球侧焊垫表面的一投影完全都不落入上述第二导电块的一投影的范围之中，其中上述第二导电块与上述第一导电块电性绝缘。
本发明的再一实施例提供一种封装结构。上述半导体封装结构包括一线路基板，其包括一成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；一第一导电块，内嵌于上述成型材料中，其中上述第一导电块为从顶部至底部宽度一致的柱状，且上述第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从上述芯片侧表面和上述焊球侧表面直接暴露出来，而使上述第一芯片侧焊垫表面直接连接上述芯片侧表面以及上述第一焊球侧焊垫表面直接连接上述焊球侧表面，其中位于上述成型材料内的上述第一导电块的一剖面宽度大于上述第一芯片侧焊垫表面的一第一宽度和上述第一焊球侧焊垫表面的一第二宽度，并且上述第一芯片侧焊垫表面的一投影以及上述第一焊球侧焊垫表面的一投影都完全落入上述第一导电块的一投影的范围之中；以及一芯片，接合上述线路基板，包括多个焊垫，通过凸块电性分别连接至上述线路基板的上述第一芯片侧焊垫表面和上述第二芯片侧焊垫表面，而且上述第一数量等于上述第二数量，而上述第一数量为大于2的正整数，上述第二数量为大于2的正整数，当上述第一数量为大于2的正整数时，上述些第一芯片侧焊垫表面传输相同类型信号；当上述第二数量为大于2的正整数，上述些第一焊球侧焊垫表面传输相同类型信号；以及一第二导电块，被上述成型材料完全包覆，且具有上述第二数量的上述第一焊球侧焊垫表面的一投影完全都不落入上述第二导电块的一投影的范围之中，其中上述第二导电块与上述第一导电块电性绝缘。
附图说明
图1A、图2A、图3A、图4A、图5A、图6A为本发明不同实施例的一线路基板的立体示意图；
图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B为沿图1A、图2A、图3A、图4A、图5A、图6A的A-A’切线的剖面示意图；
图7～图10为本发明其他实施例的一线路基板的立体示意图。
符号说明
500a～500j～线路基板；
200～成型材料；
201～芯片侧表面；
203～焊球侧表面；
204a～204g、404、406、408、410、412、414、416、418、420、422、424、426～导电块；
204d1、204d2、204e1、204e2、204g1、204g2～区块；
204d3、204e3、204g3～连接部；
206a、206b、206c1、206c2、206d1、206d2、206e1、206f1、206f2～芯片侧焊垫；
208a、208b、208c1、208c2、208d1、208d2、208e1、208f1、208f2～芯片侧焊垫表面；
210a、210b、210c、206c1、210c2、210d1、210d2、210e1～焊球侧焊垫表面；
212a～212e～焊球侧焊垫；
220～焊球侧焊垫的设置位置；
300～芯片；
302a、302b、302c1、302c2、302d1、302d2、302e1、302f1、302f2～焊垫；
304a、304b、304c1、304c2、304d1、304d2、304e1、304f1、304f2～焊锡凸块；
Ba～Be、Wa～We、Sa～Se～宽度。
具体实施方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举实施例，并配合所附的附图，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中附图标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
本发明实施例提供一种线路基板，用以接合一芯片。上述线路基板利用内嵌于一成型材料中的导电块做为本身的内连线结构。上述成型材料也可做为线路基板的防焊层。上述导电块可以连接一个或多个芯片侧焊垫，或者接合一个或多个焊球侧焊垫。在本发明一些实施例中，上述导电块可由多个彼此连接的区块构成，上述区块可分别具有不同数量的芯片侧焊垫和焊球侧焊垫。在本发明一些其他实施例中，上述导电块也可被成型材料完全包围而与其他导电块、芯片侧焊垫及焊球侧焊垫电性绝缘，上述电性绝缘的导电块可用以提供散热及强化线路基板等功能。
图1A、图2A、图3A、图4A、图5A、图6A为本发明不同实施例的一线路基板的立体示意图，其显示线路基板的不同导电块设计。图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B为沿图1A、图2A、图3A、图4A、图5A、图6A的A-A’切线的剖面示意图，其显示线路基板的不同导电块设计。为了方便说明起见，图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B额外显示接合于线路基板上的芯片300，用以说明线路基板的芯片侧焊垫表面与芯片焊锡凸块的连接关系。另外，本发明实施例的线路基板和其上的芯片可共同构成一半导体封装结构。
如图1A～图1B所示，本发明实施例的线路基板500a包括一成型材料(moldingcompound)200及导电块204a、204b。上述成型材料200具有彼此相对的一芯片侧表面201和一焊球侧表面203。在本发明一些实施例中，成型材料200可包括环氧树脂为基体的高分子材料，其主要成分为热固性聚合物(thermosettingpolymers)。另外，成型材料200可包括彼此相对的部分200a、200b。部分200a、200b可视为线路基板500a的防焊层。上述部分200a、200b可具有开口，使相应的芯片侧焊垫表面和焊球侧焊垫表面从上述开口暴露出来。在本发明一些实施例中，上述部分200a、200b与成型材料200的中间部分可具有相同的材质。在本发明一些其他实施例中，上述部分200a、200b的材质可为防焊材料。
如图1A～图1B所示，导电块204a、204b内嵌于成型材料200中。导电块204a具有接近于芯片侧表面201的芯片侧焊垫206a和接近焊球侧表面203的焊球侧焊垫212a。类似的，导电块204b具有接近于芯片侧表面201的芯片侧焊垫206b和接近焊球侧表面203的焊球侧焊垫212b。在本发明一些实施例中，导电块204a和204b、芯片侧焊垫206a和206b、焊球侧焊垫212a和212b的材质可包括例如铜的金属。
如图1A～图1B所示，导电块204a具有单一个芯片侧焊垫表面208a和单一个焊球侧焊垫表面210a，导电块204b也具有单一个芯片侧焊垫表面208b和单一个相应的焊球侧焊垫表面210b。上述导电块204a、204b的芯片侧焊垫表面208a、208b分别从成型材料200的部分200a的芯片侧表面201暴露出来，且焊球侧焊垫表面210a、210b分别从成型材料200的部分200b的焊球侧表面203暴露出来。芯片侧焊垫表面208a、208b分别通过导电凸块304a、304b接合至芯片300的焊垫302a、302b，其例如是凸块底层金属垫(under bump metallization，UBM)。由上述可知，线路基板500a的导电块204a、204b的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为一对一的对应关系，在图1B的对应关系为相等。因此，线路基板500a的导电块204a、204b可分别设计做为电源信号、讯号信号或接地信号内连线，以耦接相应的芯片300的焊垫302a、302b。并且，图1A所示的元件220显示可供焊球侧焊垫的设置位置。
在图1B所示的线路基板500a的剖视图中，位于成型材料200内的上述导电块204a、204b的宽度Ba、Bb设计大于芯片侧焊垫表面208a、208b的宽度Wa、Wb和焊球侧焊垫表面210a、210b的宽度Sa、Sb。因此，在本实施例中，导电块204a、204b的芯片侧焊垫表面208a、208b可分别与焊球侧焊垫表面210a、210b完全不重叠。在其他实施例中，导电块204a、204b的芯片侧焊垫表面208a、208b可分别与焊球侧焊垫表面210a、210b部分重叠或完全重叠。另外，在图1A所示的线路基板500a的底视图中，仅显示导电块204a的焊球侧焊垫表面210a和导电块204b的焊球侧焊垫表面210b从焊球侧表面203暴露出来。
图2B显示本发明实施例的线路基板500b的剖面示意图。上述附图中的各元件如有与图1A～图1B所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。
如图2B所示的线路基板500b与如图1B所示的线路基板500a的不同处为，线路基板500b的导电块204c的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为多对一的对应关系，在图2B的对应关系为不相等。如图2B所示，线路基板500b的导电块204c具有两个接近于芯片侧表面201的芯片侧焊垫206c1、206c2，以及单一个接近焊球侧表面203的焊球侧焊垫212c。导电块204c具有两个芯片侧焊垫表面208c1、208c2和单一个相应的焊球侧焊垫表面210c。
如图2B所示，芯片300的焊垫302c1、302c1分别通过导电凸块304c1、304c2接合至线路基板500b的单一个导电块204c的不同芯片侧焊垫表面208c1、208c2。由上述可知，线路基板500b的导电块204c的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为多对一(例如：二对一)的对应关系，即对应关系不相等。因此，芯片300的具有传输相同类型信号(电源信号、讯号信号或接地信号)的焊垫302c1、302c1可同时通过芯片侧焊垫表面208c1、208c2接合至相应的导电块204c，且可通过单一个焊球侧焊垫表面210c将上述信号传输至单一焊球(图未显示)。
在本发明一些其他实施例中，线路基板的导电块的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为多对多的对应关系。如图2A、图2C所示，线路基板500b的导电块204c具有两个接近于芯片侧表面201的芯片侧焊垫206c1、206c2，以及一个接近焊球侧表面203的焊球侧焊垫212c。注意导电块204c具有两个芯片侧焊垫表面208c1、208c2和两个相应的焊球侧焊垫表面210c1、210c2，而焊球侧焊垫表面210c1、210c2共同对应焊球侧焊垫212c。
如图2A、图2C所示，芯片300的焊垫302c1、302c1分别通过导电凸块304c1、304c2接合至线路基板500b的单一个导电块204c的不同芯片侧焊垫表面208c1、208c2。由上述可知，线路基板500b的导电块204c的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为多对多(例如：二对二)的对应关系，在图2C的对应关系为相等。因此，芯片300的具有传输相同类型信号(电源信号、讯号信号或接地信号)的焊垫302c1、302c2可同时通过芯片侧焊垫表面208c1、208c2接合至相应的导电块204c，且可通过两个不同的焊球侧焊垫表面210c1、210c2将上述信号传输至两个不同的焊球(图未显示)。
在图2B、图2C所示的线路基板500b的剖视图中，位于成型材料200内的上述导电块204c的宽度Bc设计大于芯片侧焊垫表面208c1、208c2的宽度Wc和焊球侧焊垫表面210c1、210c2的宽度Sc。因此，在本实施例中，导电块204a、204b的芯片侧焊垫表面208a、208c1、208c2可分别与焊球侧焊垫表面210a、210c1、210c2完全不重叠。在其他实施例中，导电块204a、204b的芯片侧焊垫表面208a、208c1、208c2可分别与焊球侧焊垫表面210a、210c1、210c2部分重叠或完全重叠。另外，在图2A所示的具一个或多个焊球侧焊垫表面的线路基板500b的底视图中，仅显示导电块204a的焊球侧焊垫表面210a和导电块204c的焊球侧焊垫表面210c1、210c2从焊球侧表面203暴露出来。并且，在图2A所示底视方向中，导电块204a的一底视面积不同于导电块204c的一第二底视面积。
在本发明一些其他实施例中，线路基板的导电块可由多个区块构成，上述多个区块通过一连接部彼此连接，以形成一导电链状物。并且，各个区块上可设置任意数量的芯片侧焊垫或焊球侧焊垫。因此，导电块的芯片侧焊垫表面可分别接合至相距任何距离的不同芯片焊垫，可增加内连线结构的布线弹性。以下举实施例说明。
图3B显示本发明实施例的线路基板500c的剖面示意图。上述附图中的各元件如有与图1A～图1B、图2A～图2C所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。
图3B所示的线路基板500c与图1A～图1B所示的线路基板500a的不同处为，线路基板500c的导电块204d包括区块204d1、204d2和连接部204d3。区块204d1通过连接部204d3连接区块204d2。如图3B所示，连接部204d3的一表面与区块204d1、204d2的侧壁连接。
图3B所示的线路基板500c与图1B所示的线路基板500a的不同处为，线路基板500c的导电块204d的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为多对一的对应关系。如图3B所示，导电块204d的区块204d1、204d2分别具有一个接近于芯片侧表面201的芯片侧焊垫206d1、206d2，且导电块204c具有单一个接近焊球侧表面203的焊球侧焊垫212d。导电块204d具有两个芯片侧焊垫表面208d1、208d2和单一个相应的焊球侧焊垫表面210d1。
如图3B所示，芯片300的焊垫302d1、302d1分别通过导电凸块304d1、304d2接合至分别位于导电块204d的区块204d1、204d2上的不同芯片侧焊垫表面208d1、208d2。由上述可知，线路基板500c的导电块204d的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为多对一(例如：二对一)的对应关系，在图3B的对应关系为不相等。因此，芯片300的具有传输相同类型信号(电源信号、讯号信号或接地信号)的焊垫302d1、302d1可同时通过芯片侧焊垫表面208d1、208d2接合至相应的导电块204d，且可通过单一个焊球侧焊垫表面210d1将上述信号传输至单一焊球(图未显示)。
在本发明一些其他实施例中，导电块的各个区块分别具有一个芯片侧焊垫206d1、206d2和一个相应的焊球侧焊垫212d，其中焊球侧焊垫212d还同时对应焊球侧焊垫表面210d1、210d2(如图3C所示)。因此，线路基板的导电块的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为多对多的对应关系，在图3C的对应关系为相等。如图3A、图3C所示的导电块204d的区块204d1、204d2分别具有一个芯片侧焊垫206d1、206d2，且导电块204d具有单一个接近焊球侧表面203的焊球侧焊垫212d。注意导电块204d具有两个芯片侧焊垫表面208d1、208d2和两个相应的焊球侧焊垫表面210d1、210d2，其中焊球侧焊垫表面210d1、210d2共同对应焊球侧焊垫212d。
在图3B、图3C所示的线路基板500c的剖视图中，位于成型材料200内的上述导电块204d的宽度Bd设计大于芯片侧焊垫表面208d1、208d2的宽度Wd和焊球侧焊垫表面210d1、210d2的宽度Sd。另外，在图3A所示的具一个或多个焊球侧焊垫表面的线路基板500c的底视图中，仅显示导电块204a的焊球侧焊垫表面210a和导电块204d的焊球侧焊垫表面210d1、210d2从焊球侧表面203暴露出来。并且，在图3A所示底视方向中，导电块204a的一底视面积不同于导电块204d的一底视面积。
在本发明一些其他实施例中，导电块的芯片侧焊垫表面和焊球侧焊垫表面可分别位于不同的区块上。因此，导电块的芯片侧焊垫表面可对应至相距任何距离的焊球侧焊垫表面，可增加内连线结构的布线弹性。以下举实施例说明。
图4A～图4B显示本发明实施例的线路基板500d的立体示意图和沿A-A’切线的剖面示意图。上述附图中的各元件如有与图1A～图1B、图2A～图2C、图3A～图3C所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。
图4A～图4B所示的线路基板500d与图3A～图3C所示的线路基板500c的不同处为，线路基板500d的导电块204e的芯片侧焊垫表面数量与焊球侧焊垫表面数量的对应关系为一对一的对应关系，在图4B的对应关系为相等。如图4A～图4B所示，导电块204e的单一个接近于芯片侧表面201的芯片侧焊垫206e1位于区块204e2上，且导电块204e的接近焊球侧表面203的焊球侧焊垫212e位于区块204e1、204e2及连接部204e3上。注意导电块204e具有单一个芯片侧焊垫表面208e1和单一个相应的焊球侧焊垫表面210e1。因此，芯片300的具有传输信号(电源信号、讯号信号或接地信号)的焊垫302e1可通过导电凸块304e1接合至位于导电块204e的区块204e2上的单一芯片侧焊垫表面208e1，且通过连接部204e3的电连接，再通过区块204e1上的单一个焊球侧焊垫表面210e1将上述信号传输至单一焊球(图未显示)。
在图4B所示的线路基板500d的剖视图中，位于成型材料200内的上述导电块204e的宽度Be设计大于芯片侧焊垫表面208e1的宽度We和焊球侧焊垫表面210e1的宽度Se。并且，导电块204e的单一个芯片侧焊垫表面208e1和单一个相应的焊球侧焊垫表面210e1分别位于不同的区块204e2、204e1上。因此，在本实施例中，导电块204e的芯片侧焊垫表面208e1可与焊球侧焊垫表面210e1完全不重叠。另外，在图4A所示的具一个或多个焊球侧焊垫表面的线路基板500d的底视图中，仅显示导电块204a的焊球侧焊垫表面210a和导电块204e的单一芯片侧焊垫表面210e1从焊球侧表面203暴露出来。并且，在图4A所示底视方向中，导电块204a的一底视面积不同于导电块204d的一底视面积。
在本发明一些其他实施例中，导电块可被成型材料完全包覆，并且与位于成型材料中的其他导电块、芯片侧焊垫或焊球侧焊垫电性绝缘。上述电性绝缘的导电块可做为线路基板的一强化结构或一散热块。以下举实施例说明。
图5A～图5B显示本发明实施例的线路基板500e的立体示意图和沿A-A’切线的剖面示意图。上述附图中的各元件如有与图1A～图1B、图2A～图2C、图3A～图3C、图4A～图4B所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。
图5A～图5B所示的线路基板500e与图1A～图1B所示的线路基板500a的不同处为，线路基板500e的导电块204f被成型材料200完全包覆，不仅与导电块204a电性绝缘，且与芯片侧焊垫208a、206f1、206f2及焊球侧焊垫212a电性绝缘。换句话说，导电块204f仅接触成型材料200。由于线路基板500e的导电块204f被成型材料200完全包覆，所以在图5A所示的具一个或多个焊球侧焊垫表面的线路基板500e的底视图中，仅显示导电块204a的芯片侧焊垫表面208a，而导电块204f被成型材料200完全覆盖。
在本发明一些其他实施例中，做为线路基板的强化结构或散热块的导电块可由多个区块构成，上述多个区块通过一连接部彼此连接。并且，上述多个区块和连接部与位于成型材料中的其他导电块、芯片侧焊垫或焊球侧焊垫电性绝缘。以下举实施例说明。
图6A～图6B显示本发明实施例的线路基板500f的立体示意图和沿A-A’切线的剖面示意图。上述附图中的各元件如有与图1A～图1B、图2A～图2C、图3A～图3C、图4A～图4B、图5A～图5B所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。
图6A～图6B所示的线路基板500f与图5A～图5B所示的线路基板500e的不同处为，线路基板500f的导电块204g包括区块204g1、204g2和连接部204g3。区块204g1通过连接部204g3连接区块204g2。如图6B所示，连接部204g3的一表面与区块204g1、204g2的侧壁连接。并且，上述区块204g1、204g2和连接部204g3与位于成型材料200中的另一导电块204a、芯片侧焊垫208a、206f1、206f2及焊球侧焊垫212a电性绝缘。由于线路基板500f的导电块204g被成型材料200完全包覆，所以在图6A所示的具一个或多个焊球侧焊垫表面的线路基板500f的底视图中，仅显示导电块204a的焊球侧焊垫表面210a，而导电块204g被成型材料200完全覆盖。
图7为本发明其他实施例的一线路基板500g的立体示意图。为了方便说明导电块和焊球侧焊垫的设置位置之间的位置关系，仅显示导电块的设置位置，而防焊层或有可能存在的芯片侧焊垫在此不予显示，而且实际上图中显示的导电块位于线路基板的成型材料中且被防焊层(或成型材料的部分)覆盖。在本发明一些其他实施例中，导电块不仅可以设置相应于焊球侧焊垫的设置区域，以接合至焊球。而且，导电块可以设置在线路基板的外围区域，以做为线路基板的强化结构或散热块。
如图7所示，线路基板500g包括设置相应于焊球侧焊垫的设置位置220的导电块404。在本实施例中，上述导电块404可同时对应至多个焊球侧焊垫的设置位置220。另外，线路基板500g包括设置于焊球侧焊垫的设置位置220外围的导电块406、408、410。导电块406、408的设置位置接近线路基板500g的周边区域，而导电块410的设置位置接近线路基板500g的角落区域。在本实施例中，上述导电块406、408、410被成型材料200完全包覆以与导电块404、其他芯片侧焊垫和焊球侧焊垫电性绝缘。
图8为本发明其他实施例的一线路基板500h的立体示意图。为了方便说明，仅显示导电块的设置位置，而防焊层在此不予显示，而实际上图中显示的导电块位于线路基板的成型材料中且被防焊层(或成型材料的部分)覆盖。如图8所示，线路基板500h可包括设置于焊球侧焊垫的设置位置220外围的导电块412。在本实施例中，由于焊球侧焊垫的设置位置220配置为一环形，因此导电块412被芯片侧焊垫的设置位置220包围。由于导电块412可被成型材料200完全包覆，并且与位于成型材料200中的其他导电块、芯片侧焊垫或焊球侧焊垫(图未显示)电性绝缘。上述电性绝缘的导电块412可做为线路基板500h的一强化结构或一散热块。
图9为本发明其他实施例的一线路基板500i的立体示意图。为了方便说明，仅显示导电块的设置位置，而防焊层或有可能存在的芯片侧焊垫在此不予显示，而实际上图中显示的导电块位于线路基板的成型材料中且被防焊层(或成型材料的部分)覆盖。如图9所示，设置于线路基板500i的导电块可具有不同的形状。举例来说，线路基板500i可包括三角形的导电块418、正方形的导电块414、长方形的导电块406和408、多边形的导电块420、圆形的导电块422或不规则形状的导电块416。上述导电块可依设计需要设置于线路基板500i的焊球侧焊垫的设置位置220的分布区域或外围区域。举例来说，导电块414、416可设置于焊球侧焊垫的设置位置220的分布区域中。当导电块414、416与芯片侧焊垫、焊球侧焊垫或其他导电块连接时，可视为线路基板500i的内连线结构。当导电块414、416与芯片侧焊垫、焊球侧焊垫或其他导电块电性绝缘时，可视为线路基板500i的强化结构或散热块。举例来说，导电块406、408、418、420、422可设置于焊球侧焊垫的设置位置220的外围区域中，且与其他的芯片侧焊垫、焊球侧焊垫或其他导电块电性绝缘，以做为线路基板500i的强化结构或散热块。然而，导电块414、416也可设置于焊球侧焊垫的设置位置220的外围区域中，而导电块406、408、418、420、422也可设置于焊球侧焊垫的设置位置220的分布区域中。
图10为本发明其他实施例的一线路基板500j的立体示意图。为了方便说明，仅显示导电块的设置位置，而防焊层或有可能存在的芯片侧焊垫在此不予显示，而实际上图中显示的导电块位于线路基板的成型材料中且被防焊层(或成型材料的部分)覆盖。如图10所示，用以做为内连线结构的导电块424、426，也可设计为网状网路，以连接传输相同类型信号(电源信号、讯号信号或接地信号)的多个芯片侧焊垫，且可供接合至芯片的具有传输相同类型信号的多个对应焊垫(图未显示)。占据线路基板500j的三个焊球侧焊垫的设置位置220的导电块424与占据相邻的另外三个焊球侧焊垫的设置位置220的导电块426可设计为具互补形状的网状网路，且彼此电性绝缘。然而，连接多个芯片侧焊垫的导电块424、426也可设计为其他任意的形状。
在本发明一些实施例中，线路基板500a～500j的形成方法可包括下列步骤：首先，提供一导电基板。然后，可利用一光刻制作工艺和后续的一电镀制作工艺，在上述导电基板上形成芯片侧焊垫(例如图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B所示的芯片侧焊垫206a、206b、206c1、206c2、206d1、206d2、206e1、206f1、206f2)。接着，再利用一道或多道成型灌胶制作工艺形成包括做为防焊层的成型材料部分和成型材料的中间部分(例如图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B所示的部分200a和成型材料200的中间部分)。然后，可利用光刻制作工艺和后续的电镀制作工艺，形成导电块(例如图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B所示的导电块204a～204g，以及图7～图9所示的导电块404、406、408、410、412、414、416、418、420、422、424、426)和其上的焊球侧焊垫(例如图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B所示的焊球侧焊垫212a～212e)。之后，可利用一道或多道灌胶制作工艺形成做为防焊层的成型材料部分(例如图1B、图2B～图2C、图3B～图3C、图4B、图5B、图6B所示的部分200b)，且可利用光刻制作工艺于部分200b中形成暴露焊球侧焊垫的上述开口。
本发明实施例提供一种线路基板，用以接合一芯片。上述线路基板的材质为一成型材料，且利用内嵌于成型材料中的导电块做为本身的内连线结构。可以任意设计上述导电块的尺寸，使其可以耦接至芯片的一个或多个焊垫，或者耦接至一个或多个焊球。在本发明一些实施例中，上述导电块可具有多个彼此连接区块，上述区块可分别连接不同数量的芯片侧焊垫和焊球侧焊垫。在本发明一些其他实施例中，上述导电块也可被成型材料完全包围而与其他导电块、芯片侧焊垫及焊球侧焊垫电性绝缘，用以提供散热及强化线路基板等功能。相比较于现有线路基板的介层孔内连线结构，本发明实施例的导电块具有较芯片侧焊垫和焊球侧焊垫大的剖面面积。因此，本发明实施例的线路基板的导电块在传输电源信号时可以具有较佳的电源完整性(power integrity)。另外，内嵌于线路基板的导电块的尺寸可设计与设置于线路基板表面上的导线一致，即内嵌于线路基板的导电块的截面积与设置于线路基板表面上的导线的截面积一致，因此在传输讯号信号时，可具有较小的阻抗。并且，本发明实施例的线路基板中，成型材料与铜导电块的热膨胀系数匹配程度较佳，因而可以避免基板翘曲问题。再者，相比较于现有线路基板的利用光刻制作工艺和激光钻孔制作工艺形成的介层孔内连线结构，本发明实施例的线路基板的利用电镀方式形成的导电块可以进一步缩小尺寸，因而可以提高布线密度。另外，可将本发明实施例的线路基板接合至一芯片，以构成一半导体封装结构。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何熟悉此项技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (30)

1.一种线路基板，用以接合一芯片，该线路基板包括：
成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；
第一导电块，内嵌于该成型材料中，其中该第一导电块为从顶部至底部宽度一致的柱状，且该第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第一芯片侧焊垫表面直接连接该芯片侧表面以及该第一焊球侧焊垫表面直接连接该焊球侧表面，其中位于该成型材料内的该第一导电块的一剖面宽度大于该第一芯片侧焊垫表面的一第一宽度和该第一焊球侧焊垫表面的一第二宽度，并且该第一芯片侧焊垫表面的一投影以及该第一焊球侧焊垫表面的一投影都完全落入该第一导电块的一投影的范围之中，而且该第一数量不等于该第二数量，而该第一数量为正整数，该第二数量为正整数，且该第一数量或者该第二数量为大于2的正整数，当该第一数量为大于2的正整数时，该些第一芯片侧焊垫表面传输相同类型信号；当该第二数量为大于2的正整数，该些第一焊球侧焊垫表面传输相同类型信号；以及
第二导电块，被该成型材料完全包覆，且具有该第二数量的该第一焊球侧焊垫表面的一投影完全都不落入该第二导电块的一投影的范围之中，其中该第二导电块与该第一导电块电性绝缘。
2.如权利要求1所述的线路基板，其中该第一导电块包括：
第一区块；以及
第二区块，通过一第一连接部连接该第一区块，其中该第一焊球侧焊垫表面至少位于该第一区块和该第二区块的其中之一，
其中该第一区块和该第二区块分别具有至少一个该第一芯片侧焊垫表面，且该第一数量大于该第二数量；
且第一区块与第二区块为从顶部至底部宽度一致的柱状。
3.如权利要求2所述的线路基板，其中该第一连接部的一表面与该第一区块和该第二区块的侧壁连接。
4.如权利要求1所述的线路基板，还包括：
第三导电块，内嵌于该成型材料中，其中该第三导电块为从顶部至底部宽度一致的柱状，且该第三导电块具有单一第二芯片侧焊垫表面和单一第二焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第二芯片侧焊垫表面直接连接该芯片侧表面以及该第二焊球侧焊垫表面直接连接该焊球侧表面。
5.如权利要求4所述的线路基板，其中该第一导电块的一第一底视面积不同于该第三导电块的一第二底视面积。
6.如权利要求4所述的线路基板，其中该第一导电块的一投影以及该第第三导电块的一投影都完全落入该芯片的一投影的范围之中。
7.如权利要求1所述的线路基板，其中该第一导电块的一投影完全落入该芯片的一投影的范围之中。
8.如权利要求1所述的线路基板，其中该第二导电块包括：
第三区块；以及
第四区块，通过一第二连接部连接该第三区块，其中该第二连接部的一表面与该第三区块和该第四区块的侧壁连接。
9.一种线路基板，用以接合一芯片，该线路基板包括：
成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；
第一导电块，内嵌于该成型材料中，其中该第一导电块为从顶部至底部宽度一致的柱状，且该第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第一芯片侧焊垫表面直接连接该芯片侧表面以及该第一焊球侧焊垫表面直接连接该焊球侧表面，其中位于该成型材料内的该第一导电块的一剖面宽度大于该第一芯片侧焊垫表面的一第一宽度和该第一焊球侧焊垫表面的一第二宽度，并且该第一芯片侧焊垫表面的一投影以及该第一焊球侧焊垫表面的一投影都完全落入该第一导电块的一投影的范围之中，而且该第一数量等于该第二数量，而该第一数量为大于2的正整数，该第二数量为大于2的正整数，当该第一数量为大于2的正整数且该第二数量为大于2的正整数时，该些第一芯片侧焊垫表面以及该些第一焊球侧焊垫表面传输相同类型信号；以及
第二导电块，被该成型材料完全包覆，且具有该第二数量的该第一焊球侧焊垫表面的一投影完全都不落入该第二导电块的一投影的范围之中，其中该第二导电块与该第一导电块电性绝缘。
10.如权利要求9所述的线路基板，其中该第一导电块包括：
第一区块；以及
第二区块，通过一第一连接部连接该第一区块，其中该第一焊球侧焊垫表面至少位于该第一区块和该第二区块的其中之一，
其中该第一区块和该第二区块分别具有至少一个该第一芯片侧焊垫表面；
且第一区块与第二区块为从顶部至底部宽度一致的柱状。
11.如权利要求10所述的线路基板，其中该第一连接部的一表面与该第一区块和该第二区块的侧壁连接。
12.如权利要求9所述的线路基板，还包括：
第三导电块，内嵌于该成型材料中，其中该第三导电块为从顶部至底部宽度一致的柱状，且该第三导电块具有单一第二芯片侧焊垫表面和单一第二焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第二芯片侧焊垫表面直接连接该芯片侧表面以及该第二焊球侧焊垫表面直接连接该焊球侧表面。
13.如权利要求12所述的线路基板，其中该第一导电块的一第一底视面积不同于该第三导电块的一第二底视面积。
14.如权利要求12所述的线路基板，其中该第一导电块的一投影以及该第第三导电块的一投影都完全落入该芯片的一投影的范围之中。
15.如权利要求9所述的线路基板，其中该第一导电块的一投影完全落入该芯片的一投影的范围之中。
16.一种封装结构，包括：
线路基板，包括：
成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；
第一导电块，内嵌于该成型材料中，其中该第一导电块为从顶部至底部宽度一致的柱状，且该第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第一芯片侧焊垫表面直接连接该芯片侧表面以及该第一焊球侧焊垫表面直接连接该焊球侧表面，其中位于该成型材料内的该第一导电块的一剖面宽度大于该第一芯片侧焊垫表面的一第一宽度和该第一焊球侧焊垫表面的一第二宽度，并且该第一芯片侧焊垫表面的一投影以及该第一焊球侧焊垫表面的一投影都完全落入该第一导电块的一投影的范围之中；以及
芯片，接合该线路基板，包括：
多个焊垫，通过凸块电性分别连接至该线路基板的该第一芯片侧焊垫表面和该第二芯片侧焊垫表面，而且该第一数量不等于该第二数量，而该第一数量为正整数，该第二数量为正整数，且该第一数量或者该第二数量为大于2的正整数，当该第一数量为大于2的正整数时，该些第一芯片侧焊垫表面传输相同类型信号；当该第二数量为大于2的正整数，该些第一焊球侧焊垫表面传输相同类型信号；以及
第二导电块，被该成型材料完全包覆，且具有该第二数量的该第一焊球侧焊垫表面的一投影完全都不落入该第二导电块的一投影的范围之中，其中该第二导电块与该第一导电块电性绝缘。
17.如权利要求16所述的封装结构，其中该第一导电块包括：
第一区块；以及
第二区块，通过一第一连接部连接该第一区块，其中该第一焊球侧焊垫表面至少位于该第一区块和该第二区块的其中之一，
其中该第一区块和该第二区块分别具有至少一个该第一芯片侧焊垫表面，且该第一数量大于该第二数量；
且第一区块与第二区块为从顶部至底部宽度一致的柱状。
18.如权利要求17所述的封装结构，其中该第一连接部的一表面与该第一区块和该第二区块的侧壁连接。
19.如权利要求16所述的封装结构，其中该线路基板包括：
第三导电块，内嵌于该成型材料中，其中该第三导电块为从顶部至底部宽度一致的柱状，且该第三导电块具有单一第二芯片侧焊垫表面和单一第二焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第二芯片侧焊垫表面直接连接该芯片侧表面以及该第二焊球侧焊垫表面直接连接该焊球侧表面。
20.如权利要求19所述的封装结构，其中该第一导电块的一第一底视面积不同于该第三导电块的一第二底视面积。
21.如权利要求19所述的线路基板，其中该第一导电块的一投影以及该第第三导电块的一投影都完全落入该芯片的一投影的范围之中。
22.如权利要求16所述的线路基板，其中该第一导电块的一投影完全落入该芯片的一投影的范围之中。
23.如权利要求16所述的封装结构，其中该第三导电块包括：
第三区块；以及
第四区块，通过一第二连接部连接该第三区块，其中该第二连接部的一表面与该第三区块和该第四区块的侧壁连接。
24.一种封装结构，包括：
线路基板，包括：
成型材料，具有彼此相对的一芯片侧表面和一焊球侧表面；
第一导电块，内嵌于该成型材料中，其中该第一导电块为从顶部至底部宽度一致的柱状，且该第一导电块具有一第一数量的第一芯片侧焊垫表面和一第二数量的第一焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第一芯片侧焊垫表面直接连接该芯片侧表面以及该第一焊球侧焊垫表面直接连接该焊球侧表面，其中位于该成型材料内的该第一导电块的一剖面宽度大于该第一芯片侧焊垫表面的一第一宽度和该第一焊球侧焊垫表面的一第二宽度，并且该第一芯片侧焊垫表面的一投影以及该第一焊球侧焊垫表面的一投影都完全落入该第一导电块的一投影的范围之中；以及
芯片，接合该线路基板，包括：
多个焊垫，通过凸块电性分别连接至该线路基板的该第一芯片侧焊垫表面和该第二芯片侧焊垫表面，而且该第一数量等于该第二数量，而该第一数量为大于2的正整数，该第二数量为大于2的正整数，当该第一数量为大于2的正整数时，该些第一芯片侧焊垫表面传输相同类型信号；当该第二数量为大于2的正整数，该些第一焊球侧焊垫表面传输相同类型信号；以及
第二导电块，被该成型材料完全包覆，且具有该第二数量的该第一焊球侧焊垫表面的一投影完全都不落入该第二导电块的一投影的范围之中，其中该第二导电块与该第一导电块电性绝缘。
25.如权利要求24所述的线路基板，其中该第一导电块包括：
第一区块；以及
第二区块，通过一第一连接部连接该第一区块，其中该第一焊球侧焊垫表面至少位于该第一区块和该第二区块的其中之一，
其中该第一区块和该第二区块分别具有至少一个该第一芯片侧焊垫表面；
且第一区块与第二区块为从顶部至底部宽度一致的柱状。
26.如权利要求25所述的线路基板，其中该第一连接部的一表面与该第一区块和该第二区块的侧壁连接。
27.如权利要求24所述的线路基板，还包括：
第三导电块，内嵌于该成型材料中，其中该第三导电块为从顶部至底部宽度一致的柱状，且该第三导电块具有单一第二芯片侧焊垫表面和单一第二焊球侧焊垫表面，分别从该芯片侧表面和该焊球侧表面直接暴露出来，而使该第二芯片侧焊垫表面直接连接该芯片侧表面以及该第二焊球侧焊垫表面直接连接该焊球侧表面。
28.如权利要求27所述的线路基板，其中该第一导电块的一第一底视面积不同于该第三导电块的一第二底视面积。
29.如权利要求27所述的线路基板，其中该第一导电块的一投影以及该第第三导电块的一投影都完全落入该芯片的一投影的范围之中。
30.如权利要求24所述的线路基板，其中该第一导电块的一投影完全落入该芯片的一投影的范围之中。
CN201811311537.4A 2014-12-10 2014-12-11 线路基板和封装结构 Active CN109378308B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
TW103142958A TWI535346B (zh) 2014-12-10 2014-12-10 線路基板和封裝結構
TW103142958 2014-12-10
CN201410760645.5A CN104409440A (zh) 2014-12-10 2014-12-11 线路基板和封装结构

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201410760645.5A Division CN104409440A (zh) 2014-12-10 2014-12-11 线路基板和封装结构

Publications (2)

Publication Number Publication Date
CN109378308A true CN109378308A (zh) 2019-02-22
CN109378308B CN109378308B (zh) 2021-05-28

Family

ID=52647055

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410760645.5A Pending CN104409440A (zh) 2014-12-10 2014-12-11 线路基板和封装结构
CN201811311537.4A Active CN109378308B (zh) 2014-12-10 2014-12-11 线路基板和封装结构

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201410760645.5A Pending CN104409440A (zh) 2014-12-10 2014-12-11 线路基板和封装结构

Country Status (3)

Country Link
US (1) US9786588B2 (zh)
CN (2) CN104409440A (zh)
TW (1) TWI535346B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021059047A1 (en) * 2019-09-27 2021-04-01 International Business Machines Corporation Prevention of bridging between solder joints
US11735529B2 (en) 2021-05-21 2023-08-22 International Business Machines Corporation Side pad anchored by next adjacent via

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10516092B2 (en) 2016-05-06 2019-12-24 Qualcomm Incorporated Interface substrate and method of making the same
JP6851239B2 (ja) 2017-03-29 2021-03-31 エイブリック株式会社 樹脂封止型半導体装置およびその製造方法
IT201700089251A1 (it) * 2017-08-02 2019-02-02 Monozukuri S P A Interposer per un sistema integrato e relativo metodo di progettazione
CN113395819A (zh) * 2020-03-13 2021-09-14 华为技术有限公司 一种线缆组件、信号传输结构和电子设备
CN113991376A (zh) * 2021-09-30 2022-01-28 歌尔光学科技有限公司 Dmd组件、dlp光机模组以及dlp投影机

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6041495A (en) * 1997-06-24 2000-03-28 Samsung Electronics Co., Ltd. Method of manufacturing a circuit board having metal bumps and a semiconductor device package comprising the same
US6365978B1 (en) * 1999-04-02 2002-04-02 Texas Instruments Incorporated Electrical redundancy for improved mechanical reliability in ball grid array packages
KR20020050556A (ko) * 2000-12-21 2002-06-27 이중구 반도체 리드프레임과 이를 채용한 반도체 패키지
CN201017874Y (zh) * 2007-02-08 2008-02-06 咸瑞科技股份有限公司 发光二极管的散热装置
CN101194360A (zh) * 2005-06-06 2008-06-04 罗姆股份有限公司 接插件及半导体装置
CN102132404A (zh) * 2008-11-07 2011-07-20 先进封装技术私人有限公司 半导体封装件以及具有提高的布线设计灵活性的走线基板及其制造方法
US20110215360A1 (en) * 2010-03-02 2011-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. LED Flip-Chip Package Structure with Dummy Bumps
CN201986254U (zh) * 2010-11-30 2011-09-21 乐健线路板（珠海）有限公司 带有绝缘微散热器的印刷电路板
CN102202459A (zh) * 2011-05-27 2011-09-28 乐健线路板（珠海）有限公司 带有金属微散热器的印刷电路板
CN102483935A (zh) * 2010-06-21 2012-05-30 松下电器产业株式会社 光学头以及光信息装置
CN202535631U (zh) * 2011-12-28 2012-11-14 鋐鑫电光科技股份有限公司 具有金属柱的氧化铝陶瓷电路板及其封装结构
CN102903682A (zh) * 2011-07-28 2013-01-30 株式会社吉帝伟士 半导体器件、通过垂直层叠半导体器件配置的半导体模块结构及其制造方法
CN103021969A (zh) * 2011-09-22 2013-04-03 矽品精密工业股份有限公司 基板、半导体封装件及其制法
US20130168857A1 (en) * 2012-01-04 2013-07-04 Mediatek Inc. Molded interposer package and method for fabricating the same
TWM477045U (en) * 2014-01-07 2014-04-21 Lee-Sheng Yen Package substrate
US20140151877A1 (en) * 2009-10-26 2014-06-05 Samsung Electronics Co., Ltd. Semiconductor package and method for fabricating the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318452B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6041495A (en) * 1997-06-24 2000-03-28 Samsung Electronics Co., Ltd. Method of manufacturing a circuit board having metal bumps and a semiconductor device package comprising the same
US6365978B1 (en) * 1999-04-02 2002-04-02 Texas Instruments Incorporated Electrical redundancy for improved mechanical reliability in ball grid array packages
KR20020050556A (ko) * 2000-12-21 2002-06-27 이중구 반도체 리드프레임과 이를 채용한 반도체 패키지
CN101194360A (zh) * 2005-06-06 2008-06-04 罗姆股份有限公司 接插件及半导体装置
CN201017874Y (zh) * 2007-02-08 2008-02-06 咸瑞科技股份有限公司 发光二极管的散热装置
CN102132404A (zh) * 2008-11-07 2011-07-20 先进封装技术私人有限公司 半导体封装件以及具有提高的布线设计灵活性的走线基板及其制造方法
US20140151877A1 (en) * 2009-10-26 2014-06-05 Samsung Electronics Co., Ltd. Semiconductor package and method for fabricating the same
CN102194971A (zh) * 2010-03-02 2011-09-21 台湾积体电路制造股份有限公司 发光装置封装元件及其制造方法
US20110215360A1 (en) * 2010-03-02 2011-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. LED Flip-Chip Package Structure with Dummy Bumps
CN102483935A (zh) * 2010-06-21 2012-05-30 松下电器产业株式会社 光学头以及光信息装置
CN201986254U (zh) * 2010-11-30 2011-09-21 乐健线路板（珠海）有限公司 带有绝缘微散热器的印刷电路板
CN102202459A (zh) * 2011-05-27 2011-09-28 乐健线路板（珠海）有限公司 带有金属微散热器的印刷电路板
CN102903682A (zh) * 2011-07-28 2013-01-30 株式会社吉帝伟士 半导体器件、通过垂直层叠半导体器件配置的半导体模块结构及其制造方法
CN103021969A (zh) * 2011-09-22 2013-04-03 矽品精密工业股份有限公司 基板、半导体封装件及其制法
CN202535631U (zh) * 2011-12-28 2012-11-14 鋐鑫电光科技股份有限公司 具有金属柱的氧化铝陶瓷电路板及其封装结构
US20130168857A1 (en) * 2012-01-04 2013-07-04 Mediatek Inc. Molded interposer package and method for fabricating the same
CN103199077A (zh) * 2012-01-04 2013-07-10 联发科技股份有限公司 模塑插入层封装及其制造方法
TWM477045U (en) * 2014-01-07 2014-04-21 Lee-Sheng Yen Package substrate

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
马世龙等: "浅谈高频材料局部混压嵌埋铜块PCB的制作方法 ", 《印制电路信息》 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021059047A1 (en) * 2019-09-27 2021-04-01 International Business Machines Corporation Prevention of bridging between solder joints
US11004819B2 (en) 2019-09-27 2021-05-11 International Business Machines Corporation Prevention of bridging between solder joints
GB2603403A (en) * 2019-09-27 2022-08-03 Ibm Prevention of bridging between solder joints
GB2603403B (en) * 2019-09-27 2023-10-25 Ibm Prevention of bridging between solder joints
US11735529B2 (en) 2021-05-21 2023-08-22 International Business Machines Corporation Side pad anchored by next adjacent via

Also Published As

Publication number Publication date
CN104409440A (zh) 2015-03-11
CN109378308B (zh) 2021-05-28
US20160172289A1 (en) 2016-06-16
TW201622502A (zh) 2016-06-16
US9786588B2 (en) 2017-10-10
TWI535346B (zh) 2016-05-21

Similar Documents

Publication Publication Date Title
CN109378308A (zh) 线路基板和封装结构
US8357999B2 (en) Assembly having stacked die mounted on substrate
US9147667B2 (en) Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
CN202534641U (zh) 已封装电子器件
US7618849B2 (en) Integrated circuit package with etched leadframe for package-on-package interconnects
CN101499445B (zh) 半导体器件及其制造方法
CN103199077B (zh) 模塑插入层封装及其制造方法
CN109427745A (zh) 半导体结构及其制造方法
US9230901B2 (en) Semiconductor device having chip embedded in heat spreader and electrically connected to interposer and method of manufacturing the same
KR101476894B1 (ko) 다중 다이 패키징 인터포저 구조 및 방법
US8084869B2 (en) Semiconductor device and method for manufacturing the same
CN202042472U (zh) 具有用于高电流、高频和热量耗散的穿透硅通孔的半导体器件
CN102884623A (zh) 在介电体上具有端子的微电子封装
KR102620863B1 (ko) 전자기간섭 차폐층을 갖는 반도체 패키지 및 그 제조방법
US7109573B2 (en) Thermally enhanced component substrate
CN107808873A (zh) 在管芯之间的多个互连件
TW201820588A (zh) 用於封裝件中系統（ｓｉｐ）裝置中之基板
US20170345796A1 (en) Electronic device with stacked electronic chips
CN103065984A (zh) 用于半导体器件的封装方法
KR101355274B1 (ko) 집적 회로 및 그 형성 방법
US20050258536A1 (en) Chip heat sink device and method
US6954360B2 (en) Thermally enhanced component substrate: thermal bar
KR20040037561A (ko) 반도체패키지
KR20210003930A (ko) 플래시 스태킹을 위한 시스템 및 방법
KR101659354B1 (ko) 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: Room 301, 2537 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: Shanghai Zhaoxin Semiconductor Co.,Ltd.

Address before: Room 301, 2537 Jinke Road, Zhangjiang hi tech park, Shanghai 201203

Patentee before: VIA ALLIANCE SEMICONDUCTOR Co.,Ltd.