CN1092842C - 制备有缺陷集成电路平面图样品和测量其中疵点的方法 - Google Patents

Abstract

制备透射电子显微镜用的集成电路的平面图样品，其方法是：给有缺陷的电路元件做记号；把样品的上表面研磨到镜面光泽度；研磨下表面，以便减薄整个样品的厚度；以及通过研磨或者造凹坑、必要时与离子铣相结合，进一步处理下表面，以便把缺陷附近的样品减薄。用这种方法制备的样品提供宽的视域并且能够以大的角度倾斜。通过在研磨样品时以预定的角度夹持样品，可以留下该样品中特定层的已知厚度。

Description

制备有缺陷集成电路平面图样品和测量其中疵点的方法

本发明涉及用于透射电子显微镜观测的半导体集成电路样品的制备方法，以及借助于这种样品分析缺陷的方法。

透射电子显微镜(下文称为TEM)经常用于观测和分析出现在集成电路中、尤其是出现在大规模和超大规模集成电路(VLSI或者ULSI电路)中的缺陷的原因。由于VLSI或者ULSI电路可以包含数百万个晶体管和其它电路元件，所以，第一步是要查出具体的电路元件的缺陷并且标明缺陷位置。通常，集成电路的尺寸大到不能把它置于TEM样品托架上，因此，把包含所述标明的位置的样品从集成电路中取出。接着，通过修磨所述标明的位置周围的小区域、使得所述TEM中的电子束有可能穿透来制备用于TEM观测的样品。已知的样品制备技术包括：用于确定缺陷位置的光束诱导电流(OBIC)分析法，以及用于使所述缺陷点周围区域成为薄片的研磨、造凹坑、离子铣和聚焦离子束(FIB)处理法。

许多传统的样品制备方法存在如下问题：虽然所述标明的位置的周围区域被变薄了，但是，该样品的其余大部分区域被保留在未变薄的状态。当被置于所述TEM中时，该样品仅能以一定的有限的角度倾斜，使得该样品的保留厚度部分不阻碍电子束。所述倾斜角度方面的这种限制妨碍进行某些必要的类型的观测和分析。

第二个问题是：所述小的变薄的部分可能未使引起所述缺陷的结上的疵点充分地显形。在为横截面观测而制备的样品中，这个问题是尤其实际的，因为，所述薄的部分通常未显示缺陷的全范围，有时完全丢失所述缺陷。

在平面图样品的几何条件下，第三个问题来自所述样品的层状结构。在传统的制备技术的情况下，难于确定电子束遇到的各层的各自的厚度，因此，难于对由TEM观测提供的信息进行精确的分析。具体地说，精确的元件分析变得困难。

因此，本发明的目的是通过对集成电路样品的观测而使结构缺陷充分地显形。

本发明的另一个目的是使用于TEM观测的样品能够在宽的角度范围内倾斜。

本发明的再一个目的是进行精确的元件分析。

本发明的样品制备方法以下面的步骤开始，即，给集成电路中有缺陷的电路元件做记号以及切开包含缺陷的电路元件的样品。和集成电路本身一样，所述切开的样品包括由一层或者多层上层复盖的基片。

接着，研磨样品的上表面和下表面，把样品的厚度减小到大约十分之一毫米。对样品的上表面进行镜面研磨，从而去除可能妨碍TEM观测的上层。

然后，在低于有缺陷的电路元件的范围内进一步把所述样品的下表面修磨到使TEM的电子束能够穿透该样品的厚度。可以利用造凹坑或者研磨作为进一步的修磨方法，必要时可结合离子铣。

本发明的方法允许保留缺陷位置基片上方集成电路的上层的已知厚度，或者保留缺陷位置下面基片的已知厚度。在研磨所述上表面或者下表面时可以通过以预定的角度夹持样品来产生所述已知厚度。

当在TEM中观测用这种方法制备的样品时，可以观测到具有相对地大的面积的平面图。所述样品可以按基本上不受限制的、包括大角度的、允许使用各种分析技术的角度倾斜。此外，能够使TEM测量免受由基片或者上层的已知厚度引起的的影响，因此，例如能够精确地进行元件分析。

附图中：

图1是集成电路的一部分的透视图，图中举例说明缺陷的位置；

图2举例说明给图1中的所述缺陷作记号；

图3举例说明切开包含所述缺陷的样品；

图4举例说明研磨所述样品的上表面；

图5举例说明处在研磨的中间阶段的所述上表面；

图6举例说明处在研磨的最后阶段的所述上表面；

图7举例说明研磨下表面之后的样品；

图8举例说明在所述下表面上造凹坑；

图9举例说明对所述凹坑进行离子铣；

图10说明在研磨上表面时如何夹持样品；

图11举例说明研磨上表面的另一种方法；

图12举例说明处在研磨的中间阶段的所述上表面；

图13举例说明上表面的研磨操作的停止点；

图14是如图11至13中的研磨之后样品的剖面图；

图15显示图14的一部分的放大的视图；

图16举例说明可以在完成上表面的研磨之后的样品中进行的切片；

图17举例说明图16中的研磨下表面之后的样品；

图18举例说明图16中的在下表面造凹坑之后的样品；

图19举例说明图16中的对所述凹坑进行离子铣之后的样品；

图20举例说明可以用来代替图18中所示的造凹坑的操作的研磨处理；

图21举例说明图20中研磨处理的结果；

图22举例说明如图1至9中那样制备的样品的TEM观测；

图23举例说明如图11至15中那样制备的样品的TEM观测；

图24举例说明如图16至19中那样制备的样品的TEM观测；

图25举例说明图24中样品的倾斜；

图26举例说明如图11至19中那样制备的样品的TEM观测；

图27举例说明图26中样品的倾斜；

图28举例说明如图20和21中那样制备的样品的TEM观测；

图29举例说明图28中样品的倾斜；

图30举例说明在晶体位错周围电子束的散射；

图31举例说明在传统的样品制备方法中的开始的各步骤；

图32举例说明在这种传统的方法中的接着的步骤；

图33举例说明如图31和32中那样制备的样品的TEM观测。

下面将参考附图中例示的实施例借助于例子描述本发明。

首先将描述在不保留任何厚的样品部分的情况下制备集成电路的平面图样品的一般方法。

作为例子，图1显示有缺陷的VLSI器件的表面的一部分。该器件具有大量的诸如在半导体基片中形成的晶体管的电路元件10。该基片被各种绝缘的和导电的材料层所复盖，该图中未明确地示出这些材料层。

样品制备过程的第一步是要查出具体电路元件的缺陷位置11。可以采用诸如OBIC分析法的传统的缺陷分析方法来进行这一步骤。这些方法还能够确定所述缺陷是位于基片中还是位于上层中。

其次，例如像图2中所示的那样通过用聚焦的离子束(FIB)在有缺陷的电路元件的相对的两侧做记号12而标明所述缺陷位置11。记号12可以具有任何方便的形状，但是，应当是可以用光学显微镜观测的。

接着，例如用钻石轮切片机从所述器件中切出样品13。该样品具有圆盘形状，其直径小到足以和TEM中的样品托架相配合，典型的直径是大约3毫米。所述切割是在光学显微镜的监视下进行的，并且是这样控制的，使得缺陷位置11周围的记号12基本上位于样品13的中心。

接着像图4中所示那样通过把样品13颠倒地放在旋转式抛光盘14上来抛光样品13的上表面。以这样的方式夹持样品13，即，如箭头所示那样，在抛光时可以使所述样品本身也旋转。因此，如图5中所示，抛光是从样品13的周边向着其中心进行的。下面将描述样品夹持装置。

所述抛光处理去掉了样品13的各上层中的一层或者多层，并且，把曝露出来的表面抛光到镜面光泽度。可以通过注意被抛光表面上可见边界的进展来观察所述抛光处理的进度，例如，注意已曝露的基片区域15和仍然被一个或者多个上层复盖的基片区域之间的边界。抛光处理一直进行到已经从样品13的表面去除足够多的材料、以致能够对缺陷位置11进行TEM观测为止。例如，当已曝露的基片区域15和上层之间的边界到达如图6中所示的离开记号12之间的缺陷位置11某一短距离的位置时，可以停止所述抛光处理。于是，在缺陷11处，基片上面的上层厚度的大部分已经被去除；具体地说，通常用来复盖半导体集成电路的厚的表面钝化层已经被大部分或者全部去除。

接着研磨样品13的下表面13A。例如，如图7中所示，对下表面的研磨处理一直进行到已经把样品厚度减小到大约100微米为止。

如图8中所示，在样品的下表面13A上形成凹坑16。该凹坑位于所述样品的中心。由此，把凹坑的最深处的样品厚度减小到大约10微米。

最后，通过离子铣进一步减小所述凹坑中的样品的厚度。图9例示了经过离子铣后的表面17。用这种方法使样品13的中心部分变得足够地薄、以致使TEM电子束能够在缺陷位置处和比较大的周围区域穿透样品。

图10示出允许样品13在被研磨时旋转的夹持装置。这种装置包括手柄18，该手柄具有带着球形滚珠19A的弧形端部19。把弧形端部19设计成与样品13的边缘相配合；滚珠19A使样品13能够旋转。在样品13上放置重物(未示出)、以便施加把样品13压在抛光盘14上的力。

下面将描述这种基本的样品制备方法的若干种改型。

第一种改型涉及所述样品的上表面的研磨。不是用图10中所示的装置夹持样品13，而是像图11中所示的那样把样品13以例如0.5°的小的固定的角度倾斜地附着到抛光盘14的表面上。样品13不旋转，这样，抛光过程从样品的一个边缘向相对的边缘推进，如图12中所示。当曝露的基片区域15的边界位于离开记号12之间的缺陷11一定距离(例如10微米)的位置时，停止所述研磨操作，如图13中所示。

这时，包括基片21和上层22的样品13的截面形状示于图14中。基片21包括，例如，结晶硅。上层22包括，例如，第一绝缘层22a，第一金属互连层22b，第二绝缘层22c，第二金属互连层22d和钝化层22e，如图15中所示。如果引起所述缺陷的疵点23位于第一绝缘层22a下面的基片中，那么，简单的三角计算表明，保留在疵点23上面的上层22的厚度仅仅是0.1微米。

如果必要的话，可以通过以下方法进一步减小保留在疵点23上面的上层22的厚度，即，通过把上述角度从0.5°减小到更小的角度，或者，通过使曝露的基片区域15的边缘更加靠近缺陷位置11。

然后，如图7至9中所示的那样，通过研磨、造凹坑和离子铣来处理样品13的底面。用这种方法能够制备准确地知道缺陷位置11处的上层厚度的样品。

第二种改型提供准确地确定凹坑16的位置的方法。参考图16，在已经像图4至6中那样、或者像图11至15的第一改型中那样对样品13的上表面进行了研磨之后，用钻石轮切片机或者其它装置、沿着布置在离开记号12之间的缺陷位置11例如10微米的线把所述样品切出。如果是像图11至15那样研磨上表面的话，那么，切割边缘24应当平行于图13中所示的曝露的基片区域15的边缘、或者应当与该边缘重合。

然后像上述那样处理所述样品的底面13A。图17示出研磨底面13A的结果。图18示出造凹坑的结果。图19示出离子铣的结果。在所述造凹坑工序中，凹坑16的中心相对于切割边缘24而定位，使得所述缺陷位置位于所述凹坑的最深部分，如图18中所示。然后可以进行图19中所示的离子铣工序，以便在所述缺陷位置的下面留下具有准确地得知的厚度的基片材料。

第三改型提供所述造凹坑工序的可供选择的方案。如前所述，在已经像图4至6中那样、或者像图11至15的第一改型中那样对样品13的上表面进行了研磨之后，像图16中所例示的那样切出样品，并且，像图17中所例示的那样研磨下表面13A，把所述样品厚度减小到例如大约100微米。然后，如图20中所示那样，将样品13以例如1.0°的角度倾斜，并且进一步研磨、一直到获得镜面光泽度并且所述切割边缘24已经如图21中所示那样被减薄成刀口25为止。

图21中，缺陷位置处的基片的厚度、如根据1.0°的角度和10微米的距离用三角法计算的那样、是大约0.2微米。这已经薄到足以允许进行TEM观测，但是，如果必要的话，可以通过离子铣进一步减小所述厚度。将仅仅需要短的离子铣时间。还可以通过把上述角度从1.0°减小到更小的角度、或者通过把上述距离从10微米减小到更小的距离来减小所述厚度。

上述的本发明的方法和各种改型都产生没有可能妨碍TEM观测的剩余部分的平面图样品。该样品可以在TEM中自由地倾斜。此外，当已经通过如图9和19中的离子铣、或者通过如图20和21中的研磨把所述样品减薄之后，所述电子束既能够在缺陷位置11处穿透样品、也能够在相当大的周围区域中穿透样品。因此，能够使引起所述缺陷的所述疵点充分地显形。第一、第二和第三改型使得能够精确地计算基片21或者上层22的厚度、或者两者的厚度，从而能够通过诸如元件分析的技术来准确地说明所述疵点的特征。

下面将描述利用上述样品对半导体集成电路中的缺陷进行观察和测量的一些方法。透射电子显微镜的基本理论是众所周知的，所以，此处将仅仅说明一些要点。

所述电子束被例如200千伏的高压加速。对于大约0.1微米厚的样品，这种电压产生鲜明的TEM图象。在结晶材料的情况下，电子按照由以下方程给出的布拉格条件衍射：

nλ＝2dsinθ

其中，n是反射级，λ是所述电子束的波长，d是各晶体点阵平面之间的间隔，以及θ是所述电子束和点阵平面之间的角度。可以用适当的物镜孔径光阑来阻挡经过高级衍射的电子，从而获得高对比度的图象。当观测非结晶材料时，发生散射而不是衍射，但是，类似地，可以通过用大的散射角阻挡电子来控制所述对比度。

图22举例说明为分析一个上层中的缺陷而制备的样品的TEM观测。所述缺陷是由疵点23引起的。该样品是通过图1至9中所示的基本方法制备的，使在其中产生缺陷的那一层完整无缺，但是仅留下很小厚度的基片21。当电子束26穿过样品时，电子由于与基片21和上层22的原子(包括疵点23的原子)的互作用而散射。可以通过测量散射的电子并且分析所述散射过程来检测和研究疵点23。由于本发明的样品制备方法的缘故，能够容易地使整个疵点23及其周围区域显形并对其进行测量。

图23中，所述缺陷是由于半导体基片21中的疵点23引起的。所述样品是通过本发明的第一种改型来制备的，去除缺陷位置上面的上层22b至22e中的大部分、而只保留第一绝缘层22a的已知厚度。由于与图22中的情况相比去除了更多的上层，所以，与图22中的情况相比可以留下更多的基片21。

通过测量电子束散射的路径再次研究疵点23。具体地说，应用元件分析技术，后者利用众所周知的薄膜近似法。这种近似法的基本假设是：元素的原子，例如扩散在基片21中的掺杂元素的原子，在整个样品中是均匀分布的。在能够利用这种近似法分析所述测量之前，必须扣除剩余的、不包含所考虑的元素的上层22的影响。由于使用本发明的样品制备方法的第一种改型，精确地知道疵点23上面的上层22的厚度，所以，能够准确去除所述影响。

图24和25举例说明对上层22中的另一种疵点23的分析。这一次，所述样品是按照本发明的方法的第二种改型制备的，所以，疵点23靠近样品的切割边缘24。在所述TEM观测期间，所述样品被倾斜，电子束26能够以各种角度穿过疵点23。这使得能够应用各种有用的和众所周知的方法，例如，双束法和立体投影法。此外，由于图18中凹坑16的精确位置的缘故，疵点23下面的基片21的厚度是精确地知道的，因此，在分析时能够精确地扣除基片的影响。

图26和27举例说明对位于基片21中的疵点23的类似的分析。已经按照本发明的第一种和第二种改型制备了所述样品，使疵点23靠近样品的切割边缘24、并且在已知厚度的上层22的下面。通过扣除剩余的上层22的小的和已知的影响，精确的分析是有可能的。

图28和29举例说明对位于样品的上层22中的疵点23的类似的分析，该样品是按照本发明的第三种改型制备的。这一次，能够被精确地扣除的是剩余的基片21的小的和已知的影响。

图30更详细地示出疵点23对电子的散射。疵点23是基片21的晶体结构中的位错。这种位错引起周围晶体点阵的变形，它干扰位错边缘附近散射电子的布拉格(Bragg)条件，在TEM图象中产生强反差图案。因此，所述TEM图象显示的不是疵点23的中心，而是周围点阵的形变。当疵点23是由一组点阵空位、或者由沉淀(precipitation)、而不是由错位引起的时，其情况是一样的。

分析位错缺陷的一般方法是从用位错的伯格斯(Burgers)矢量来定义所述位错开始的。这要求把所述样品以相对于电子束26的一定的角度倾斜，使得除了透射的电子以外，获得对特殊的衍射电子的强的刺激(这就是所谓的双电子条件)。用数学的方法表示，如果g代表被激励的衍射电子的矢量，以及b代表伯格斯矢量，那么，当样品以这样的角度倾斜、以致下面的矢量点乘的条件满足时，所述反差消失：

       g.b＝0

因此，可以通过把所述样品倾斜、以便找到消除反差的倾斜角度，来确定所述伯格斯矢量。这样找到的所需要的各种倾斜角度是大角度，但是，使用本发明的样品制备方法，使样品以大的角度倾斜不存在特殊问题。

利用作为对所述双束条件的进一步应用的所谓弱束条件，也有可能消除由点阵变形引起的反差，并且直接观测疵点23的中心。

下面就制备和观测有缺陷的集成电路的截面样品方面，把本发明的样品制备和TEM观测方法和传统的方法进行比较。

参考图31，在传统的方法中，确定缺陷点30的位置，并且，周钻石轮切片机从集成电路中切出长大约3毫米、具有一般直角棱镜形状的样品31。然后，用离子铣在样品31的上表面离析出大约50微米宽的、包含缺陷点30的长带32。

参考图32，通过聚焦离子束(FIB)处理，在缺陷点30附近的大约20微米长的区域中，使长带32变薄、留下大约0.1微米厚度的薄片34。当置于TEM中时，把所述样品转向其侧面，如图33中所示，使得电子束能够穿透薄片34。

正如根据图33可以明白的，样品31的剩下的躯体部分限制了所述样品以各种角度在TEM中倾斜。此外，由于薄片34仅仅在三个侧面得到支撑，所以，可以变薄的面积的大小受到限制。

与这种传统的方法相比较，本发明的方法使得能够以更多的角度观测更大的面积。因此，能够获得更多的信息。当由晶体的疵点产生集成电路缺陷时，总可以通过透射电子显微技术对用本发明的方法制备的平面图样品的整个疵点和其周围区域进行显形、测量和分析。这是与图31至33中所示的传统的方法的主要差别，在所述传统的方法中，要确保薄片34完全捕获所述疵点是困难的，更不用说提供完全的显形。

虽然本发明在分析有缺陷的VLSI和ULSI器件的时候尤其有用，但是，本发明可以同任何类型的集成电路一起实施。所述样品不必是圆的。如果在把样品保持在固定的位置时研磨该样品的上表面，例如，像图11至15中那样，那么，样品可以具有任何方便的形状，并且，可以用各种方法把样品切出，不限于使用钻石轮切片机。

本专业的技术人员会认识到，在以下权利要求书的范围内，其它改型是可能的。

Claims (20)

1.一种制备透射电子显微镜观测用的有缺陷的集成电路的平面图样品的方法，其特征在于包括以下步骤：

(a)给所述集成电路中的有缺陷的电路元件做记号，

(b)从所述集成电路中切出小到能够被夹持在所述透射电子显微镜中的样品，所述样品具有上表面和与所述上表面相对的下表面，所述有缺陷的电路元件位于所述样品的上表面附近，

(c)既研磨所述上表面、也研磨所述下表面，从而把所述样品的所有部分减薄到小于200微米的厚度，

(d)在所述有缺陷的电路元件下面的区域，进一步把所述样品的下表面减薄到小于1微米的厚度，使得所述透射电子显微镜中的电子束能够穿透所述样品。

2.权利要求1的方法，其特征在于：在所述步骤(c)中，把所述上表面研磨到镜面光泽度。

3.权利要求1的方法，其特征在于所述步骤(d)还包括以下步骤：

在所述下表面中形成凹坑，以及

对所述凹坑中的所述下表面进行离子铣。

4.权利要求1的方法，其特征在于：

所述集成电路包括基片和多层覆盖所述基片的上层，以及

在所述步骤(c)中，把所述上表面一直研磨到所述基片的曝露的区域的边界到达离开所述有缺陷的电路元件预定距离的地方为止。

5.权利要求4的方法，其特征在于：在所述步骤(c)中研磨所述样品时使所述样品能够旋转，使得在所述有缺陷的电路元件的所有侧面，所述基片都曝露出来。

6.权利要求4的方法，其特征在于：在所述步骤(c)中研磨所述上表面时以预定的角度夹持所述样品，使得当所述基片的所述曝露的区域的边界到达离开所述有缺陷的电路元件所述预定的距离的地方时，在所述有缺陷的电路元件的上方留下已知厚度的所述上层。

7.权利要求1的方法，其特征在于还包括以下步骤：

沿着设置在离开所述有缺陷的电路元件一定距离处的线切下所述样品，从而在离开所述有缺陷的电路元件处形成切割边缘。

8.权利要求7的方法，其特征在于所述步骤(d)包括以下步骤：

按照相对于所述切割边缘的一定的位置关系形成凹坑，使得所述凹坑在所述有缺陷的电路元件下面的中心处。

9.权利要求8的方法，其特征在于所述步骤(d)包括以下步骤：对所述凹坑中的所述下表面进行离子铣。

10.权利要求7的方法，其特征在于所述步骤(d)包括以下步骤：

以一定的角度夹持所述样品、并且研磨所述下表面、直至所述切割边缘变成刀口，从而在所述有缺陷的电路元件的下面留下已知厚度的所述基片。

11.测量其基片被各上层覆盖的集成电路中的疵点的方法，所述疵点处在所述基片中，其特征在于包括以下步骤：

制备所述集成电路的平面图样品，该样品处处具有小于200微米的厚度、在所述疵点处具有小于1微米的厚度、并且具有在所述疵点上方的所述上层的已知厚度，

把所述样品置于透射电子显微镜中，

测量在所述电子显微镜中、在所述疵点附近电子束被所述样品散射的情况，以及

从所述测量结果中扣除所述上层的所述已知厚度的影响。

12.权利要求11的方法，其特征在于所述测量步骤使用元素分析法。

13.权利要求11的方法，其特征在于还包括以下步骤：

把所述样品以各种角度倾斜在所述透射电子显微镜中。

14.权利要求13的方法，其特征在于所述测量步骤使用双束方法。

15.权利要求11的方法，其特征在于所述制备步骤还包括以下步骤：

使所述样品以预定的角度紧贴在抛光盘上，以及

把所述样品的上表面研磨到镜面光泽度，一直研磨到所述基片曝露于离开所述疵点一定距离的范围之内。

16.测量其基片被各上层覆盖的集成电路中的疵点的方法，所述疵点处在所述上层中，其特征在于包括以下步骤：

制备所述集成电路的平面图样品，该样品处处具有小于200微米的厚度、在所述疵点处具有小于1微米的厚度、并且具有在所述疵点下面的所述基盘的已知厚度，

把所述样品置于透射电子显微镜中，

测量在所述电子显微镜中、在所述疵点附近电子束被所述样品散射的情况，以及

从所述测量结果中扣除所述基片的所述已知厚度的影响。

17.权利要求16的方法，其特征在于所述测量步骤使用元素分析法。

18.权利要求16的方法，其特征在于还包括以下步骤：

把所述样品以各种角度倾斜在所述透射电子显微镜中。

19.权利要求18的方法，其特征在于所述测量步骤使用双束方法。

20.权利要求16的方法，其特征在于所述制备步骤还包括以下步骤：

在离开所述疵点预定距离处切断所述样品、从而形成切割边缘，

使所述样品以预定的角度紧贴在抛光盘上，以及

把所述样品的下表面研磨到镜面光泽度，一直研磨到把所述切割边缘减薄成刀口为止。

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