CN109216447B - 半导体元件 - Google Patents
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Abstract
本发明公开一半导体元件，其具有一通道层、一上阻障层、一缓冲层、以及一背向阻障层。前述通道层形成于一基底上。前述上阻障层形成于前述通道层上。前述通道层与前述上阻障层之间形成有一第一异质接面，使前述通道层中产生了一第一二维电子气。前述缓冲层形成于前述基底与前述通道层之间。前述背向阻障层形成于前述缓冲层与前述通道层之间。前述缓冲层与前述背向阻障层之间形成有一第二异质接面，使前述缓冲层中产生了一第二二维电子气。一源极电极，一漏极电极，及一栅极电极，分别形成于前述上阻障层上。前述第二二维电子气的载流子面密度小于8E+10cm‑2。
Description
技术领域
本发明涉及半导体元件，尤指氮化镓(Gallium Nitride，GaN)半导体元件。
背景技术
GaN半导体元件能够传导大电流并且耐受高电压，所以越来越受到功率半导体业界的欢迎。GaN半导体元件的发展一般是专注于高功率或是高切换频率上的应用。针对这些应用所制造的元件，一般需要通过GaN系半导体材料本身特性及其异质接面(heterojunction)结构所产生的二维电子气来展现出高电子稼动率(high electronmobility)，所以这样的元件往往称为异质接面场效晶体管(heterojunction fieldeffect transistor，HFET)或是高电子稼动率晶体管(high electron mobilitytransistor，HEMT)。
图1显示一现有的GaN HEMT 10。GaN HEMT 10包含一通道层16与一阻障层18，其为不同组成的GaN系半导体材料外延层，长在基底12上与缓冲层14上。源极电极22、漏极电极24、栅极电极20则分别以金属所构成，设置于GaN HEMT 10的预定位置上。因为材料上的差异，所以通道层16与阻障层18分别具有不同的能带隙(energy band-gap)，也因此在两者之间形成了一个异质接面26。材料差异将导致不同的费米能阶(Fermi levels，Ef)以及极化效应(Polarization effect)。所以，在异质接面26附近，会根据外延层结构的极化方向总和所造成的能带扭曲形成一个低于费米能阶的量子位能阱(quantum well)，并产生二维电子气(2-dimensional electron gas，2DEG)28，在本图中，二维电子气28生成于通道层16侧。二维电子气28中的电子具有非常高的电子稼动率，其可以让GaN HEMT 10具有非常低的开启电阻(on-resistance，RON)。
在实际应用上，额外增加的动态(dynamic)RON或是电流崩塌(current collapse，CC)的现象，却是GaN HEMT业界所急切要解决的问题之一。一般相信，电流崩塌是GaN HEMT中所产生的缺陷(trap)所造成。在暂态操作时，电子被外延层中的缺陷所捕捉，进而影响了二维电子气的形成，导致了增加的动态RON。
发明内容
本发明实施例提供一半导体元件，其具有一通道层、一上阻障层、一缓冲层、以及一背向阻障层。前述通道层形成于一基底上。前述上阻障层形成于前述通道层上。前述通道层与前述上阻障层之间形成有一第一异质接面，导致在前述通道层中产生了一第一二维电子气。前述缓冲层形成于前述基底与前述通道层之间。前述背向阻障层形成于前述缓冲层与前述通道层之间。前述缓冲层与前述背向阻障层之间形成有一第二异质接面，导致在前述缓冲层中产生了一第二二维电子气。一源极电极，一漏极电极，及一栅极电极，分别形成于前述上阻障层上。前述第二二维电子气的载流子面密度小于8E+10cm-2。
本发明实施例提供一半导体元件，其具有一第一异质接面以及一第二异质接面。一源极电极，一漏极电极，及一栅极电极，分别形成于前述第一异质接面上。前述第一异质接面位于一基底上。前述第二异质接面位于前述第一异质接面与前述基底之间。前述第一异质接面导致一第一二维电子气，形成于前述第一异质接面与前述第二异质接面之间。前述第二异质接面导致一第二二维电子气，形成于前述第二异质接面与前述基底之间。前述第二二维电子气的载流子面密度与前述第一二维电子气的载流子面密度之间的比值，小于3％。
附图说明
图1为一现有的GaN HEMT的示意图；
图2为本发明所实施的一GaN HEMT 60的示意图；
图3为图2的GaN HEMT 60的一导带的示意图；
图4A、图4B、图4C分别为本发明所实施的三个GaN HEMT 60a、60b、60c的示意图；
图5A、图5B、图5C分别为GaN HEMT 60a、60b、60c，在关闭状态时，漏极电流ID对漏源电压VDS的测量结果的示意图；
图6A、图6B、图6C分别为GaN HEMT 60a、60b、60c的电容电压测试曲线图；
图7A为一种可以用来测量GaN HEMT 60的电阻比值RR的电路图；
图7B为图7A中的漏极电压VD、栅极电压VG、以及漏极电流ID的信号波形图；
图7C为从GaN HEMT 60的漏极电压VD与漏极电流ID的电压电流图。
符号说明
10、60、60a、60b、60c GaN HEMT
12、62 基底
14、64 缓冲层
16、70、70c 通道层
18 阻障层
20、74 栅极电极
22、76 源极电极
24、78 漏极电极
26、80、84 异质接面
28、82、82a、82b、82c、86、86c 二维电子气
66 成核层
68、68a、68b、68c 背向阻障层
72 上阻障层
73 盖层
DLON1、DLON2 虚线
ID、ID1、ID2 漏极电流
IVON1、IVON2 曲线
TOFF 关闭时间
TON1、TON2 开启时间
VDS 漏源电压
VD、VD1、VD2 漏极电压
VG 栅极电压
BVDS 漏源击穿电压
具体实施方式
在本说明书中，有一些相同的符号，其表示具有相同或是类似的结构、功能、原理的元件，且为业界具有一般知识能力者可以依据本说明书的教导而推知。为说明书的简洁度考虑，相同的符号的元件将不再重述。
本发明的一实施例提供一GaN HEMT，其为一双异质接面元件(dual-heterojunction device)，具有一第一异质接面以及一第二异质接面。该第一异质接面介于一通道层与一上阻障层之间，使得前述第一异质接面附近形成有第一二维电子气(第一2DEG)。前述第二异质接面则介于一背向阻障层与一缓冲层之间，使得前述第二异质接面附近形成有第二二维电子气(第二2DEG)。
在实施例中，前述背向阻障层的存在，使得缓冲层与第一2DEG间产生了较高的位能障壁，可以在动态操作时，阻挡第一2DEG中的热电子(hot electron)往缓冲层移动，降低热电子累积于缓冲层缺陷中的机率。因此改善了电流崩塌的现象。
通过本发明的实施例，在阻挡第一2DEG中的热电子之余，同时使得前述双异质接面元件中的前述第二2DEG的载流子面密度(sheet carrier density)可以小于8E+10cm-2。而且前述第二2DEG的载流子面密度与前述第一2DEG的载流子面密度之间的比值，可以小于3％。因为前述第二2DEG的载流子面密度可以控制的很小，所以前述双异质接面元件的漏源击穿电压(drain-to-source breakdown voltage，BVDS)可以非常的高。在这边，漏源击穿电压BVDS的定义为元件在关闭状态时，元件最大可接受漏极漏电流低于1E-4毫安培时的漏源电压值。该双异质接面元件可以享有非常低的漏源漏电流(drain-to-source leakagecurrent)，适合用于高功率与高切换频率的应用。
图2显示依据本发明所实施的一GaN HEMT 60，由下而上，依序有基底62、成核层(nucleation layer)66、缓冲层(buffer layer)64、背向阻障层(back barrier layer)68、通道层(channel layer)70、上阻障层(top barrier layer)72、盖层(cap layer)73、源极电极76、漏极电极78、与栅极电极74。
基底62可以是以硅或蓝宝石所构成。在一实施例中，基底62是一硅基底。相较于蓝宝石，硅基底好处在热传导高，散热比较好，比较适合做高功率元件。而且，当基底62是一硅基底时，GaN HEMT元件可能可以跟硅半导体元件，像是N型与P型金属氧化物半导体元件整合于同一基底上，例如可以与通过于硅基板上进行离子注入或外延制作工艺形成的硅半导体元件一同整合于基底62上。
成核层66可以视为缓冲层64的一部分。GaN为基础的GaN系半导体材料跟作为基底62的材料，往往有不同的晶格常数(lattice constant)与热膨胀系数(thermal expansioncoefficient)。缓冲层64用来降低因为热膨胀系数所产生的应力(strain)，也用来减少晶格常数不匹配(mismatch)所可能产生的晶格缺陷(defects)。缓冲层64可以是简单的由单一物质所构成的单一层，或是由许多层所构成的一复合层。举例来说，缓冲层64可以是由AlxGa1-xN层与GaN层交互堆叠所构成。在优选实施例中，缓冲层64的最下面的平均晶格常数跟基底62的晶格常数差不多，而缓冲层64的最上面的平均晶格常数跟基底62的通道层70的晶格常数差不多。在一实施例中，成核层66由氮化铝(Aluminum Nitride，AlN)所构成，其厚度介于50nm到500nm之间，可以是150nm；缓冲层64由多个的AlxGa1-xN层所构成，x的组成介于1和0之间，自基底62至通道层70由大至小渐变，其层数可以是三层，例如可以是自基底62向上至通道层70由Al0.7Ga0.3N层、Al0.4Ga0.7N层、Al0.1Ga0.9N层三层组成缓冲层64，其总和厚度介于0.5μm到5.5μm之间，可以是4.5μm。缓冲层64可具有碳掺杂，其碳掺杂浓度大于1E+18cm-3。碳掺杂可以使得缓冲层64具有高阻抗，防止通道层70中的电荷通过缓冲层64而产生击穿(punch through)的漏电现象，进而可增进元件整体垂直方向的耐受电压。在一实施例中，缓冲层64的上下两面可以耐受到600V的电压而不击穿。
背向阻障层68形成于缓冲层64上。在一实施例中，背向阻障层68是由无掺杂的AlyGa1-yN所构成，其中，1≥y>0.3。背向阻障层68的厚度小于30nm，可以小于20nm，譬如说是10nm。背向阻障层68与缓冲层64之间形成有异质接面80。
上阻障层72与通道层70形成于背向阻障层68上。在一实施例中，通道层70是由无掺杂的GaN所构成，其厚度介于100nm到700nm之间，可以大于150nm，譬如是200nm；上阻障层72是由无掺杂的AlzGa1-zN所构成，其中，0.4≥z>0.1，z可以是0.25。上阻障层72的厚度介于15nm到30nm之间，可以是25nm。如前所述，在异质接面84，由于外延层结构的极化方向总和会造成能带扭曲形成一个低于费米能阶的量子位能阱(quantum well)，并因此产生二维电子气86。在实施例中，上阻障层72的z值大小及厚度变化会影响上阻障层72的极性大小、异质接面处量子位能阱接近费米能阶的程度、以及所产生二维电子气86的浓度。
上阻障层72上形成有一盖层(cap layer)73，可由无掺杂的GaN所构成。盖层73可以降低栅极电极74到通道层70之间，处于逆偏压时的漏电流。
栅极电极74形成于盖层73上的预定位置，跟盖层73形成肖特基接触(schottkycontact)。栅极电极74的材料可以是耐火金属(refractory metal)或是其化合物，像是钽(tantalum，Ta)、氮化钽(tantalum nitride，TaN)、氮化钛(titanium nitride，TiN)、钨(tungsten，W)、或是硅化钨(tungsten silicide，WSi2)、镍(nickel，Ni)、金(gold，Au)、铂(platinum，Pt)、数种金属的合金、或是数个金属层堆叠而成。
源极电极76与漏极电极78分别形成于上阻障层72上的预定位
置，跟上阻障层72形成欧姆接触。源极电极76与漏极电极78的材料可以是钛(Titanium，Ti)、铝(Aluminum，Al)、镍(nickel，Ni)、金(gold，Au)数种金属的合金、或是数个金属层堆叠而成。
栅极电极74到源极电极76之间的栅源电压(gate-to-source voltage)可以控制漏极电极78与源极电极76之间的电连接与否，使得GaN HEMT 60成为一个可控制的开关。一般而言，GaN HEMT 60是一个空乏型晶体管，也就是当栅源电压为0V时，漏极电极78与源极电极76彼此是电性上相连接的；或是，源极电极76的电压必须高于栅极电极74达一定程度，才能使漏极电极78与源极电极76彼此电性上断开。
图3为图2的GaN HEMT 60的一导带(conduction band，Ec)的示意图。异质接面84的存在，使得通道层70中，靠近异质接面84的附近，产生一量子位能阱。类似的，异质接面80的存在，使得缓冲层64中产生了另一个量子位能阱。当没有施加偏压时，在热平衡下，相互接触的每一种材料中的费米能阶(fermi level，Ef)大约都相等，如同图3所示。当一个量子位能阱的底部低于费米能阶Ef时，量子位能阱内就可以形成二维电子气(2DEG)。因此，在实施例中，异质接面84可以使二维电子气86形成于通道层70中，而异质接面80可以使二维电子气82形成于缓冲层64中。
背向阻障层68的存在，有两个好处。第一个是增加通道层70中，朝向异质接面84且垂直于二维电子气86的电场，可以迫使通道层70中的电子，尽量的靠近异质接面84，远离缓冲层64。第二个是背向阻障层68本身就是一个位能障壁(energy barrier)，可以阻挡通道层70中的电子跨过背向阻障层68。而这两个好处都可以降低动态操作时，二维电子气86中的热载子(hot carrier)或是热电子(hot electron)被缓冲层64中的缺陷所捕捉的机率。热载子被缓冲层64中的缺陷所捕捉，据信就是电流崩塌的主要原因之一。因此，背向阻障层68的存在应该可以改善或降低电流崩塌的现象。
背向阻障层68如果距离异质接面84太近，可能会影响导带的分布，进而减少了二维电子气86的载流子面密度(carrier sheet density)，而增加了GaN HEMT 60的RON。因此，在本发明的一实施例中，可通过一个比较厚的通道层70使缓冲层64比较远离二维电子气86，降低电流崩塌的现象。在一实施例中通道层70的厚度是不低于100nm，譬如说是200nm。
尽管背向阻障层68对降低电流崩塌有帮助，但是，背向阻障层68所导致的二维电子气82，却会对漏源击穿电压BVDS，可能有不良的影响。请参阅图2，当偏压使得GaN HEMT 60中的二维电子气86断开不导通时，二维电子气82却可能提供源极电极76与漏极电极78之间的一条导电通路，使得应该刻意被关闭的GaN HEMT 60漏电，也可能降低了漏源击穿电压BVDS。
图4A、图4B、图4C分别为依据本发明所实施的GaN HEMT 60a、60b、60c。如图4A、图4B、图4C所示，GaN HEMT 60a、60b、60c彼此大致相同，都有GaN HEMT 60中一样的结构，只有差异在背向阻障层的厚度与背向阻障层中Al的组成比例。GaN HEMT 60a中，背向阻障层68a的厚度约25nm，由无掺杂的Al0.25Ga0.75N所构成。GaN HEMT 60b中，背向阻障层68b的厚度约25nm，由无掺杂的Al0.1Ga0.9N所构成。GaN HEMT 60c中，背向阻障层68c的厚度约10nm，由无掺杂的Al0.5Ga0.5N所构成。
GaN HEMT 60c可以有良好的漏极漏电流表现。图5A、图5B、图5C分别为GaN HEMT60a、60b、60c，在关闭状态时(栅极电压低于开启电压-3V)，漏极电流ID对漏源电压(drain-to-source voltage，VDS)的测量结果。图5A、图5B、图5C中，每张图都有三条测量结果曲线，分别对应到三个结构相同的GaN HEMT。相较之下，图5C中的电性表现最好，因为在相同的电压偏压状态下，图5C中的漏极电流ID，都低于图5A与图5B中的漏极电流ID。如果以1E-4毫安培视为元件漏极的最大可接受漏极漏电流，那图5C表示GaN HEMT 60c的漏极可以耐受到约800V以上。相较之下，如同图5A与图5B所示，GaN HEMT 60a与60b的漏极，分别只能耐受约100V与500V左右。
GaN HEMT 60c可以使二维电子气82c的载流子面密度非常的低。图6A、图6B、图6C分别显示GaN HEMT 60a、60b、60c的电容电压测试曲线。图6A、图6B、图6C中，每张图都有三条电容电压测试曲线，分别对应到三个结构相同的GaN HEMT。根据图6A、图6B、图6C的测量结果，在栅极电压低于-3V，即元件关闭后，图6C所指示的电容值，明显地低于图6A与图6B中的电容值。假设GaN HEMT 60a、60b、60c中，在背向阻障层68a、68b、68c下方的缓冲层内分别形成有二维电子气82a、82b、82c，如同图4A、图4B、图4C所示。从图6A、图6B、图6C的电容电压测试曲线，可以推算出来，二维电子气82a、82b、82c的载流子面密度分别大约为7.16E+11cm-2、2.78E+11cm-2、7.96E+10cm-2。换言之，GaN HEMT 60c可以使二维电子气82c的载流子面密度低于8E+10cm-2。从GaN HEMT 60c的一电容电压测试曲线也可以推算得知，GaN HEMT60c可以使二维电子气82c的载流子面密度，不大于GaN HEMT 60c中在通道层70c中的二维电子气86c的载流子面密度的3％。
一种用来评估电流崩塌程度的方法，是计算经过关闭施压条件(off stress)后的RON跟静态RON的电阻比值RR。如果电阻比值RR越大，表示电流崩塌越严重，元件的动态表现越不好。举例来说，图7A为一种可以用来测量GaN HEMT 60的电阻进而计算电阻比值RR的电路。图7B显示图7A中的漏极电压VD、栅极电压VG、以及漏极电流ID的信号波形。随着栅极电压VG的变化，GaN HEMT 60会先经历一段开启时间TON1，然后一段关闭时间TOFF，之后接着一段开启时间TON2。举例来说，开启时间TON1、关闭时间TOFF、开启时间TON2分别是1μs、10s、60ms。在开启时间TON1，栅极电压VG保持在0V，而漏极电压VD慢慢步进地从0V变到20V，测量出漏极电流ID的变化。从ID对VD的曲线中，可以找到元件线性区，从而计算出RON1，此为静态RON。接着进入关闭时间TOFF，进行关闭施压。栅极电压VG保持在-10V，漏极电压VD为200V。因为GaN HEMT60大致为关闭，所以此时漏极电流ID大约为0A。之后进入开启时间TON2，其偏压条件跟开启时间TON1一样，一样测量出漏极电流ID的变化，以及从ID对VD的曲线中计算出元件线性区中的RON2，此为关闭进行施压条件后的RON。图7C显示从GaN HEMT 60的漏极电压VD与漏极电流ID的电压电流图。在图7C中，曲线IVON1与IVON2分别是依据开启时间TON1与TON2的漏极电压VD与漏极电流ID所绘出。在曲线IVON1与IVON2中，线性区的曲线IVON1与IVON2通过计算后，可以分别由虚线DLON1与DLON2所代表。而RON1与RON2则可以分别是虚线DLON1与DLON2的斜率的倒数。GaNHEMT 60的电阻比值RR大约是RON2/RON1，越小越接近1，元件的表现越好。
经过测量，图4A、图4B、图4C中的GaN HEMT 60a、60b、60c，其电阻比值RR，分别约1.02、1.02、1.00。在三者之中，GaN HEMT60c的电阻比值RR最好，表示GaN HEMT 60c几乎没有电流崩塌现象。
从实验结果可以推断，图2中的背向阻障层68中的Al组成比例拉高，可以增加背向阻障层68的能带隙(energy band-gap)，降低电流崩塌现象。因此，如果背向阻障层68的构成物质以AlyGa1-yN表示，y建议介于0.3与1之间。图4C中，GaN HEMT 60c中的背向阻障层68c是以Al0.5Ga0.5N所构成，而GaN HEMT 60c的电性测量结果显示几乎没有电流崩塌现象。
图2中，高Al组成的背向阻障层68容易在下方的缓冲层64中形成高载流子面密度的二维电子气82，导致不良的漏极漏电流。为了减少二维电子气82，图2的背向阻障层68建议要薄，其厚度不大于30nm之间，可以是10nm。如同图4C中的GaN HEMT 60c的电性测量结果所显示的，GaN HEMT 60c的二维电子气82c的载流子面密度可以被抑制到低于8E+10cm-2，或是不大于二维电子气86c的载流子面密度的3％，GaN HEMT 60c的漏源击穿电压BVDS可以达到约800V以上。
图2中，在背向阻障层68中加入掺杂，譬如说P型掺杂，例如碳(C)、铁(Fe)、镁(Mg)，可能可以用来降低二维电子气82的载流子面密度。但是，过量的P型掺杂容易在背向阻障层68产生缺陷，可能对于图2中的GaN HEMT 60的电性操作表现，产生不良的影响。举例来说，背向阻障层68中的缺陷，可能容易地捕捉到从通道层70来的热电子，而产生比较严重的电流崩塌现象。因此，背向阻障层中的掺杂与否以及掺杂浓度需搭配其他层叠结构调整选用。在本发明的一实施例中，背向阻障层68是由无掺杂的AlyGa1-yN所构成。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (15)
1.一种半导体元件，包含有：
通道层，形成于基底上；
上阻障层，形成于该通道层上，其中，该通道层与该上阻障层之间形成有第一异质接面，使该通道层中产生了第一二维电子气；
缓冲层，形成于该基底与该通道层之间；
背向阻障层，形成于该缓冲层与该通道层之间，其中，该缓冲层与该背向阻障层之间形成有第二异质接面，使该缓冲层中产生了第二二维电子气；以及
源极电极，漏极电极，及栅极电极，分别形成于该上阻障层上；
其中，该第二二维电子气的载流子面密度小于8E+10cm-2。
2.如权利要求1所述的半导体元件，其中，该背向阻障层为无掺杂的AlyGa1-yN，且y>0.3。
3.如权利要求2所述的半导体元件，其中，该背向阻障层的厚度小于30nm。
4.如权利要求1所述的半导体元件，其中，该通道层由GaN所构成。
5.如权利要求1所述的半导体元件，其中，该通道层的厚度大于等于150nm。
6.如权利要求1所述的半导体元件，其中，该缓冲层具有碳掺杂，其碳掺杂浓度大于1E+18cm-3。
7.一种半导体元件，包含有：
第一异质接面，位于基底上；
第二异质接面，位于该第一异质接面与该基底之间；
源极电极，漏极电极，及栅极电极，分别形成于该第一异质接面上；
第一二维电子气，形成于该第一异质接面与该第二异质接面之间；以及
第二二维电子气，形成于该第二异质接面与该基底之间；
其中，该第二二维电子气的载流子面密度(sheet carrier density)与该第一二维电子气的载流子面密度之间的比值，小于3%。
8.如权利要求7所述的半导体元件，其中，该第二二维电子气的载流子面密度小于8E+10cm-2。
9.如权利要求7所述的半导体元件，还包含一缓冲层位于该基底上；以及背向阻障层位于该缓冲层上，其中该缓冲层与该背向阻障层的接面构成该第二异质接面。
10.如权利要求9所述的半导体元件，其中，该背向阻障层为无掺杂的AlyGa1-yN，且y>0.3。
11.如权利要求9所述的半导体元件，其中，该背向阻障层的厚度小于30nm。
12.如权利要求9所述的半导体元件，其中，该缓冲层具有碳掺杂，其碳掺杂浓度大于1E+18cm-3。
13.如权利要求9所述的半导体元件，还包含通道层位于该基底上；以及上阻障层位于该通道层上；其中该通道层与该上阻障层的一接面构成该第一异质接面。
14.如权利要求13所述的半导体元件，其中，该通道层由GaN所构成。
15.如权利要求13所述的半导体元件，其中，该通道层的厚度大于等于150nm。
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