TW201546911A - 半導體裝置 - Google Patents

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Yoshinao Miura
Tatsuo Nakayama
Takashi Inoue
Hironobu Miyamoto
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Abstract

本發明之目的在於改善半導體裝置的特性。 本發明之半導體裝置構成為，於形成在基板S之上方的緩衝層（GaN）BU1、緩衝層（AlGaN）BU2、通道層CH及障壁層BA之中，具有： 溝槽T，貫通障壁層BA而到達至通道層CH的中途為止；閘極電極GE，隔著閘極絕緣膜GI而配置於該溝槽T內；以及源極電極SE及汲極電極DE，分別形成在閘極電極GE之兩側。而藉由到達至緩衝層BU1為止之貫通孔TH的內部之連接部VIA，將緩衝層BU1與源極電極SE電性連接。藉由在緩衝層BU1與緩衝層BU2之界面附近產生的二維電子氣體2DEG2，可使閾值上升，改善常關特性。

Description

半導體裝置
本發明係關於一種半導體裝置，例如，可適當利用於使用氮化物半導體之半導體裝置。
氮化鎵（GaN）等的氮化物半導體，具有較矽（Si）更大的能帶間隙，臨界電場大，故容易實現高耐受電壓、低損耗的功率元件。然而，此等功率元件呈常開(normally-on)，前人曾檢討用於使元件具有常關特性的閘極構造。
例如，專利文獻1（日本特開2009－9993號公報）揭露一種半導體裝置，於矽pin二極體上，配置有使用AlGaN／GaN異質接合構造之HFET。而此一半導體裝置之源極電極，藉由貫通阻障層、通道層及緩衝層而到達至p型矽層的渠溝，而與p型矽層相連接。
此外，專利文獻2（日本特開2007－103451號公報）揭露一種常關型之半導體裝置，具有由Al0.2 Ga0.8 N層、GaN層及InGaN層構成的疊層部。
此外，專利文獻3（日本特開2009－200096號公報）揭露一種氮化物半導體裝置，施加高的偏電壓時所產生之漏電流小而使OFF動作時的損耗小。 [習知技術文獻] 【專利文獻】
專利文獻1：日本特開2009－9993號公報 專利文獻2：日本特開2007－103451號公報 專利文獻3：日本特開2009－200096號公報
[本發明所欲解決的問題]
本案發明人，進行使用如同上述的氮化物半導體之半導體裝置的研究開發之工作，對其特性改善進行深刻檢討。特別對於低閘極漏電化、常關特性的改善等深刻檢討。在此一過程中，發現對於使用氮化物半導體之半導體裝置的特性有進一步改善之空間。
其他問題與新的特徵，應可自本說明書之記述內容及附圖明瞭。 [解決問題之技術手段]
本發明中揭露之實施形態裡，若對代表性態樣之概要簡單說明，則如同下述。
本發明中揭露的一實施形態所示之半導體裝置，具有形成於基板之上方的第1氮化物半導體層、第2氮化物半導體層、第3氮化物半導體層及第4氮化物半導體層。而進一步，具有：閘極電極，配置於第3氮化物半導體層之上方；以及第1電極及第2電極，分別形成於閘極電極之兩側。此外，第1氮化物半導體層，與第1電極相連接。 [本發明之效果]
若依本發明中揭露的以下所示之代表性實施形態所顯示的半導體裝置，則可改善半導體裝置之特性。
以下實施形態中雖為了方便，在必要時分割為複數個部分或實施形態予以說明，但除了特別指出的情況以外，其等並非彼此全無關聯，具有一方為另一方之部分或全部的變形例、應用例、詳細說明、補充說明等關係。此外，以下實施形態中，在提及要素的數目等（包括個數、數值、量、範圍等）之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定於該特定數目，可為特定數目以上亦可為以下。
進一步，以下實施形態中，該構成要素（亦包含要素步驟等），除了特別指出之情況及原理上明顯被視為必須之情況等以外，並非為必要。同樣地，以下實施形態中，提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，在上述數目等（包括個數、數值、量、範圍等）方面亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全體附圖中，對具有同一功能的構件給予同一或關聯的符號，並省略其重複的說明。此外，存在複數個類似構件（部位）之情況，亦有在通稱的符號追加記號以顯示個別或特定之部位的情況。另，以下實施形態，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
此外，實施形態所使用之附圖中，亦有即便為剖面圖仍為了容易觀看附圖而將影線省略之情況。另外，亦有即便為俯視圖仍為了容易觀看附圖而附加影線之情況。
此外，剖面圖及俯視圖中，各部位的大小並未與實際元件對應，具有為了容易了解附圖，而將特定部位相對放大顯示之情況。另外，在剖面圖與俯視圖對應之情況中，亦有為了容易了解附圖，而將特定部位相對放大顯示之情況。
（實施形態1） 以下，參考附圖並對本實施形態之半導體裝置詳細地說明。
［構造說明］ 圖1為，示意本實施形態之半導體裝置的構成之剖面圖。圖1所示之本實施形態的半導體裝置（半導體元件）為，使用氮化物半導體的MIS（Metal Insulator Semiconductor, 金屬絕緣半導體）型之電場效應電晶體（FET；Field Effect Transistor）。此一半導體裝置，可作為高電子移動度電晶體（HEMT：High Electron Mobility Transistor）型之功率電晶體使用。本實施形態之半導體裝置，係所謂的閘極嵌入型之半導體裝置。
本實施形態之半導體裝置中，於基板S上，依序形成核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層（亦稱作電子傳輸層）CH及障壁層BA。
核產生層NUL，由氮化物半導體層構成。此外，超晶格層SL，由複數層氮化物半導體層構成。緩衝層BU1，由氮化物半導體層構成；緩衝層BU2，由電子親和力較緩衝層BU1更小的氮化物半導體層構成。通道層CH，由電子親和力較緩衝層BU2更大的氮化物半導體層構成。障壁層BA，由電子親和力較通道層CH更小的氮化物半導體層構成。
作為基板S，例如，可使用具有p型雜質之由Si（矽）構成的基板（p＋ Si基板）。作為基板S，除了上述的矽以外，可使用由GaN等氮化物半導體構成的基板，亦可使用由AlN、SiC或藍寶石等構成的基板。
核產生層NUL，係為了產生使形成於超晶格層SL等之上部的層成長時之結晶核而形成。作為核產生層NUL，例如，可使用氮化鋁（AlN）層。另，作為基板S，在使用GaN基板之情況等中，可省略核產生層NUL。
超晶格層SL，係供使形成在上方之氮化物半導體的結晶性良好，此外，供緩和疊層之氮化物半導體的膜應力而形成。作為超晶格層SL，可使用將氮化鎵（GaN）層與氮化鋁（AlN）層的疊層膜（AlN／GaN膜），疊層複數周期之超晶格構造體。
緩衝層BU1，由氮化物半導體層構成，例如由GaN層構成。GaN層之膜厚，例如為100nm程度。
緩衝層BU2，由電子親和力較緩衝層BU1更小的氮化物半導體層構成。緩衝層BU2，例如由AlGaN層構成。AlGaN層之膜厚，例如為1000nm程度。
通道層CH，由電子親和力較緩衝層BU2更大的氮化物半導體層構成。通道層CH，例如由GaN層構成。GaN層之膜厚，例如為50nm程度。
障壁層BA，由電子親和力較通道層CH更小的氮化物半導體層構成。障壁層BA，例如由AlGaN層構成。AlGaN層之膜厚，例如為15nm程度，Al之組成比，例如為20%程度（Al0.2 Ga0.8 N）。
此外，本實施形態之MISFET，具有：閘極電極GE，隔著閘極絕緣膜GI而形成於通道層CH之上方；以及源極電極SE及汲極電極DE，配置於閘極電極GE之兩側。汲極電極DE，配置於障壁層BA；而源極電極SE，配置於連接部VIA上。此外，閘極電極GE，係在貫通障壁層BA而到達至通道層CH的中途為止之溝槽（亦稱作渠溝、凹部）T的內部，隔著閘極絕緣膜GI而形成。
作為閘極絕緣膜GI，例如，可使用氧化鋁（Al2 O3 ）膜。氧化鋁膜之厚度，例如為50nm程度。
作為閘極電極GE，例如，可使用氮化鈦（TiN）膜。氮化鈦膜之厚度，例如為200nm程度。
作為源極電極SE及汲極電極DE，例如，可使用TiN膜與其上方之Al膜的疊層膜。TiN膜之厚度，例如為50nm程度；Al膜之厚度，例如為1000nm程度。作為源極電極SE及汲極電極DE的材料，為與下層的氮化物半導體層歐姆接觸之材料即可。
作為連接部VIA，與前述源極電極SE及汲極電極DE同樣地，可使用TiN膜與其上方之Al膜的疊層膜。TiN膜之厚度，例如為50nm程度；Al膜之厚度，例如為1000nm程度。作為構成連接部VIA的材料，為與貫通孔TH底部的氮化物半導體層歐姆接觸之材料即可。係構成源極電極SE、汲極電極DE及連接部VIA之主要元素的Al，藉由在形成Al膜後施行熱處理（但至550℃為止），而與相接的氮化物半導體層歐姆接觸。
另，於閘極電極GE上，配置層間絕緣膜，於源極電極SE、汲極電極DE及層間絕緣膜上，配置保護膜（參考圖5）。作為此一層間絕緣膜，例如，可使用氧化矽膜等之絕緣膜；此外，作為保護膜，例如，可使用氮氧化矽（SiON）膜等之絕緣膜。
對此等MISFET之動作的一例加以說明。例如，若使閘極偏壓充分偏向正側而呈ON狀態，則在通道層CH中，蓄積於閘極電極GE之正下方的電子成為載子而使電流流通；而在源極電極SE部與閘極電極GE部之間及閘極電極GE部與汲極電極DE部之間，障壁層BA與通道層CH的界面產生之高移動度的二維電子氣體2DEG1成為載子而使電流流通。若使閘極偏壓完全往負側移動而呈OFF狀態，則在對源極・汲極間施加高電壓時，二維電子氣體2DEG1空乏化而可承受高電壓。另，自OFF狀態切換為ON狀態之閘極電壓的閾值為重要參數，此處以每單位面積的汲極電流（1E－5A／mm）定義。
若依本實施形態，則於通道層CH之下方，設置堆疊有緩衝層BU1及電子親和力較緩衝層BU1更小之緩衝層BU2的疊層部，並設置到達至較其等之界面更下方的位置且與源極電極SE連接的連接部VIA。藉此，可藉由連接部VIA，使緩衝層BU1的電位接近源極電位（例如接地電位），可於緩衝層BU1與緩衝層BU2之界面，產生二維電子氣體2DEG2。此一結果，如同後述地，可使閾值上升，改善常關特性。
圖2為，顯示比較例之半導體裝置（MISFET）的構成之剖面圖。圖2所示的比較例之半導體裝置中，未設置連接部VIA。圖3為，比較例之半導體裝置（MISFET）的閘極電極部之深度方向的能帶概念圖。圖4為，使本實施形態之半導體裝置（MISFET）的閘極電壓為閾值之狀態中的閘極電極部之深度方向的能帶圖，說明二維電子氣體2DEG2之參與涉入。
如圖2所示，在未設置連接部VIA之情況，如圖3所示，閾值上升受到抑制。
亦即，如圖3所示，存在於通道層（GaN）CH與緩衝層（AlGaN）BU2的界面之負的極化電荷（-σpol），將電子之位勢提高，因而抑制漏電流，達到使閾值上升的效果。然則，在緩衝層（AlGaN）BU2之下方具有電子親和力較緩衝層（AlGaN）BU2更小的氮化物半導體層（此處為緩衝層（GaN）BU1）之情況，存在與上述負的極化電荷（-σpol）大小相同之正的極化電荷（+σpol），消去上述負的極化電荷（-σpol），無法實現期待的閾值上升。如此地，閾值上升受到抑制。
相對於此，如圖4所示，在緩衝層（AlGaN）BU2與緩衝層（GaN）BU1的界面產生二維電子氣體2DEG2之情況，藉由此二維電子氣體2DEG2抵銷上述正的極化電荷（+σpol），大幅減少緩衝層（GaN）BU1與緩衝層（AlGaN）BU2之界面的淨電荷。因而，存在於通道層（GaN）CH與緩衝層（AlGaN）BU2的界面之負的極化電荷（-σpol）未被消去，可使閾值上升，改善常關特性。
接著，使用圖4，說明用於使閾值的上升效果有效地發揮之適宜條件。
存在於通道層（GaN）CH與緩衝層（AlGaN）BU2的界面之負的極化電荷－σpol（σpol＞0），在未施加外部電壓之狀態下，吸引在閘極電極GE側正的對抗電荷（＋σM ）。因此，產生自閘極電極GE側起朝向負的極化電荷之電場EGaN。閘極電壓Vg與閾值Vth一致之狀態中的能帶排列，成為如圖4所示之狀態。若在閘極絕緣膜的內部、界面未存在電荷，則閘極絕緣膜中之電場Eox，以下述關係式（式1）決定。 εGaN・EGaN＝εox・Eox          ・・・（式1） 然則，εGaN為GaN之相對介電常數，εox為閘極絕緣膜之相對介電常數。
此時，內建電壓Vox（＝Eox・tox）施加於厚度tox的閘極絕緣膜，閾值上升此一電壓的量。閾值Vth，若使用相對於構成閘極電極之金屬的障壁高度φB、及閘極絕緣膜與通道層（GaN）CH之能帶不連續ΔEC表示，則成為下述關係式（式2）。 Vth＝φB＋Eox・tox－ΔEC        ・・・（式2） 若將（式1）代入（式2），則獲得係閾值Vth為通道層（GaN）CH之電場EGaN的函數之下述關係式（式3）。 Vth＝φB＋（εGaN／εox）・EGaN・tox－ΔEC        ・・・（式3） 該（式3）顯示，通道層（GaN）CH之電場EGaN越大則閾值Vth越往正側增加。
接著，顯示電場EGaN與負的極化電荷－σpol（σpol＞0）之關係。另，式中，將「σpol」單以「σp」表示。若將高斯定律應用於通道層（GaN）CH與緩衝層（AlGaN）BU2之界面，則獲得下述關係式（式4）。 σp＝εGaN・EGaN＋εAlGaN・EAlGaN        ・・・（式4） 自通道層（GaN）CH與緩衝層（AlGaN）BU2中之電位下降相等的現象，獲得下述關係式（式5）。 tGaN・EGaN＝tAlGaN・EAlGaN          ・・・（式5） 藉由自（式4）與（式5）消去EAlGaN，而獲得下述關係式（式6）。
EGaN＝tAlGaN・σp／（tAlGaN・εGaN＋tGaN・εAlGaN）・・・（式6） 由於得知緩衝層（AlGaN）BU2之Al濃度越高則負的極化電荷之絕對值σp變得越大的現象，故自（式3）、（式6），得知Al濃度越高則閾值Vth亦變得越高。另，關於此Al濃度將於後描述（參考圖13、圖14）。
此外，自（式6）可得知，對於通道層厚之緩衝層厚的比（tAlGaN／tGaN）越大，則閾值上升的效果變得越大。（式3）雖顯示，在EGaN＞0之情況，閘極絕緣膜厚tox越厚則閾值變得越高，但因tox變得越厚則閘極驅動能力越為降低，故宜為滿足必要的閘極破壞耐受量之最低限度的閘極絕緣膜厚。
如此地，負的極化電荷，在閘極電極GE側及基板S側雙方產生電場。此等電場的比，和通道層（GaN）CH與緩衝層（AlGaN）BU2之厚度的比成反比而決定，故為了增大閾值上升的效果，宜將緩衝層（AlGaN）BU2厚為增厚。例如，宜將緩衝層（AlGaN）BU2形成為較通道層（GaN）CH更厚。此外，更宜使緩衝層（AlGaN）BU2之膜厚為通道層（GaN）CH之膜厚的10倍以上。
另，上述二維電子氣體2DEG2，不必在穩定狀態下產生。例如，藉由在閘極電壓Vg伴隨其本身的上升而至到達閾值Vth為止之間產生二維電子氣體2DEG2，而達到閾值的上升效果。
參考圖5及圖6，並更詳細地說明實施形態1之半導體裝置。圖5為，顯示本實施形態之半導體裝置的構成之剖面圖。圖6為，顯示本實施形態之半導體裝置的構成之俯視圖。圖5，對應於圖6的A－A剖面。
圖5所示之半導體裝置中，與圖1所示之半導體裝置同樣地，於基板S上，依序形成核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA。而後，於障壁層BA上，形成絕緣膜IF1。
另，此一半導體裝置，具有：閘極電極GE，隔著閘極絕緣膜GI而形成於通道層CH之上方；以及源極電極SE及汲極電極DE，於閘極電極GE之兩側形成。此外，閘極電極GE，係在貫通絕緣膜IF1及障壁層BA而到達至通道層CH的中途為止之溝槽T的內部，隔著閘極絕緣膜GI而形成。於此閘極電極GE上，形成層間絕緣膜IL1。
而後，於源極電極SE之下方，配置貫通孔（亦稱作孔、洞、凹部）TH。將導電性膜嵌入此貫通孔TH，構成連接部VIA。如同前述地，連接部VIA，與緩衝層BU1連接（歐姆接觸）。
此外，於源極電極SE及汲極電極DE上，形成保護膜（亦稱作鈍化膜膜、絕緣膜、覆蓋膜、表面保護膜）PRO。
另，於基板S的背面側，形成背面電極BE。
如圖6所示，汲極電極DE之平面形狀，係在Y方向具有長邊的矩形。複數個條狀的汲極電極DE，於X方向隔著一定的間隔而配置。此外，源極電極SE之平面形狀，係在Y方向具有長邊的矩形。複數個條狀的源極電極SE，於X方向隔著一定的間隔而配置。而將複數個源極電極SE、複數個汲極電極DE，分別沿著X方向彼此交錯地配置。
於汲極電極DE之下方，配置成為汲極電極DE與障壁層BA之連接部的接觸洞C1D。此接觸洞C1D之平面形狀，係在Y方向具有長邊的矩形。於源極電極SE之下方，配置貫通孔TH（連接部VIA）。此貫通孔TH（連接部VIA）之平面形狀，係在Y方向具有長邊的矩形。
而在汲極電極DE與源極電極SE之間，配置閘極電極GE。閘極電極GE，係在Y方向具有長邊的矩形。
複數個汲極電極DE，藉由汲極銲墊（亦稱作端子部）DP而連接。此汲極銲墊DP，配置為在汲極電極DE之一端側（圖6中為下側）中，往X方向延伸。換而言之，以從往X方向延伸之汲極銲墊DP起向Y軸方向突出的方式配置複數個汲極電極DE。此等形狀，亦被稱作梳齒形狀。
複數個源極電極SE，藉由源極銲墊（亦稱作端子部）SP而連接。此源極銲墊SP，配置為在源極電極SE之另一端側（圖6中為上側）中，往X方向延伸。換而言之，以從往X方向延伸之源極銲墊SP起向Y軸方向突出的方式配置複數個源極電極SE。此等形狀，亦被稱作梳齒形狀。
複數個閘極電極GE，藉由閘極線GL而連接。此閘極線GL，配置為在閘極電極GE之一端側（圖6中為上側）中，往X方向延伸。換而言之，以從往X方向延伸之閘極線GL起向Y軸方向突出的方式配置複數個閘極電極GE。另，閘極線GL，例如，與設置在閘極線GL的X方向之兩側（圖6中僅記載右側）的閘極銲墊GP相連接。
此處，上述源極電極SE、汲極電極DE及閘極電極GE，主要配置於以元件分離區域（ISO）包圍的活性區域AC上。活性區域AC之平面形狀，係在X方向具有長邊的矩形。另一方面，汲極銲墊DP、閘極線GL及源極銲墊SP，配置於元件分離區域（ISO）上。在活性區域AC與源極銲墊SP之間，配置閘極線GL。
而後，於源極電極SE之下方，配置貫通孔（亦稱作孔、洞、凹部）TH。將導電性膜嵌入此貫通孔TH，構成連接部VIA。如同前述地，連接部VIA，與緩衝層BU1連接。
此外，如同前述地，連接部VIA、源極銲墊SP及汲極銲墊DP，分別與源極電極SE及汲極電極DE一體化地形成。因而，源極銲墊SP及汲極銲墊DP，以與源極電極SE及汲極電極DE相同的材料構成。
［製法說明］ 接著，參考圖7～圖12，說明本實施形態的半導體裝置之製造方法，並使該半導體裝置的構成更為明確化。圖7～圖12為，顯示本實施形態之半導體裝置的製造步驟之剖面圖。
如圖7所示，於基板S上，依序形成核產生層NUL及超晶格層SL。作為基板S，例如，使用（111）面露出之由矽（Si）構成的半導體基板，於其上部，作為核產生層NUL，例如利用有機金屬氣相沉積（MOCVD：Metal Organic Chemical Vapor Deposition）法等，使氮化鋁（AlN）層，以200nm程度之膜厚異質磊晶成長。
另，作為基板S，除了上述的矽以外，亦可使用由SiC或藍寶石等構成的基板。進一步，一般而言，核產生層NUL及此核產生層NUL之後的氮化物半導體層（III－V族的化合物半導體層），全部以III族元素面成長（亦即，本案之情況，為鎵面成長或鋁面成長）形成。
接著，於核產生層NUL上，作為超晶格層SL，形成將氮化鎵（GaN）層與氮化鋁（AlN）層的疊層膜（AlN／GaN膜），重複堆疊之超晶格構造體。例如利用有機金屬氣相沉積法等，而使20nm程度之膜厚的氮化鎵（GaN）層、與5nm程度之膜厚的氮化鋁（AlN）層，交互地異質磊晶成長。例如將上述疊層膜形成40層。使該疊層膜成長時，亦可摻雜碳（C）並使其成長。
而後，於超晶格層SL上，作為緩衝層BU1，利用有機金屬氣相沉積法等，而使氮化鎵層（i_ GaN層）異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此緩衝層BU1之膜厚，例如為100nm程度。另，作為緩衝層BU1，亦可使用含有p型雜質的氮化鎵層（p_ GaN層）。
接著，於緩衝層BU1上，作為緩衝層BU2，利用有機金屬氣相沉積法等，而使AlGaN層異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此緩衝層BU2之膜厚，例如為1000nm程度。
其後，於緩衝層BU2上，形成通道層CH。例如，於緩衝層BU2上，利用有機金屬氣相沉積法等，而使氮化鎵層異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此通道層CH之膜厚，例如為50nm程度。
之後，於通道層CH上，作為障壁層BA，例如利用有機金屬氣相沉積法等，而使AlGaN層異質磊晶成長。例如，使Al之組成比為0.2，使Ga之組成比為0.8，而形成Al0.2 Ga0.8 N層。使此障壁層BA之AlGaN層的Al之組成比，較前述緩衝層BU2之AlGaN層的Al之組成比更大。
如此地，形成緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA之疊層體。如同前述地，此疊層體之中，在緩衝層BU1與緩衝層BU2之界面附近，產生二維電子氣體（2DEG2），在通道層CH與障壁層BA之界面附近，產生二維電子氣體（2DEG1）（參考圖1）。
接著，於障壁層BA上，作為絕緣膜IF1，利用PECVD（plasma-enhanced chemical vapor deposition, 電漿化學氣相沉積）法等，使氮化矽膜例如以100nm程度之膜厚沉積。
之後，形成在元件分離區域具有開口的光阻膜（未圖示），將該光阻膜作為遮罩，植入氮離子，藉以形成元件分離區域（未圖示）。如此地，藉由植入氮（N）、硼（B）等離子成分，而改變結晶狀態，將其高電阻化。被此元件分離區域包圍的區域成為活性區域AC（參考圖6）。
接著，利用光微影技術及蝕刻技術，將絕緣膜IF1圖案化，於閘極電極形成區域形成開口部。
而後，如圖8所示，藉由將絕緣膜IF1作為遮罩，將障壁層BA及通道層CH乾蝕刻，而形成貫通障壁層BA而到達至通道層CH的中途之溝槽T。另，此時，亦可於元件分離區域中，形成閘極線GL用的溝槽（參考圖6）。
之後，如圖9所示，於包含溝槽T內部在內之絕緣膜IF1上，隔著閘極絕緣膜GI而形成閘極電極GE。例如，於包含溝槽T內部在內之絕緣膜IF1上，作為閘極絕緣膜GI，利用ALD（Atomic Layer Deposition, 原子層沉積）法等使氧化鋁膜以50nm程度之膜厚沉積。
作為閘極絕緣膜GI，除了氧化鋁膜以外，亦可使用氧化矽膜，或介電常數較氧化矽膜更高的高介電常數膜。作為高介電常數膜，亦可使用如HfO2 膜（氧化鉿膜）、鋁酸鉿膜、HfON膜（氮氧化鉿膜）、HfSiO膜（矽氧化鉿膜）、HfSiON膜（矽氧氮化鉿膜）、HfAlO膜之鉿系絕緣膜。
而後，於閘極絕緣膜GI上，作為導電性膜，例如利用濺鍍法等，使TiN（氮化鈦）膜以200nm程度之膜厚沉積。接著，利用光微影技術及蝕刻技術，將TiN膜圖案化，形成閘極電極GE及閘極線GL（參考圖6）。另，此時，亦可將閘極電極GE，圖案化為後述往汲極電極DE側突出的形狀。此突出部，被稱作場板電極部。另，此時，亦可將自閘極電極GE之兩側露出的閘極絕緣膜GI去除。
其後，如圖10所示，於包含閘極電極GE上方在內之閘極絕緣膜GI上，作為層間絕緣膜IL1，例如利用PECVD法等使氧化矽膜沉積2000nm程度。
接著，利用光微影技術及蝕刻技術，於層間絕緣膜IL1、閘極絕緣膜GI及絕緣膜IF1中，形成接觸洞C1S、C1D。接觸洞C1S、C1D，分別形成於源極電極連接區域及汲極電極連接區域。
例如，於層間絕緣膜IL1上，形成在源極電極連接區域及汲極電極連接區域各自具有開口部的第1光阻膜。而後，將該第1光阻膜作為遮罩，蝕刻層間絕緣膜IL1、閘極絕緣膜GI及絕緣膜IF1，藉以形成接觸洞C1S、C1D。
接著，如圖11所示，藉由將接觸洞C1S的底面，進一步蝕刻，而形成貫通孔TH。例如，將上述第1光阻膜去除後，於層間絕緣膜IL1上，形成在貫通孔形成區域（接觸洞C1S部）具有開口部的第2光阻膜。而後，將該第2光阻膜作為遮罩，蝕刻障壁層BA、通道層CH、緩衝層BU2及緩衝層BU1之一部分，藉以形成貫通孔TH。換而言之，形成貫通層間絕緣膜IL1、閘極絕緣膜GI、絕緣膜IF1、障壁層BA、通道層CH及緩衝層BU2而到達至緩衝層BU1的中途為止之貫通孔TH。如此地，施行蝕刻，以使貫通孔TH的底部，位於緩衝層BU1中。
另，接觸洞C1S、C1D與貫通孔TH之形成順序，不限為上述順序，亦可在形成貫通孔TH後，形成接觸洞C1D。
障壁層BA自以上述步驟形成之接觸洞C1D的底面露出，緩衝層BU1自貫通孔TH的底面露出。
接著，如圖12所示，於閘極電極GE之兩側，形成源極電極SE及汲極電極DE，並於貫通孔TH內形成連接部VIA。此外，形成與源極電極SE電性連接的源極銲墊SP，並形成與汲極電極DE電性連接的汲極銲墊DP（參考圖6）。
例如，於包含接觸洞C1D及貫通孔TH內部在內之層間絕緣膜IL1上形成導電性膜。例如，作為導電性膜，利用濺鍍法等，形成由氮化鈦（TiN）膜、及其上部之鋁（Al）膜構成的疊層膜（Al／TiN）。氮化鈦膜，例如為50nm程度之膜厚；鋁膜，例如為1000nm程度之膜厚。
接著，利用光微影技術，於源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP之形成區域形成光阻膜（未圖示），將該光阻膜（未圖示）作為遮罩，蝕刻導電性膜（Al／TiN）。藉由此一步驟，形成在貫通孔TH嵌入導電性膜的連接部VIA，此外，形成源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP。源極電極SE及汲極電極DE之平面形狀，如圖6所示，係在Y方向具有長邊的矩形（條狀）。此外，源極銲墊SP及汲極銲墊DP之平面形狀，如圖6所示，係在X方向具有長邊的矩形（條狀）。源極銲墊SP，配置為與複數個源極電極SE相連接；汲極銲墊DP，配置為與複數個汲極電極DE相連接。
而貫通孔TH位於源極電極SE下，將源極電極SE與緩衝層BU1，藉由連接部VIA電性連接。
接著，在包含源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP上方在內之層間絕緣膜IL1上，形成保護膜PRO。作為保護膜PRO，例如利用CVD法等，使氮氧化矽（SiON）膜沉積（圖5）。
而後，使基板S的背面側為頂面，藉由研磨基板S的背面，而使基板S薄型化。接著，於基板S的背面上，作為導電性膜，例如利用濺鍍法等，使由氮化鈦（TiN）膜、及其上部之鋁（Al）膜構成的疊層膜（Al／TiN）沉積，藉以形成背面電極BE（圖5）。
藉由以上步驟，可形成本實施形態之半導體裝置。另，上述步驟僅為一例，亦可藉由上述步驟以外的步驟，製造本實施形態之半導體裝置。
如此地，若依本實施形態，則於通道層CH之下方，設置堆疊有緩衝層BU1及電子親和力較緩衝層BU1更小之緩衝層BU2的疊層部，並設置到達至較其等之界面更下方的位置且與源極電極SE連接的連接部VIA。藉此，可藉由連接部VIA，使緩衝層BU1的電位接近源極電位（例如接地電位），可於緩衝層BU1與緩衝層BU2之界面，產生二維電子氣體2DEG2。此一結果，如同前述地，可使閾值上升，改善常關特性。
圖13為，顯示本實施形態之半導體裝置（MISFET）的緩衝層BU2之Al組成比與閾值的關係之圖表。縱軸表示閾值（Vth，［V］），橫軸表示Al組成比（Al content，［%］）。在Al組成比為0%之情況，因緩衝層（AlGaN）BU2與緩衝層（GaN）BU1的界面之正的固定電荷之影響等而閾值呈負（常開）值。相對於此，若Al組成比變高則閾值上升，Al組成比為5%則超過係進行充分之常關操作時之閾值的“2～3V”。
圖14為，顯示本實施形態之半導體裝置（MISFET）的緩衝層BU2之Al組成比與導通電阻的關係之圖表。縱軸表示導通電阻（Ron，［Ωmm］），橫軸表示Al組成比（Al content，［%］）。Al組成比為0%之情況，導通電阻為15Ωmm。相對於此，若Al之組成比變高則導通電阻上升。吾人認為此係因，障壁層BA之面內的拉伸應變，隨著上述Al組成比的增加而減少，障壁層BA與通道層CH的界面之正的極化電荷亦減少，因而二維電子氣體2DEG1的載子濃度減少之故。
如此地，在改變Al組成比時的閾值與導通電阻之間，具有取捨折衷的關係。因而，作為Al組成比的範圍，宜為3%以上8%以下，更宜為4%以上6%以下。
（實施形態2） 實施形態1中，雖將連接部VIA設置於源極電極SE之下方，但亦可將連接部VIA設置於源極銲墊SP之下方。
以下，參考附圖並對本實施形態之半導體裝置詳細地說明。
［構造說明］ 圖15為，示意本實施形態之半導體裝置的構成之剖面圖。本實施形態之半導體裝置（半導體元件）為，使用氮化物半導體的MIS型之電場效應電晶體。此一半導體裝置，可作為高電子移動度電晶體（HEMT）型之功率電晶體使用。本實施形態之半導體裝置，係所謂的閘極嵌入型之半導體裝置。
本實施形態之半導體裝置中，與實施形態1同樣地，於基板S上，依序形成核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA。
本實施形態之MISFET，與實施形態1同樣地，具有：閘極電極GE，隔著閘極絕緣膜GI形成於通道層CH之上方；以及源極電極SE及汲極電極DE，於閘極電極GE之兩側形成。此外，閘極電極GE，係在貫通障壁層BA而到達至通道層CH的中途為止之溝槽T的內部，隔著閘極絕緣膜GI而形成。
此處，本實施形態中，在元件分離區域ISO上的源極銲墊SP之下方中設置連接部VIA，連接部VIA貫通元件分離區域ISO及緩衝層BU2而到達至其下的緩衝層BU1為止。此連接部VIA，藉由源極銲墊SP而與源極電極SE電性連接。
如此地，本實施形態中，亦於通道層CH之下方，設置堆疊有緩衝層BU1及電子親和力較緩衝層BU1更小之緩衝層BU2的疊層部，並設置到達至較其等之界面更下方的位置且與源極電極SE連接的連接部VIA。藉此，可藉由連接部VIA，使緩衝層BU1的電位接近源極電位（例如接地電位），可於緩衝層BU1與緩衝層BU2之界面，產生二維電子氣體2DEG2。此一結果，如同實施形態1所詳細說明般地，可使閾值上升，改善常關特性。此外，連接部VIA，係配置於元件分離區域ISO，故可尋求半導體元件的細微化與高密集化。
參考圖16及圖17，進一步說明實施形態2之半導體裝置。圖16為，顯示本實施形態之半導體裝置的構成之剖面圖。圖17為，顯示本實施形態之半導體裝置的構成之俯視圖。圖16，對應於圖17的B－B剖面。另，連接部VIA之形成位置以外的構成，與實施形態1之情況相同，故對於與實施形態1同樣的構成省略其詳細說明。
如圖16所示，本實施形態之半導體裝置中，與實施形態1的情況同樣地，於基板S上，依序形成核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA。而後，於障壁層BA上，形成絕緣膜IF1。
另，此一半導體裝置，具有：閘極電極GE，隔著閘極絕緣膜GI而形成於通道層CH之上方；以及源極電極SE及汲極電極DE，於閘極電極GE之兩側形成。此外，閘極電極GE，係在貫通絕緣膜IF1及障壁層BA而到達至通道層CH的中途為止之溝槽T的內部，隔著閘極絕緣膜GI而形成。於此閘極電極GE上，形成層間絕緣膜IL1。
元件分離區域ISO為，形成在障壁層BA、通道層CH及緩衝層BU2中的絕緣區域，例如，係藉由將氮離子等植入障壁層BA、通道層CH及緩衝層BU2之一部分，而被高電阻化的區域。
而後，於元件分離區域ISO上的源極銲墊SP之下方，配置貫通孔（亦稱作孔、洞、凹部）TH。將導電性膜嵌入此貫通孔TH，構成連接部VIA。如同前述地，連接部VIA，與緩衝層BU1連接。
此外，於源極電極SE及汲極電極DE上，形成保護膜PRO。
另，於基板S的背面側，形成背面電極BE。
如圖17所示，複數個條狀的汲極電極DE，於X方向隔著一定的間隔而配置，此外，複數個條狀的源極電極SE，於X方向隔著一定的間隔而配置。而與實施形態1的情況同樣地，將複數個源極電極SE、複數個汲極電極DE，分別沿著X方向彼此交錯地配置。
與實施形態1的情況同樣地，於汲極電極DE之下方，配置成為汲極電極DE與障壁層BA之連接部的接觸洞C1D。此外，於源極電極SE之下方，配置成為源極電極SE與障壁層BA之連接部的接觸洞C1S。
複數個汲極電極DE，藉由汲極銲墊（亦稱作端子部）DP而連接。此汲極銲墊DP，配置為在汲極電極DE之一端側（圖17中為下側）中，往X方向延伸。
複數個源極電極SE，藉由源極銲墊（亦稱作端子部）SP而連接。此源極銲墊SP，配置為在源極電極SE之另一端側（圖17中為上側）中，往X方向延伸。
複數個閘極電極GE，藉由閘極線GL而連接。此閘極線GL，配置為在閘極電極GE之一端側（圖17中為上側）中，往X方向延伸。
此處，上述源極電極SE、汲極電極DE及閘極電極GE，主要配置於以元件分離區域ISO包圍之活性區域AC上。活性區域AC之平面形狀，係在X方向具有長邊的矩形。另一方面，汲極銲墊DP、閘極線GL及源極銲墊SP，配置於元件分離區域ISO上。在活性區域AC與源極銲墊SP之間，配置閘極線GL。
另，如同前述地，於源極銲墊SP下方，配置貫通孔（亦稱作孔、洞、凹部）TH。將導電性膜嵌入此貫通孔TH，構成連接部VIA。如同後述地，將連接部VIA，與緩衝層BU1電性連接。因而，藉由源極銲墊SP及連接部VIA，將源極電極SE與緩衝層BU1電性連接（圖16）。
基板S、核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH、障壁層BA及絕緣膜IF1之各自的構成材料，如同實施形態1所說明。
此外，閘極絕緣膜GI、閘極電極GE、層間絕緣膜IL1及保護膜PRO之各自的構成材料，如同實施形態1所說明。
另，源極電極SE、汲極電極DE、源極銲墊SP、汲極銲墊DP及連接部VIA之各自的構成材料，如同實施形態1所說明。
［製法說明］ 接著，參考圖18～圖21，說明本實施形態的半導體裝置之製造方法，並使該半導體裝置的構成更為明確化。圖18～圖21為，顯示本實施形態之半導體裝置的製造步驟之剖面圖。
如圖18所示，於基板S上，依序形成核產生層NUL及超晶格層SL。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
而後，於超晶格層SL上，作為緩衝層BU1，利用有機金屬氣相沉積法等，而使氮化鎵層（i_ GaN層）異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此緩衝層BU1之膜厚，例如為100nm程度。另，作為緩衝層BU1，亦可使用含有p型雜質的氮化鎵層（p_ GaN層）。
其後，於緩衝層BU1上，作為緩衝層BU2，利用有機金屬氣相沉積法等，而使AlGaN層異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此緩衝層BU2之膜厚，例如為1000nm程度。
接著，於緩衝層BU2上，形成通道層CH。例如，於緩衝層BU2上，利用有機金屬氣相沉積法等，而使氮化鎵層異質磊晶成長。此時，以未施行刻意的雜質摻雜之方式使該層成長。此通道層CH之膜厚，例如為50nm程度。
其後，於通道層CH上，作為障壁層BA，例如利用有機金屬氣相沉積法等，而使AlGaN層異質磊晶成長。例如，使Al之組成比為0.2，使Ga之組成比為0.8，而形成Al0.2 Ga0.8 N層。此障壁層BA之AlGaN層的Al之組成比，較前述緩衝層BU2之AlGaN層的Al之組成比更大。
如此地，形成緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA之疊層體。如同前述地，此疊層體之中，在緩衝層BU1與緩衝層BU2之界面附近，產生二維電子氣體（2DEG2），在通道層CH與障壁層BA之界面附近，產生二維電子氣體（2DEG1）（參考圖15）。
接著，於障壁層BA上，作為絕緣膜IF1，利用PECVD法等，使氮化矽膜，例如以100nm程度之膜厚沉積。
而後，藉由光微影處理，將在元件分離區域具有開口的光阻膜（未圖示）形成於絕緣膜IF1上。接著，將光阻膜作為遮罩，隔著絕緣膜IF1，藉由植入氮離子，而形成元件分離區域ISO。如此地，藉由植入氮（N）、硼（B）等離子成分，而改變結晶狀態，將其高電阻化。另，調整氮離子之植入條件，以使植入的深度，即元件分離區域ISO的底部，位於較通道層CH的底面更為下方，且位於較緩衝層BU1的底面更為上方。另，元件分離區域ISO的底部，位於較後述之貫通孔TH（連接部VIA）的底部更為上方。如此地，形成元件分離區域ISO。被此元件分離區域ISO包圍的區域成為活性區域AC。如圖17所示，活性區域AC，例如為在X方向具有長邊的略矩形。之後，藉由電漿剝離處理等將光阻膜去除。
接著，如圖19所示，與實施形態1同樣地，於絕緣膜IF1的閘極電極形成區域形成開口部，將絕緣膜IF1作為遮罩，將障壁層BA及通道層CH乾蝕刻，藉以形成貫通障壁層BA而到達至通道層CH的中途為止之溝槽T。另，此時，於元件分離區域ISO，形成閘極線GL用的溝槽T。
而後，於包含溝槽T內部在內之絕緣膜IF1上，隔著閘極絕緣膜GI而形成閘極電極GE。絕緣膜IF1及閘極電極GE，可使用實施形態1中說明之材料，與實施形態1同樣地形成。
其後，如圖20所示，於包含閘極電極GE上方在內之閘極絕緣膜GI上，將層間絕緣膜IL1，與實施形態1同樣地形成。
之後，於層間絕緣膜IL1、閘極絕緣膜GI及絕緣膜IF1中，形成接觸洞C1S、C1D及貫通孔TH。
例如，於層間絕緣膜IL1上，形成在貫通孔形成區域、源極電極連接區域及汲極電極連接區域各自具有開口部的第1光阻膜。而後，將該第1光阻膜作為遮罩，蝕刻層間絕緣膜IL1、閘極絕緣膜GI及絕緣膜IF1，藉以形成接觸洞C1S、C1D、C1SP。接著，去除第1光阻膜後，在包含接觸洞C1S、C1D內部在內之層間絕緣膜IL1上，形成在貫通孔形成區域（接觸洞C1SP）上具有開口部的第2光阻膜。而後，將該第2光阻膜作為遮罩，蝕刻元件分離區域ISO、緩衝層BU2及緩衝層BU1之一部分，藉以形成貫通孔TH。換而言之，形成貫通元件分離區域ISO及緩衝層BU2而到達至緩衝層BU1的中途為止之貫通孔TH。另，施行蝕刻，以使貫通孔TH的底部，位於緩衝層BU1中之較元件分離區域ISO的底部更為下方之位置。
另，接觸洞C1S、C1D與貫通孔TH之形成順序，不限為上述順序，亦可在形成貫通孔TH後，形成接觸洞C1S、C1D。
障壁層BA自以上述步驟形成之接觸洞C1S、C1D的底面露出，緩衝層BU1自貫通孔TH的底面露出。
接著，如圖21所示，藉由在包含接觸洞C1S、C1D及貫通孔TH內部在內之層間絕緣膜IL1上形成導電性膜，而形成源極電極SE、汲極電極DE、源極銲墊SP、汲極銲墊DP及連接部VIA。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
而後，與實施形態1同樣地，在包含源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP上方在內之層間絕緣膜IL1上，形成保護膜PRO（圖16）。
之後，使基板S的背面側為頂面，藉由研磨基板S的背面，而使基板S薄型化。接著，於基板S的背面上，作為導電性膜，例如利用濺鍍法等，使由氮化鈦（TiN）膜、及其上部之鋁（Al）膜構成的疊層膜（Al／TiN）沉積，藉以形成背面電極BE（圖16）。
藉由以上步驟，可形成本實施形態之半導體裝置。另，上述步驟僅為一例，亦可藉由上述步驟以外的步驟，製造本實施形態之半導體裝置。
（實施形態3） 實施形態1、2中，雖將連接部VIA設置於基板S的表面側，但亦可將連接部VIA設置於基板S的背面側。
以下，參考附圖並對本實施形態之半導體裝置詳細地說明。
［構造說明］ 圖22為，示意本實施形態之半導體裝置的構成之剖面圖。本實施形態之半導體裝置（半導體元件）為，使用氮化物半導體的MIS型之電場效應電晶體。此一半導體裝置，可作為高電子移動度電晶體（HEMT）型之功率電晶體使用。本實施形態之半導體裝置，係所謂的閘極嵌入型之半導體裝置。
本實施形態之半導體裝置中，與實施形態1同樣地，於基板S上，依序形成核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA。
本實施形態之MISFET，與實施形態1同樣地，具有：閘極電極GE，隔著閘極絕緣膜GI而形成於通道層CH之上方；以及源極電極SE及汲極電極DE，形成於閘極電極GE之兩側的障壁層BA上。此外，閘極電極GE，係在貫通障壁層BA而到達至通道層CH的中途為止之溝槽T的內部，隔著閘極絕緣膜GI而形成。
此處，本實施形態中，設置有連接部VIA，連接部VIA自基板S的背面起，貫通基板S、核產生層NUL及超晶格層SL，而到達至緩衝層BU1為止。此連接部VIA，藉由背面電極BE而與源極電位（例如接地電位）電性連接。
如此地，本實施形態中，亦於通道層CH之下方，設置堆疊有緩衝層BU1及電子親和力較緩衝層BU1更小之緩衝層BU2的疊層部，並設置自基板S的背面起到達至緩衝層BU1為止的連接部VIA。藉此，可藉由連接部VIA，使緩衝層BU1的電位接近源極電位（例如接地電位），可於緩衝層BU1與緩衝層BU2之界面，產生二維電子氣體2DEG2。此一結果，如同實施形態1所詳細說明般地，可使閾值上升，改善常關特性。此外，連接部VIA，係配置於基板S的背面側，故可尋求半導體元件的細微化與高密集化。
參考圖23及圖24，並進一步說明實施形態3之半導體裝置。圖23為，顯示本實施形態之半導體裝置的構成之剖面圖。圖24為，顯示本實施形態之半導體裝置的構成之俯視圖。圖23，對應於圖24的C－C剖面。另，除了連接部VIA之形成位置以外（亦即，基板S之表面側的構成），與實施形態2的情況相同，故對與實施形態2相同的構成省略其詳細說明。
如圖23所示，本實施形態之半導體裝置中，與實施形態1的情況同樣地，於基板S上，依序形成核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA。而後，於障壁層BA上，形成絕緣膜IF1。
另，此一半導體裝置，具有：閘極電極GE，隔著閘極絕緣膜GI而形成於通道層CH之上方；以及源極電極SE及汲極電極DE，於閘極電極GE之兩側形成。此外，閘極電極GE，係在貫通絕緣膜IF1及障壁層BA而到達至通道層CH的中途為止之溝槽T的內部，隔著閘極絕緣膜GI而形成。於此閘極電極GE上，形成層間絕緣膜IL1。
另外，於源極電極SE及汲極電極DE上，形成保護膜PRO。
此處，本實施形態中，設置有連接部VIA，連接部VIA自基板S的背面起，貫通基板S、核產生層NUL及超晶格層SL，而到達至緩衝層BU1為止。此外，於基板S的背面，形成背面電極BE。而連接部VIA，與緩衝層BU1連結，藉由背面電極BE而與源極電位（例如接地電位）電性連接。
如圖24所示，複數個條狀的汲極電極DE，於X方向隔著一定的間隔而配置，此外，複數個條狀的源極電極SE，於X方向隔著一定的間隔而配置。而與實施形態1的情況同樣地，將複數個源極電極SE、複數個汲極電極DE，分別沿著X方向彼此交錯地配置。
與實施形態1的情況同樣地，於汲極電極DE之下方，配置成為汲極電極DE與障壁層BA之連接部的接觸洞C1D。此外，於源極電極SE之下方，配置成為源極電極SE與障壁層BA之連接部的接觸洞C1S。
複數個汲極電極DE，藉由汲極銲墊（亦稱作端子部）DP而連接，複數個源極電極SE，藉由源極銲墊（亦稱作端子部）SP而連接。此外，複數個閘極電極GE，藉由閘極線GL而連接。此閘極線GL，配置為在閘極電極GE之一端側（圖24中為上側）中，往X方向延伸。
此處，如圖24中之圓形部所示地，配置貫通孔（亦稱作孔、洞、凹部）TH。然則，該貫通孔TH，如圖23所示，設置於基板S的背面側。亦即，在貫通基板S、核產生層NUL及超晶格層SL而到達至緩衝層BU1為止之貫通孔TH內，設置連接部VIA。而此連接部VIA，藉由背面電極BE而與源極電位（例如接地電位）電性連接。圖24中，雖將貫通孔TH（圓形部），配置於與源極電極SE對應的位置，但貫通孔TH（圓形部）的位置，並未限定於此處。貫通孔TH（圓形部），係設置在基板S的背面側，故可不受表面側的圖案配置地任意配置。
基板S、核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH、障壁層BA及絕緣膜IF1之各自的構成材料，如同實施形態1所說明。
另，閘極絕緣膜GI、閘極電極GE、層間絕緣膜IL1及保護膜PRO之各自的構成材料，如同實施形態1所說明。
此外，源極電極SE、汲極電極DE、源極銲墊SP、汲極銲墊DP及連接部VIA（背面電極BE）之各自的構成材料，如同實施形態1所說明。另，本實施形態中，亦可使源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP的構成材料，為與連接部VIA（背面電極BE）的構成材料不同之材料。
［製法說明］ 接著，參考圖25～圖28，說明本實施形態的半導體裝置之製造方法，並使該半導體裝置的構成更為明確化。圖25～圖28為，顯示本實施形態之半導體裝置的製造步驟之剖面圖。
如圖25所示，於基板S上，依序形成核產生層NUL、超晶格層SL、緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA。此等層，可使用實施形態1、2所說明的材料，與實施形態1或2的情況同樣地形成。接著，與實施形態1或2的情況同樣地，於障壁層BA上，形成絕緣膜IF1。
而後，與實施形態1同樣地，形成在元件分離區域具有開口的光阻膜（未圖示），將該光阻膜作為遮罩，植入氮離子，藉以形成元件分離區域（未圖示）。
其後，與實施形態1同樣地，形成貫通障壁層BA而到達至通道層CH的中途為止之溝槽T，於此溝槽T的內部隔著閘極絕緣膜GI而形成閘極電極GE。接著，與實施形態1同樣地，於閘極電極GE上形成層間絕緣膜IL1，進一步，於層間絕緣膜IL1、閘極絕緣膜GI及絕緣膜IF1中，形成接觸洞C1S、C1D。
例如，於層間絕緣膜IL1上，形成在源極電極連接區域及汲極電極連接區域各自具有開口部的光阻膜（未圖示）。接著，將該光阻膜作為遮罩，蝕刻層間絕緣膜IL1、閘極絕緣膜GI及絕緣膜IF1，藉以形成接觸洞C1S、C1D。障壁層BA自此接觸洞C1S、C1D的底面露出。
而後，如圖26所示，藉由在包含接觸洞C1S、C1D內部在內之層間絕緣膜IL1上形成導電性膜，而形成源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP。其等可使用實施形態1中說明之材料，與實施形態1同樣地形成。
接著，與實施形態1同樣地，在包含源極電極SE、汲極電極DE、源極銲墊SP及汲極銲墊DP上方在內之層間絕緣膜IL1上，形成保護膜PRO。
之後，使基板S的背面側為頂面，藉由研磨基板S的背面，而使基板S薄型化。接著，如圖27所示，於基板S的背面上，形成在貫通孔形成區域具有開口部的遮罩膜（未圖示），將該遮罩膜作為遮罩，蝕刻基板S、核產生層NUL、超晶格層SL及緩衝層BU1之一部分，藉以形成貫通孔TH。換而言之，形成貫通基板S、核產生層NUL及超晶格層SL，而到達至其下方的緩衝層BU1為止之貫通孔TH。
而後，如圖28所示，於包含貫通孔TH內部在內之基板S的背面側形成導電性膜。例如，作為導電性膜，利用濺鍍法等，形成由氮化鈦（TiN）膜、及其上部之鋁（Al）膜構成的疊層膜（Al／TiN）。藉此，將導電性膜嵌入貫通孔TH內，形成連接部VIA。此外，藉由沉積於基板S的背面上之導電性膜形成背面電極BE。如此地，使連接部VIA與背面電極BE連接，對背面電極BE，例如施加接地電位（源極電位）。
藉由以上步驟，可形成本實施形態之半導體裝置。另，上述步驟僅為一例，亦可藉由上述步驟以外的步驟，製造本實施形態之半導體裝置。
（其他構成） 上述實施形態1中，雖將連接部VIA的底面，配置於緩衝層BU1的中途，但亦可將連接部VIA的底面，配置在較緩衝層BU1的底面更為下方。
圖29為，顯示實施形態1之其他構成的剖面圖。除了連接部VIA的構成以外，與實施形態1相同，故省略其說明。
如圖29所示，可構成為將連接部VIA的底面，配置於較緩衝層BU1的底面更為下方，使連接部VIA的側面之一部分與緩衝層BU1接觸。
例如，形成貫通障壁層BA、通道層CH、緩衝層BU2、緩衝層BU1而到達至超晶格層SL的中途為止之貫通孔TH，將導電性膜嵌入至此貫通孔TH的內部，藉以形成連接部VIA。
另，亦可將實施形態2之連接部VIA的底面，配置於較緩衝層BU1的底面更為下方。
此外，上述實施形態中，作為構成緩衝層BU1、緩衝層BU2、通道層CH及障壁層BA的氮化物半導體層，雖例示GaN層、AlGaN層，但亦可使用其他氮化物半導體層。
例如，可使用InGaN層取代GaN層。此外，亦可使用InAlN層取代AlGaN層。
（適用製品） 上述實施形態所說明之半導體元件（MISFET）的適用範圍並未限制，例如，可作為構成切換電源、PFC電路、反相器等之半導體元件（MISFET）而適用。此外，作為應用切換電源之製品，例如有：伺服器電源、不斷電電源、太陽光發電用電力調節器、HV・EV電源等。另，作為應用PFC電路之製品，具有：伺服器、馬達等各種產業用電源、家電用電源、各種攜帶型機器的轉接器電源等。此外，作為應用反相器之製品，有馬達驅動電源、插座HV電源等。
以上，雖依據實施形態對本案發明人所提出之發明具體地說明，但本發明並未受上述實施形態所限定，自然可在未脫離其要旨的範圍內進行各種變更。
2DEG1、2DEG2‧‧‧二維電子氣體
AC‧‧‧活性區域
BA‧‧‧障壁層
BE‧‧‧背面電極
BU1、BU2‧‧‧緩衝層
C1D、C1S、C1SP‧‧‧接觸洞
CH‧‧‧通道層
DE‧‧‧汲極電極
DP‧‧‧汲極銲墊
EGaN、Eox‧‧‧電場
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
GL‧‧‧閘極線
GP‧‧‧閘極銲墊
IF1‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
ISO‧‧‧元件分離區域
NUL‧‧‧核產生層
PRO‧‧‧保護膜
S‧‧‧基板
SE‧‧‧源極電極
SL‧‧‧超晶格層
SP‧‧‧源極銲墊
T‧‧‧溝槽
TH‧‧‧貫通孔
VIA‧‧‧連接部
圖1係示意實施形態1之半導體裝置的構成之剖面圖。 圖2係顯示比較例之半導體裝置（MISFET）的構成之剖面圖。 圖3係比較例之半導體裝置（MISFET）的閘極電極部之深度方向的能帶圖。 圖4係使實施形態1之半導體裝置（MISFET）的閘極電壓為閾值之狀態中的閘極電極部之深度方向的能帶圖。 圖5係顯示實施形態1之半導體裝置的構成之剖面圖。 圖6係顯示實施形態1之半導體裝置的構成之俯視圖。 圖7係顯示實施形態1之半導體裝置的製造步驟之剖面圖。 圖8係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖7的製造步驟之剖面圖。 圖9係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖8的製造步驟之剖面圖。 圖10係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖9的製造步驟之剖面圖。 圖11係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖10的製造步驟之剖面圖。 圖12係顯示實施形態1之半導體裝置的製造步驟之剖面圖，為顯示接續圖11的製造步驟之剖面圖。 圖13係顯示實施形態1之半導體裝置（MISFET）的緩衝層BU2之Al組成比與閾值的關係之圖表。 圖14係顯示實施形態1之半導體裝置（MISFET）的緩衝層BU2之Al組成比與導通電阻的關係之圖表。 圖15係示意實施形態2之半導體裝置的構成之剖面圖。 圖16係顯示實施形態2之半導體裝置的構成之剖面圖。 圖17係顯示實施形態2之半導體裝置的構成之俯視圖。 圖18係顯示實施形態2之半導體裝置的製造步驟之剖面圖。 圖19係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖18的製造步驟之剖面圖。 圖20係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖19的製造步驟之剖面圖。 圖21係顯示實施形態2之半導體裝置的製造步驟之剖面圖，為顯示接續圖20的製造步驟之剖面圖。 圖22係示意實施形態3之半導體裝置的構成之剖面圖。 圖23係顯示實施形態3之半導體裝置的構成之剖面圖。 圖24係顯示實施形態3之半導體裝置的構成之俯視圖。 圖25係顯示實施形態3之半導體裝置的製造步驟之剖面圖。 圖26係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖25的製造步驟之剖面圖。 圖27係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖26的製造步驟之剖面圖。 圖28係顯示實施形態3之半導體裝置的製造步驟之剖面圖，為顯示接續圖27的製造步驟之剖面圖。 圖29係顯示實施形態1之其它構成的剖面圖。
2DEG1、2DEG2‧‧‧二維電子氣體
BA‧‧‧障壁層
BU1、BU2‧‧‧緩衝層
CH‧‧‧通道層
DE‧‧‧汲極電極
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣膜
NUL‧‧‧核產生層
S‧‧‧基板
SE‧‧‧源極電極
SL‧‧‧超晶格層
T‧‧‧溝槽
TH‧‧‧貫通孔
VIA‧‧‧連接部

Claims (20)

  1. 一種半導體裝置，具備： 第1氮化物半導體層，形成於基板之上方； 第2氮化物半導體層，形成於該第1氮化物半導體層上； 第3氮化物半導體層，形成於該第2氮化物半導體層上； 第4氮化物半導體層，形成於該第3氮化物半導體層上； 溝槽，貫通該第4氮化物半導體層，而到達至該第3氮化物半導體層的中途為止； 閘極電極，隔著閘極絕緣膜而配置於該溝槽內；以及 第1電極與第2電極，分別形成於該閘極電極之兩側的該第4氮化物半導體層之上方； 其中， 該第4氮化物半導體層的電子親和力，較該第3氮化物半導體層的電子親和力更小； 該第3氮化物半導體層的電子親和力，較該第2氮化物半導體層的電子親和力更大； 該第2氮化物半導體層的電子親和力，較該第1氮化物半導體層的電子親和力更小； 該第1電極與該第1氮化物半導體層相連接。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1電極的電位與該第1氮化物半導體層的電位相同。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第1電極的電位與該第1氮化物半導體層的電位，為接地電位。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第1電極與該第1氮化物半導體層，係藉由第1連接部而連接。
  5. 如申請專利範圍第4項之半導體裝置，其中， 該第1連接部配置在貫通孔的內部，該貫通孔貫通該第4氮化物半導體層、該第3氮化物半導體層及該第2氮化物半導體層，而到達至該第1氮化物半導體層為止。
  6. 如申請專利範圍第5項之半導體裝置，其中， 於該第1連接部上，配置該第1電極。
  7. 如申請專利範圍第1項之半導體裝置，其中， 該第2氮化物半導體層係AlGaN，該第1氮化物半導體層係GaN。
  8. 如申請專利範圍第7項之半導體裝置，其中， 該第4氮化物半導體層係AlGaN，該第3氮化物半導體層係GaN。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該第4氮化物半導體層的Al組成，較該第2氮化物半導體層的Al組成更大。
  10. 如申請專利範圍第7項之半導體裝置，其中， 該第2氮化物半導體層的Al組成，為3%以上8%以下。
  11. 如申請專利範圍第1項之半導體裝置，其中， 該基板，具有第1區域與第2區域； 該閘極電極、該第1電極及該第2電極，形成於該第1區域； 該第2區域，係形成在該第4氮化物半導體層及該第3氮化物半導體層中的元件分離區域； 該第1電極與該第1氮化物半導體層，藉由第1連接部而連接， 該第1連接部配置在貫通孔的內部，該貫通孔貫通該元件分離區域及該第2氮化物半導體層，而到達至該第1氮化物半導體層為止。
  12. 如申請專利範圍第11項之半導體裝置，其中， 於該第1連接部上，配置與該第1電極電性連接之第1端子部。
  13. 如申請專利範圍第11項之半導體裝置，其中， 該第2氮化物半導體層係AlGaN，該第1氮化物半導體層係GaN。
  14. 如申請專利範圍第13項之半導體裝置，其中， 該第4氮化物半導體層係AlGaN，該第3氮化物半導體層係GaN。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第4氮化物半導體層的Al組成，較該第2氮化物半導體層的Al組成更大。
  16. 如申請專利範圍第13項之半導體裝置，其中， 該第2氮化物半導體層的Al組成，為3%以上8%以下。
  17. 一種半導體裝置， 第1氮化物半導體層，形成於基板之上方； 第2氮化物半導體層，形成於該第1氮化物半導體層上； 第3氮化物半導體層，形成於該第2氮化物半導體層上； 第4氮化物半導體層，形成於該第3氮化物半導體層上； 溝槽，貫通該第4氮化物半導體層，而到達至該第3氮化物半導體層的中途為止； 閘極電極，隔著閘極絕緣膜而配置於該溝槽內； 第1電極與第2電極，分別形成於該閘極電極之兩側的該第4氮化物半導體層之上方；以及 第1連接部，配置在貫通孔的內部，該貫通孔自該基板之下方側亦即背面側起，貫通該基板而到達至該第1氮化物半導體層為止； 其中， 該第4氮化物半導體層的電子親和力，較該第3氮化物半導體層的電子親和力更小； 該第3氮化物半導體層的電子親和力，較該第2氮化物半導體層的電子親和力更大； 該第2氮化物半導體層的電子親和力，較該第1氮化物半導體層的電子親和力更小。
  18. 如申請專利範圍第17項之半導體裝置，其中， 該第1電極的電位與該第1氮化物半導體層的電位相同。
  19. 如申請專利範圍第17項之半導體裝置，其中， 該第4氮化物半導體層及該第2氮化物半導體層係AlGaN，該第3氮化物半導體層及該第1氮化物半導體層係GaN。
  20. 如申請專利範圍第19項之半導體裝置，其中， 該第4氮化物半導體層的Al組成，較該第2氮化物半導體層的Al組成更大。
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