CN108305863B - 引线框架及其制造方法 - Google Patents

引线框架及其制造方法 Download PDF

Info

Publication number
CN108305863B
CN108305863B CN201810010459.8A CN201810010459A CN108305863B CN 108305863 B CN108305863 B CN 108305863B CN 201810010459 A CN201810010459 A CN 201810010459A CN 108305863 B CN108305863 B CN 108305863B
Authority
CN
China
Prior art keywords
plating
plating layer
lead
region
inner lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810010459.8A
Other languages
English (en)
Other versions
CN108305863A (zh
Inventor
福崎润
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chang Wah Technology Co Ltd
Original Assignee
Oguchi Electric Materials Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oguchi Electric Materials Co ltd filed Critical Oguchi Electric Materials Co ltd
Publication of CN108305863A publication Critical patent/CN108305863A/zh
Application granted granted Critical
Publication of CN108305863B publication Critical patent/CN108305863B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49534Multi-layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664Palladium [Pd] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

提供一种能够减少抗蚀剂掩膜的形成次数、简化工序、降低成本的引线框架及其制造方法。引线框架具有包括连续延伸的内引线与外引线的多个引线、及以在所述内引线及所述外引线的连接点与所述多个引线相交的方式延伸的连杆,在所述内引线、所述连杆及所述外引线的表面上连续设有镀层,在所述内引线的所述表面的边缘与所述内引线的表面上的所述镀层的边缘之间设有露出所述内引线的第1非镀层区域,在所述连杆的所述内引线侧的边缘与所述连杆的表面上的所述镀层的所述内引线侧的边缘之间设有露出所述连杆的第2非镀层区域。

Description

引线框架及其制造方法
技术领域
本发明涉及一种引线框架及其制造方法。
背景技术
历来,制造引线框架时,通过对金属板进行蚀刻加工或冲压加工,将金属板加工成规定的形状,并进行必要的镀层。
并且,在引线框架的制造包括对金属板进行蚀刻加工的工序的情况下,例如,在金属板的表背两面贴上干膜抗蚀剂,并使用形成有规定图案的掩膜进行曝光,然后进行显影以在金属板的表背两面形成蚀刻用抗蚀剂掩膜。然后,通过蚀刻处理,将金属板加工成所希望的引线框架形状。然后,除去在金属板的表背两面形成的蚀刻用抗蚀剂掩膜,进行所希望的镀层加工。
所希望的镀层加工的方式包括在金属板的整个面(表面、背面、侧面)形成镀层的引线框架、在局部形成镀层的引线框架、仅在表面形成镀层的引线框架、以及在表面和背面形成不同镀层的引线框架等各种形态。
在金属板上形成局部镀层时,历来采用通过镀层夹具(jig)将橡胶材等覆盖在无需形成镀层的部分,而在必要部分形成镀层的方法。然而,近年来随着引线框架形状的细微化,镀层夹具的制作变得困难,而开始利用由抗蚀剂形成镀层用掩膜,并在镀层处理后除去抗蚀剂掩膜的方法。
通过在金属板上进行蚀刻加工的工序来形成引线框架的情况下,一般而言,会在金属板上形成蚀刻用抗蚀剂掩膜,蚀刻处理后除去抗蚀剂掩膜。除了在引线框架的整个面形成相同镀层的情况之外,接下来会在金属板上形成镀层用抗蚀剂掩膜,镀层处理后去除抗蚀剂掩膜。如上所述,在通常的引线框架制造中,按每个不同的加工处理,分别形成、除去用于蚀刻及用于镀层的抗蚀剂掩膜。
然而,如上所述,引线框架的镀层加工有多种方式,其中包括在内引线前端进行局部镀层,并在外引线进行整面镀层的组合形态。
图8是表示现有技术中进行这种形态的镀层加工时的镀层工序的图,图9是表示通过图8的现有技术的镀层工序形成的镀层的图。上述这种在内引线前端进行局部镀层,并在外引线进行整面镀层的引线框架制造工序中,若采用按每个不同的加工处理来分别形成、除去抗蚀剂掩膜的方法,如图8所示,进行镀层加工时镀液50会从形成在表面及背面上的镀层用抗蚀剂掩膜140的缝隙流入,如图9所示,无法避免镀层120附着在内引线111侧面。
对此,现已有在制造引线框架时的不同加工处理中兼用抗蚀剂掩膜的技术(例如,参照专利文献1)。
根据专利文献1记载的引线框架制造方法,在金属板的表面和背面分别形成由不同的材料构成的镀层用抗蚀剂掩膜,进行必要的镀层处理之后,仅溶解除去表面侧的抗蚀剂掩膜。然后,以预先形成的镀层作为蚀刻用抗蚀剂掩膜,对露出的金属板进行蚀刻加工,从而由金属板形成引线框架形状。
另外,专利文献1记载的技术中,未被溶解除去的背面抗蚀剂掩膜被兼用于蚀刻加工,形成在表背两面的镀层被用为蚀刻用掩膜,从而可减少抗蚀剂掩膜的形成次数。
<现有技术文献>
<专利文献>
专利文献1:(日本)特开平11-345895号公报
发明内容
<本发明要解决的课题>
然而,专利文献1记载的这种形成在金属板的表背两面的镀层加工用抗蚀剂掩膜分别采用不同材料,且形成在背面侧的抗蚀剂掩膜不经溶解除去而被保留兼用于蚀刻加工,还将形成在表背两面的镀层用为蚀刻用掩膜的技术中,存在镀层受蚀刻液影响而容易在表面形成凹凸的问题。
另外,形成镀层的位置限于形成端子的位置,不能在内引线及外引线的表背或侧面选择性地设定镀层位置,因此还存在无法获得所希望的镀层特性的问题。
对此,鉴于上述问题开发了本发明,其目的在于提供一种引线框架及其制造方法,在制造所要形成的镀层结构或有无镀层等的镀层加工方式根据内引线及外引线的表面及背面而异的引线框架时,能够减少抗蚀剂掩膜的形成次数、简化工序、降低成本。
<解决上述课题的手段>
为了达成上述目的,本发明的一形态的引线框架具有包括连续延伸的内引线与外引线的多个引线,及以在上述内引线及上述外引线的连接点与上述多个引线相交的方式延伸的连杆,在上述内引线、上述连杆及上述外引线的表面上连续设有镀层,在上述内引线的上述表面的边缘与上述内引线的表面上的上述镀层的边缘之间设有露出上述内引线的第1非镀层区域,在上述连杆的上述内引线侧的边缘与上述连杆的表面上的上述镀层的上述内引线侧的边缘之间设有露出上述连杆的第2非镀层区域。
<发明的效果>
根据本发明,在制造所要形成的镀层结构或有无镀层等的镀层加工方式根据金属板的表面及背面及侧面而异的引线框架时,能够减少抗蚀剂掩膜的形成次数、简化工序、降低成本。
附图说明
图1A是表示本发明的实施方式的引线框架的表面侧的图。
图1B是表示本发明的实施方式的引线框架的背面侧的图。
图2是图1A和图1B所示的引线框架30的剖面图。
图3是表示本发明的实施方式的引线框架的制造方法的一例的前半工序的图。
图4是表示本发明的实施方式的引线框架的制造方法的一例的中间工序的图。
图5是表示本发明的实施方式的引线框架的制造方法的一例的后半工序的图。
图6是用于说明本发明的实施方式的引线框架的制造方法的一例的镀层工序的图。
图7是表示在图6的镀层工序之后形成的镀层的图。
图8是表示现有技术的镀层工序的图。
图9是表示通过现有技术的镀层工序形成的镀层的图。
符号说明
10 金属板
11 内引线
11e、12e 边缘
12 连杆
13 外引线
14、14a~14c 非镀层区域
20 镀层
21 内引线前端镀层
22、22a~22c 连续镀层
30 引线框架
40、43 抗蚀剂
41、44 开口
42 蚀刻用掩膜
45、46 镀层用掩膜
50 镀液
具体实施方式
以下,参照附图来说明用于实施本发明的方式。
图1A和图1B是表示本发明的实施方式的引线框架的一例的图。图1A是表示本发明的实施方式的引线框架的表面侧的图,图1B是表示本发明的实施方式的引线框架的背面侧的图。在此,表面侧是指装设半导体元件的面,背面侧是指不装设半导体元件的面。
如图1A和图1B所示,通过将金属板10加工成规定的引线框架形状来形成引线框架30。金属板10例如被加工成具有内引线11、连杆12及外引线13的引线框架形状。在此,由连续的内引线11及外引线13构成引线。另外,通过在被加工成引线框架形状的金属板10上形成镀层20,来构成引线框架30。镀层20包括内引线前端镀层21及连续镀层22,内引线前端镀层21形成在内引线11的前端,连续镀层22连续形成在内引线11、连杆12及外引线13。另外,引线框架30具有金属板10的表面上未形成镀层20的非镀层区域14。
金属板10是作为引线框架30的基材的金属材料,可以根据用途选择各种金属板10,例如,可由铜材或铜合金等含铜材料构成。铜因其导电性高且较为廉价,通常用为引线框架材料。
金属板10的厚度也可以根据用途设定各种厚度,例如,可以使用厚度0.1~0.2mm的金属板10。具体而言,例如可以使用厚度0.15mm的铜材。
金属板10在加工前具有连续的平板状(例如,带状)形状,通过蚀刻加工除去不必要的部分,被加工成具有内引线11、连杆12及外引线13的形状。
内引线11是设在内侧的引线,是与装设的半导体元件的电极直接连接的部分。图1A和图1B中,比连杆12更为内侧的部分相当于内引线11。在内引线11的前端部,为使装设的半导体元件的电极与内引线11电连接,由镀层20形成内部端子。图1A中,内引线前端镀层21相当于此。可以举出使半导体元件的电极与内引线11上的内部端子连接的情况、以半导体元件的电极位于上面的方式装设半导体元件并使用导线以导线结合进行连接的情况、在内引线上直接装设半导体元件的电极面从而使电极与内部端子直接接合的倒装芯片连接的情况等,而图1A中例示了倒装芯片连接的情况。采用导线结合的情况下,例如,可以在相对的内引线11彼此之间设置用于装设半导体元件的芯片垫(die pad)等,形成能够在芯片垫上装设半导体元件的形状。在此,也可以通过金属板10的蚀刻加工来形成芯片垫。
另外,内引线前端镀层21的形状除了图1A所示的圆形之外,还可以是正方形、长方形等四边形。此外,内引线前端镀层21的大小可根据用途而定,例如,作为大小可以具有0.05~0.2mm的直径或对角线长度。另外,优选与内引线11的两侧边缘分离设置内引线前端镀层21,例如,可以与内引线的两侧边缘分离0.03mm以上设置。
外引线13被设置在相对于内引线11更为外侧的位置,与内引线11连接并朝向外侧延伸的方式形成。由此,能够使与半导体元件电极的电连接引伸至外侧。图1A和图1B中,连杆12外侧的部分相当于外引线13。
连杆12设置在内引线11与外引线13的连接部。通过对大的金属板10进行镂刻来形成引线框架30时,连杆12起到用于将内引线11及外引线13连接在外侧的框的支持部的作用。最终,在形成半导体封装的阶段会除去连杆12,但在引线框架30的状态下,为了支撑内引线11及外引线13设置连杆12。因此,连杆12与各内引线11及外引线13相交而构成连接部的同时,被设置成横贯多个内引线11及外引线13的形式。
在此,图1A和图1B中例示了仅有3条内引线11及外引线13的情况,但实际上多个内引线11及外引线13从中央部以放射状延伸的结构更为多见。图1A和图1B中仅扩大显示了其中3条。
内引线前端镀层21,如上所述,是用于与装设的半导体元件的电极进行连接的内部端子,只设在内引线11的表面侧的前端部。如图1B所示,在引线框架30的背面侧不装设半导体元件,因此也未设置引线框架前端镀层21。
在内引线11的一部分、连杆12及外引线13的表面积背面形成有连续的连续镀层22。连续镀层22包括形成在内引线11上的连续镀层22a、形成在连杆12上的镀层22b及形成在外引线13上的连续镀层22c。
被设在内引线11上的连续镀层22a并不达到内引线11的前端,在内引线11的前端形成有非镀层区域14a(第3非镀层区域)。另外,在连续镀层22a的两侧边缘与内引线11的两侧边缘11e之间形成有非镀层区域14b(第1非镀层区域)。另外,在连杆12的内引线11侧的边缘12e与连续镀层22b的内引线11侧的边缘之间也形成有非镀层区域14c(第2非镀层区域)。并且,非镀层区域14a、14b、14c被连续形成,而形成1个非镀层区域14。
如上所述,在内引线11上,并非是覆盖其表面及背面两面的整个面,而是在前端及边缘设有内引线11(金属板10)的露出面。通过形成这种形状的连续镀层22a,在镀层工序中能够防止连续镀层22a覆盖内引线11的侧面。即,通过在镀层工序中形成一个沿着内引线11的长度方向的两侧边缘及连杆12的内引线侧边缘延伸,并且以连接内引线11的两边缘的方式横贯宽度方向,同时还覆盖内引线的前端部的抗蚀剂掩膜,然后进行镀层,从而能够形成这种在内引线11的前端及边缘具有非镀层区域14的连续镀层22a的形状。以沿着内引线11及连杆12的边缘并覆盖内引线11的前端的方式连续形成的抗蚀剂掩膜起到用于防止镀液流入的遮蔽板的功能,能够防止镀液从内引线的上下(表面及背面)流入内引线侧面(图6参照)。在此,关于引线框架30的制造方法详见后续说明。
图2是图1A和图1B所示的引线框架30的剖面图。图2(a)是沿着图1A的A-A线切开内引线11的剖面图,图2(b)是沿着图1A的B-B线切开内引线11的剖面图。图2(c)是沿着图1A的C-C线切开外引线13的剖面图。
如图2(a)、(b)所示,内引线11的侧面不被镀层20覆盖。即,如图2(a)所示,内引线11的前端部的A-A剖面中,仅在内引线11的表面上设有内引线前端镀层21,其他面上未形成镀层20。另外,如图2(b)所示,内引线11的底侧的B-B剖面中,在内引线11的表面及背面形成有连续镀层22a,而侧面未形成连续镀层22a。
另一方面,如图2(c)所示,外引线13不仅是表面及背面,在包括其两侧面在内的整个面上覆盖有连续镀层22c。如上所述,本实施方式的引线框架30中,在内引线11上选择性地形成镀层21、22a,在外引线12的整个面形成有镀层22c。
根据该结构,在内引线11能够防止安装半导体元件时发生焊料渗溢,即,焊料流出。从而,能够防止短的半导体元件的电极之间、相邻的内引线11彼此之间发生短路。
另外,在外引线13,通过在整个面设置焊料湿润性良好的连续镀层22c,能够确保与基板的接合强度。并且,在侧面,能够目视确认基板连接用焊料的湿润扩张状态,即焊料的形状,从而在基板连接工序中容易进行外观检查,可利用图像识别进行自动检查等。
此外,在连杆12,其内引线11侧设有非镀层区域14c,但在外引线13侧对表面、侧面及背面进行连续镀层,而构成一个由连续镀层22b覆盖的结构。
在此,关于非镀层区域14a、14b、14c,可以根据用途采用各种尺寸,内引线11的边缘11e与連像镀层22a的边缘之间的非镀层区域14b、连杆12的内引线侧的边缘12e与连续镀层22b的内引线11侧的边缘之间的非镀层区域14c的宽度例如可以设定为0.03mm以上0.1mm以下。如图1A和图1B所示,非镀层区域14a是较大的区域,但非镀层区域14b、14c是沿着内引线11两侧的边缘及连杆12的内引线11侧边缘的细长区域,因此,为了防止在安装半导体元件时发生焊料渗溢,优选设定成焊料不会流出到边缘侧的适当间隔。
然后,关于本发明的实施方式的引线框架的制造方法进行说明。
图3至图5是表示本发明的实施方式的引线框架的制造方法的一例的一系列工序的图。图3是表示本发明的实施方式的引线框架的制造方法的一例的前半工序的图。
图3(a)是表示金属材料准备工序的一例的图。在金属材料准备工序中,准备金属板10。金属板10如上所述,例如可以准备由铜材构成的厚度为0.15mm程度的金属板10。
图3(b)是表示第1干膜抗蚀剂层压(lamination)工序的一例的图。在第1干膜抗蚀剂层压工序中,在金属板10的两面层压干膜抗蚀剂40。
图3(c)是表示蚀刻用掩膜制作工序的一例的图。在蚀刻用掩膜制作工序中,进行曝光以在干膜抗蚀剂40的蚀刻位置形成开口41,并通过显影除去干膜抗蚀剂40的不必要部分,形成开口41。由此,形成蚀刻用掩膜42。
图4是表示本发明的实施方式的引线框架的制造方法的一例的中间工序的图。
图4(a)是表示蚀刻工序的一例的图。在蚀刻工序中,向金属板10提供蚀刻液,通过蚀刻加工除去蚀刻用掩膜42的开口41的位置的金属板10。由此,在金属板10形成开口15。
图4(b)是表示第1抗蚀剂剥离工序的一例的图。在第1抗蚀剂剥离工序中,使用规定的剥离剂等,从金属板10上剥离除去干膜抗蚀剂40。
图4(c)是表示第2干膜抗蚀剂层压工序的一例的图。在第2干膜抗蚀剂层压工序中,在具有开口15的金属板10的两面层压干膜抗蚀剂43。在此,干膜抗蚀剂43可以与第1干膜抗蚀剂层压工序中使用的干膜抗蚀剂40相同,也可以不同。
图5是表示本发明的实施方式的引线框架的制造方法的一例的后半工序的图。
图5(a)是表示镀层用掩膜制作工序的一例的图。在镀层用掩膜制作工序中,进行曝光以在干膜抗蚀剂43的蚀刻位置形成开口44,并通过显影除去干膜抗蚀剂43的不必要部分,形成开口44。由此,形成镀层用掩膜45、46。
图5(b)是表示镀层工序的一例的图。在镀层工序中,在镀层用掩膜45、46的开口44形成镀层20。镀层20可由单独的镀层形成,也可以由Ni/Pd/Au等的叠层镀层形成。镀层20能够根据用途使用各种镀层材料。另外,可以根据镀层加工的方式,形成各种形状的镀层20。
图5(c)是表示第2抗蚀剂剥离工序的一例的图。在第2抗蚀剂剥离工序中,使用规定的剥离剂等,从金属板10上剥离除去干膜抗蚀剂包膜43。由此,完成引线框架30。
以下,使用图6,关于图5(b)所示的镀层工序进行详细说明。图6是用于说明本发明的实施方式的引线框架的制造方法的一例的镀层工序的图。
如图6所示,为了制造图1A、图1B和图2所示的那种引线框架30,镀层用掩膜45及46的形状是一个覆盖内引线11的前端部整体与底部的两边缘部分、以及连杆12的内引线11侧的边缘部分的形状。如上所述,覆盖从内引线11沿着连杆12的边缘部分,从而两面由内引线11与连杆12及镀层用掩膜45、46包围的空间将成为一个封闭空间,能够防止镀液50流入该空间。由此,能够防止在内引线11的侧面及连杆12的内引线侧的侧面形成镀层20。在此,如图6所示,镀层用掩膜45及46的侧面未被封闭,因此被镀层用掩膜45及46包围的空间不能称之为完全封闭的空间,而是形成一个上下方向(金属板10的厚度方向)上被封闭的空间。即,镀层用掩膜45及46具有用于防止镀液50沿着上下方向流入内引线11及连杆12的内引线侧的侧面的遮蔽板的功能。
图7是表示在图6的镀层工序之后形成的镀层20的图。如图7所示,内引线11及连杆12的内引线侧的侧面上并未形成镀层20,而是一个在内引线11的前端的表面形成有内引线前端镀层21、在内引线11及连杆12的表面及背面形成有连续镀层22a及22b、在外引线12的整个面形成有连续镀层22c的形状。
如上所述,根据本发明的实施方式的引线框架的制造方法,通过使用能够覆盖内引线11及连杆12的边缘的镀层用掩膜45进行镀层加工,能够以简单的工序实现内引线11的侧面不形成镀层20的引线框架30。
[实施例]
接下来,关于本发明的引线框架的制造方法的实施例进行说明。需要一提的是,在以下各实施例的各制造工序中实施的包括药液洗净及水洗净等的前处理·后处理等属于众所周知的处理,因此省略其说明。
[实施例1]
首先,作为构成引线框架基材的金属板,使用了厚度0.15mm的铜材。在装设半导体元件的金属板的表面及背面形成抗蚀剂层,并使用绘制有用于形成规定的引线框架形状的图案的玻璃掩膜进行曝光·显影,形成了抗蚀剂掩膜。
其次,对从抗蚀剂掩膜露出的金属板的区域进行蚀刻加工,形成了规定的引线框架形状。
然后,除去了抗蚀剂掩膜。
接下来,在金属板的表面及背面形成抗蚀剂层,并使用绘制有用于形成规定的镀层的图案的玻璃掩膜进行曝光·显影,形成了抗蚀剂掩膜。关于此时的镀层的范围,将外引线及连杆与引线框架的外周部分(框形部分)连接的根基部分为止作为镀层范围,引线框架的外周部分作为无镀层范围,并利用电镀的特性,以使封装体内所希望的镀层厚度增厚作为目标。
并且,以覆盖内引线的两边缘部分及连杆的内引线侧的边缘部分的方式形成了抗蚀剂掩膜。从而,由内引线的两侧面及连杆的内引线侧的侧面、和两面的抗蚀剂掩膜形成了防止镀液流入的封闭空间。
然后,通过电镀依次形成了设定厚度为1.0~5.0μm的Ni镀层、设定厚度为0.02~0.1μm的Pd镀层、设定厚度为0.003~0.015μm的Au镀层,在被加工成引线框架形状的金属板的表面、背面及侧面形成了按Ni/Pd/Au的顺序叠层的3层结构的镀层。
然后,除去了金属板的抗蚀剂掩膜。由此,作为图1A和图1B所示的类型的引线框架,获得了在金属板的用于装设半导体元件来进行倒装芯片安装的表面的内引线前端的一部分按照所希望的Ni/Pd/Au顺序形成有镀层,且在外引线的用于外部连接的背面、侧面及表面也按Ni/Pd/Au的顺序形成有镀层的引线框架。
另外,在内引线的侧面及连杆的内引线侧的侧面未形成镀层。
[实施例2]
首先,作为构成引线框架基材的金属板,使用了厚度0.15mm的铜材。在装设半导体元件的金属板的表面及背面形成抗蚀剂层,并使用绘制有用于形成规定的引线框架形状的图案的玻璃掩膜进行曝光·显影,形成了抗蚀剂掩膜。
其次,对从抗蚀剂掩膜露出的金属板的区域进行蚀刻加工,形成了规定的引线框架形状。
然后,除去了抗蚀剂掩膜。
接下来,在金属板的表面及背面形成抗蚀剂层,并使用绘制有用于形成规定的镀层的图案的玻璃掩膜进行曝光·显影,形成了抗蚀剂掩膜。关于此时的镀层的范围,在引线框架的外周部分,金属板的整个面(表面/背面/侧面)作为镀层,利用电镀的特性,以使封装体内的所希望的镀层厚度减小作为目标。
并且,以覆盖内引线的两边缘部分及连杆的内引线侧的边缘部分的方式形成了抗蚀剂掩膜。由此,由内引线的两侧面及连杆的内引线侧的侧面、和两面的抗蚀剂掩膜形成了防止镀液流入的封闭空间。
然后,通过电镀依次形成设定厚度为1.0~5.0μm的Ni镀层、设定厚度为0.02~0.1μm的Pd镀层、设定厚度为0.003~0.015μm的Au镀层,在被加工成引线框架形状的金属板的表侧、背面及侧面,形成了按Ni/Pd/Au的顺序叠层的3层结构的镀层。
然后,除去了金属板的抗蚀剂掩膜。由此,作为图1A和图1B所示的类型的引线框架,获得了在金属板的用于装设半导体元件来进行倒装芯片安装的表面的内引线前端的一部分按所希望的Ni/Pd/Au顺序形成镀层,且在外引线的用于外部连接的背面、侧面及表面也按Ni/Pd/Au的顺序形成镀层的引线框架。
另外,在内引线的侧面及连杆的内引线侧的侧面未形成镀层。
[比较例1]
采用现有技术的镀层工序形成镀层时,会在内引线侧面形成镀层。因此,还需要除去该形成的镀层的工序,为了露出内引线的侧面,若依照内引线的形状来形成覆盖表面背面的抗蚀剂掩膜并进行镀层工序的话,会在内引线的侧面形成镀层,因此要通过镀层剥离处理工序来剥离内引线侧面的镀层,然后溶解除去抗蚀剂掩膜。
以上详细说明了本发明的优选实施方式及实施例,但本发明并不限定于上述的实施方式及实施例,在不脱离本发明范围的前提下,可对上述实施方式及实施例进行各种变形及置换。
[工业上的可利用性]
本发明的引线框架的制造方法包括对金属板进行蚀刻加工的工序,可应用于需要在表面及背面分别形成所希望的镀层的领域。

Claims (18)

1.一种引线框架,其具有:
包括连续延伸的内引线及外引线的多个引线,及
以在所述内引线及所述外引线的连接点与所述多个引线相交的方式延伸的连杆,
在所述内引线、所述连杆及所述外引线的表面上连续设有镀层,
在所述内引线的所述表面的边缘与所述内引线的表面上的所述镀层的边缘之间,设有露出所述内引线的第1非镀层区域,
在所述连杆的所述内引线侧的边缘与所述连杆的表面上的所述镀层的所述内引线侧的边缘之间,设有露出所述连杆的第2非镀层区域。
2.根据权利要求1所述的引线框架,其中,
在表背两面设有所述镀层、所述第1非镀层区域及所述第2非镀层区域。
3.根据权利要求1或2所述的引线框架,其中,
在所述内引线的侧面及所述连杆的所述内引线侧的侧面未形成所述镀层。
4.根据权利要求1或2所述的引线框架,其中,
在所述外引线的表面、背面、侧面的所有的面连续设有所述镀层。
5.根据权利要求3所述的引线框架,其中,
在所述外引线的表面、背面、侧面的所有的面连续设有所述镀层。
6.根据权利要求2所述的引线框架,其中,
在所述内引线的前端部未设所述镀层,而设有与所述第1非镀层区域连接的第3非镀层区域。
7.根据权利要求3所述的引线框架,其中,
在所述内引线的前端部未设所述镀层,而设有与所述第1非镀层区域连接的第3非镀层区域。
8.根据权利要求4所述的引线框架,其中,
在所述内引线的前端部未设所述镀层,而设有与所述第1非镀层区域连接的第3非镀层区域。
9.根据权利要求5所述的引线框架,其中,
在所述内引线的前端部未设所述镀层,而设有与所述第1非镀层区域连接的第3非镀层区域。
10.根据权利要求6所述的引线框架,其中,
在所述第3非镀层区域的单面上的规定区域,设有不与所述镀层连接的第2镀层。
11.根据权利要求7所述的引线框架,其中,
在所述第3非镀层区域的单面上的规定区域,设有不与所述镀层连接的第2镀层。
12.根据权利要求8所述的引线框架,其中,
在所述第3非镀层区域的单面上的规定区域,设有不与所述镀层连接的第2镀层。
13.根据权利要求9所述的引线框架,其中,
在所述第3非镀层区域的单面上的规定区域,设有不与所述镀层连接的第2镀层。
14.一种引线框架的制造方法,其包括:
蚀刻工序,对金属板进行蚀刻加工,形成包括连续延伸的内引线和外引线的多个引线、及以在所述内引线及所述外引线的连接点与所述多个引线相交的方式延伸的连杆:
镀层工序,使用覆盖所述内引线的两侧边缘的规定区域及所述连杆的所述内引线侧的边缘的规定区域的镀层掩膜,在所述内引线的两侧边缘及所述连杆的所述内引线侧的边缘的所述规定区域形成非镀层区域,并在所述内引线、所述连杆及所述外引线形成镀层,及
掩膜除去工序,除去所述镀层掩膜。
15.根据权利要求14所述的引线框架的制造方法,其中,
在表背两面形成所述镀层掩膜,在表背两面形成所述非镀层区域。
16.根据权利要求15所述的引线框架的制造方法,其中,
所述镀层掩膜形成从两面覆盖所述内引线的侧面及所述连杆的所述内引线侧的侧面的封闭空间,在所述内引线的侧面及所述连杆的所述内引线侧的侧面不形成所述镀层。
17.根据权利要求15或16所述的引线框架的制造方法,其中,
所述镀层掩膜还覆盖所述内引线的规定的前端区域,在所述内引线的所述规定的前端区域形成与所述非镀层区域连接的第2非镀层区域。
18.根据权利要求17所述的引线框架的制造方法,其中,
在所述镀层掩膜的所述内引线的所述规定的前端区域内设置开口,在所述第2非镀层区域内形成第2镀层。
CN201810010459.8A 2017-01-12 2018-01-05 引线框架及其制造方法 Active CN108305863B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017003247A JP6763607B2 (ja) 2017-01-12 2017-01-12 リードフレーム及びその製造方法
JP2017-003247 2017-01-12

Publications (2)

Publication Number Publication Date
CN108305863A CN108305863A (zh) 2018-07-20
CN108305863B true CN108305863B (zh) 2021-03-30

Family

ID=62783420

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810010459.8A Active CN108305863B (zh) 2017-01-12 2018-01-05 引线框架及其制造方法

Country Status (4)

Country Link
US (1) US10181436B2 (zh)
JP (1) JP6763607B2 (zh)
CN (1) CN108305863B (zh)
MY (1) MY196071A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02172265A (ja) * 1988-12-23 1990-07-03 Mitsubishi Electric Corp 樹脂封止型半導体装置
CN1753177A (zh) * 2004-09-22 2006-03-29 富士电机电子设备技术株式会社 功率半导体模块及其制造方法
CN103187382A (zh) * 2011-12-27 2013-07-03 万国半导体(开曼)股份有限公司 应用在功率半导体元器件中的铝合金引线框架
CN106169458A (zh) * 2015-05-18 2016-11-30 友立材料株式会社 半导体元件安装用引线框架与半导体装置及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5816339B2 (ja) * 1975-04-04 1983-03-30 日本電気株式会社 ハンドウタイソウチ
JPS6113950U (ja) * 1984-06-29 1986-01-27 大日本印刷株式会社 金属部分被覆を施した半導体リ−ドフレ−ム
JPH0247056U (zh) * 1988-09-26 1990-03-30
MY107849A (en) * 1991-09-09 1996-06-29 Hitachi Cable Composite lead frame and method for manufacturing the same.
JP3594724B2 (ja) * 1995-09-29 2004-12-02 大日本印刷株式会社 リードフレームの部分貴金属めっき方法
JP3467410B2 (ja) 1998-06-01 2003-11-17 松下電器産業株式会社 リードフレームの製造方法
CN1190840C (zh) * 1999-04-08 2005-02-23 新光电气工业株式会社 半导体装置用引线框架
JP4016637B2 (ja) * 2001-10-24 2007-12-05 松下電器産業株式会社 錫−銀合金めっき皮膜を有する電子部品用リードフレーム及びその製造方法
KR100814433B1 (ko) * 2006-11-22 2008-03-18 삼성전자주식회사 리드 프레임 유닛, 이를 갖는 반도체 패키지 및 이의 제조방법, 이를 포함하는 반도체 스택 패키지 및 이의 제조방법
US9589906B2 (en) * 2015-02-27 2017-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02172265A (ja) * 1988-12-23 1990-07-03 Mitsubishi Electric Corp 樹脂封止型半導体装置
CN1753177A (zh) * 2004-09-22 2006-03-29 富士电机电子设备技术株式会社 功率半导体模块及其制造方法
CN103187382A (zh) * 2011-12-27 2013-07-03 万国半导体(开曼)股份有限公司 应用在功率半导体元器件中的铝合金引线框架
CN106169458A (zh) * 2015-05-18 2016-11-30 友立材料株式会社 半导体元件安装用引线框架与半导体装置及其制造方法

Also Published As

Publication number Publication date
JP6763607B2 (ja) 2020-09-30
CN108305863A (zh) 2018-07-20
JP2018113351A (ja) 2018-07-19
US10181436B2 (en) 2019-01-15
MY196071A (en) 2023-03-13
US20180197810A1 (en) 2018-07-12

Similar Documents

Publication Publication Date Title
US7317245B1 (en) Method for manufacturing a semiconductor device substrate
JP6863846B2 (ja) 半導体素子搭載用基板及びその製造方法
KR101064755B1 (ko) 다열 리드형 리드프레임 및 이를 이용한 반도체 패키지의 제조방법
JP6555927B2 (ja) 半導体素子搭載用リードフレーム及び半導体装置の製造方法
US20090283884A1 (en) Lead frame, semiconductor package including the same, and method of manufacturing the lead frame and the semiconductor package
JP2017028152A (ja) リードフレーム及びその製造方法
TWI787343B (zh) 半導體元件搭載用基板及其製造方法
DE102008026303A1 (de) Träger für lichtemittierende Dioden und Verfahren zur Herstellung desselben
CN108305863B (zh) 引线框架及其制造方法
JP2020053420A (ja) リードフレーム及びリードフレームの製造方法
JP2011108818A (ja) リードフレームの製造方法および半導体装置の製造方法
KR102570206B1 (ko) 다열형 반도체 장치용 배선 부재 및 그 제조 방법
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
JP7059139B2 (ja) 半導体素子搭載用基板の製造方法
JP5458029B2 (ja) 多数個取り配線基板
JP2017055024A (ja) 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法
JP5954871B2 (ja) 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法
WO2020213133A1 (ja) 半導体装置
JP2016054216A (ja) プリント配線基板の製造方法
KR102570204B1 (ko) 다열형 반도체 장치용 배선 부재 및 그 제조 방법
JP6489615B2 (ja) 半導体素子搭載用基板、半導体装置及びそれらの製造方法
JP6299004B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
KR102570205B1 (ko) 다열형 반도체 장치용 배선 부재 및 그 제조 방법
JP6901201B2 (ja) 半導体素子搭載用基板及びその製造方法
KR101297662B1 (ko) 리드프레임의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20190315

Address after: Kagoshima County, Japan

Applicant after: Oguchi Electric Materials Co.,Ltd.

Address before: Tokyo, Japan

Applicant before: Ulead Corp.

GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20231121

Address after: The road development processing zone Kaohsiung city Taiwan China No. 24

Patentee after: CHANG WAH TECHNOLOGY Co.,Ltd.

Address before: Kagoshima County, Japan

Patentee before: Oguchi Electric Materials Co.,Ltd.