CN103187382A - 应用在功率半导体元器件中的铝合金引线框架 - Google Patents

应用在功率半导体元器件中的铝合金引线框架 Download PDF

Info

Publication number
CN103187382A
CN103187382A CN2011104616292A CN201110461629A CN103187382A CN 103187382 A CN103187382 A CN 103187382A CN 2011104616292 A CN2011104616292 A CN 2011104616292A CN 201110461629 A CN201110461629 A CN 201110461629A CN 103187382 A CN103187382 A CN 103187382A
Authority
CN
China
Prior art keywords
electrodeposition
metals
lead frame
chip
pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011104616292A
Other languages
English (en)
Other versions
CN103187382B (zh
Inventor
牛志强
鲁明朕
薛彦迅
霍炎
潘华
连国锋
鲁军
何约瑟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NATIONS SEMICONDUCTOR (CAYMAN) Ltd
Original Assignee
NATIONS SEMICONDUCTOR (CAYMAN) Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NATIONS SEMICONDUCTOR (CAYMAN) Ltd filed Critical NATIONS SEMICONDUCTOR (CAYMAN) Ltd
Priority to CN201110461629.2A priority Critical patent/CN103187382B/zh
Priority to CN201510315743.2A priority patent/CN104851867B/zh
Publication of CN103187382A publication Critical patent/CN103187382A/zh
Application granted granted Critical
Publication of CN103187382B publication Critical patent/CN103187382B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15717—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400 C and less than 950 C
    • H01L2924/15724—Aluminium [Al] as principal constituent

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及一种引线框架，更确切的说，本发明旨在提供一种应用在功率半导体元器件中的铝合金引线框架。本发明提供了铝合金混合材料中各基本材料的种类及其比例关系，以及利用该混合材料所制备的铝合金引线框架。并先在引线框架上电镀一层第一金属电镀层，然后再在第一金属电镀层上电镀第二金属电镀层和第三金属电镀层。将镀有第一、第二、第三金属电镀层的引线框架用来完成芯片粘贴、引线键合和塑封工艺等制造流程。完成塑封工艺之后，还需要在第三金属电镀层裸露在塑封材料之外的区域上电镀第四金属电镀层。

Description

应用在功率半导体元器件中的铝合金引线框架
技术领域
本发明一般涉及一种引线框架，更确切的说，本发明旨在提供一种应用在功率半导体元器件中的铝合金引线框架。
背景技术
区别于球栅整列BGA式的封装，引线框架Lead-frame已经广泛引用在功率器件等封装类型中，因为功耗较大的功类器件通常需要同时具备具有较小的尺寸和具有较好的散热性能，而金属材质的引线框架则能很好的满足这一目的。在现有技术中，绝大多数功率分离器件所使用的引线框架为铜合金或其他金属合金材质的，在当前已经公开的技术条件下，利用铝合金材质作为引线框架还很难批量应用于实际生产中。最大的问题在于，铝合金材料在受到冲切或弯折时容易损坏，所以导致铝合金材质的引线框架也就容易发生崩裂或断折。本领域的技术人员都知道，在半导体封装行业中，实质上引线框架在多道工序中都需要进行冲切和实施弯折。
此外，另一个至关重要的因素还在于，铝合金在空气环境中极易氧化，而一旦铝合金的表面存在着氧化物，就很容易导致芯片无法同铝合金进行相互之间的电性连接，这些氧化物的清除也会额外增加成本，而这是我们所不期望看到的。为了解决这些问题，美国专利申请US2010/0009500A1公开了一种基于铝合金材质的引线框架的制造工艺，该申请提出了在引线框架上应用贵金属作为电镀层，很显然，该申请所提出的方案还只能是停留在实验或理论层面上，因为大量使用贵金属并不适合大批量的工业生产也更不容易降低成本。正是鉴于这些棘手的问题，本发明提出了将铝合金材料应用在制备引线框架上并利用铝合金引线框架来实现生产功率器件的方法。
发明内容
本发明提供了一种利用铝合金引线框架制备功率半导体元器件的方法，其中，所述引线框架包含多个芯片安装单元以及包含多个设置在芯片安装单元周围的引脚，本发明所提供的方法主要包括以下步骤：
在所述引线框架的表面依次电镀第一、第二、第三金属电镀层；在芯片安装单元所包含的芯片粘贴区的顶面粘贴芯片，并利用多条键合引线将设置在芯片正面的多个电极分别电性连接在不同引脚所包含的引脚焊区上；进行塑封工艺，形成包覆在芯片粘贴区顶面的并同时还将芯片、键合引线以及引脚焊区包覆的塑封体；在所述引脚所包含的延伸至塑封体之外的外部引脚上进一步电镀第四金属电镀层。
上述的方法，所述第一金属电镀层、第二金属电镀层和所述第三金属电镀层皆不包含贵重金属电镀层。所述第一金属电镀层为锌电镀层，所述第二金属电镀层为镍电镀层。上述的方法，所述第三金属电镀层为铜电镀层。所述第四金属电镀层为锡电镀层。
上述的方法，所述引线框架中硅含量为0.2％～0.6％，铁含量为0.3％～0.8％，铜含量为0.1％～0.3％，锰含量为0.1％～1％，镁含量为0.5％～5％，铬含量为0.1％～0.5％，锌含量为0.1％～0.4％，钛含量为0.05％～0.3％。
上述的方法，所述第一、第二金属电镀层和第三金属电镀层的总厚度为0.5um～15um。上述的方法，所述第四金属电镀层的厚度为5um～15um。上述的方法，所述引线框架的总厚度为T，对引线框架进行冲切所产生冲切角的冲切圆角半径限制在0.5T～2Tmm。上述的方法，所述引线框架的总厚度为T，对引线框架进行弯折所产生的弯折角的弯折圆角半径限制在0.5T～3Tmm。
上述的方法，其中，在外部引脚上电镀形成第四金属电镀层的同时，还在所述芯片粘贴区的底面电镀有第四金属电镀层；并且电镀在芯片粘贴区底面的第四金属电镀层覆盖在依次电镀于芯片粘贴区底面的第一金属电镀层、第二金属电镀层和第三金属电镀层上，以及电镀于芯片粘贴区底面的第四金属电镀层外露于所述塑封体之外。
上述的方法，在将引脚、芯片安装单元从引线框架上切割分离下来后以及将连接在引脚上的连筋切除之后，在引脚上或芯片安装单元上所形成的切割面均暴露在第一、第二、第三和第四金属电镀层之外。
上述的方法，其中，位于所述芯片背面的电极通过导电材料粘合在电镀于芯片粘贴区顶面的第三金属电镀层上，并且电镀在芯片粘贴区顶面的第三金属电镀层覆盖在依次电镀于芯片粘贴区顶面的第一金属电镀层和第二金属电镀层上。上述的方法，其中，所述引脚所在的平面的位置高于所述芯片粘贴区所在的平面的位置，并且完成第四金属电镀层的电镀之后，所述外部引脚进一步被弯折成型至与所述芯片粘贴区位于同一平面。
本发明还提供了一种利用铝合金引线框架制备的功率半导体元器件，包括：
包含芯片安装单元以及包含多个设置在芯片安装单元周围的引脚的铝合金引线框架，所述铝合金引线框架的表面依次电镀第一、第二、第三金属电镀层，其中，所述第一金属电镀层、所述第二金属电镀层和所述第三金属电镀层皆不包含贵重金属电镀层；安装在芯片安装单元的芯片粘贴区的顶面上的芯片；多条键合引线将设置在芯片正面的多个电极分别电性连接在不同引脚所包含的引脚焊区上；包覆在芯片粘贴区顶面的并同时还将芯片、键合引线以及引脚焊区包覆的塑封体；以及电镀在所述引脚所包含的延伸至塑封体之外的外部引脚上的第四金属电镀层。
上述的功率半导体元器件，其中第四金属电镀层不包含贵重金属电镀层。
上述的功率半导体元器件，所述第一金属电镀层为锌电镀层，所述第二金属电镀层为镍电镀层。上述的功率半导体元器件，所述第三金属电镀层为铜电镀层。上述的功率半导体元器件，所述第四金属电镀层为锡电镀层。
上述的功率半导体元器件，所述铝合金引线框架中硅含量为0.2％～0.6％，铁含量为0.3％～0.8％，铜含量为0.1％～0.3％，锰含量为0.1％～1％，镁含量为0.5％～5％，铬含量为0.1％～0.5％，锌含量为0.1％～0.4％，钛含量为0.05％～0.3％。
上述的功率半导体元器件，所述第一、第二金属电镀层和第三金属电镀层的总厚度为0.5um～15um。上述的功率半导体元器件，所述第四金属电镀层的厚度为5um～15um。
上述的功率半导体元器件，所述引线框架的总厚度为T，所述引线框架所包含的冲切角的冲切圆角半径限制在0.5T～2Tmm。上述的功率半导体元器件，所述引线框架的总厚度为T，所述引线框架所包含的弯折角的弯折圆角半径限制在0.5T～3Tmm。
上述的功率半导体元器件，还在所述芯片粘贴区的底面电镀有第四金属电镀层；并且电镀在芯片粘贴区底面的第四金属电镀层覆盖在依次电镀于芯片粘贴区底面的第一金属电镀层、第二金属电镀层和第三金属电镀层上，以及电镀于芯片粘贴区底面的第四金属电镀层外露于所述塑封体之外。
上述的功率半导体元器件，在引脚上或芯片安装单元上所形成的切割面均暴露在第一、第二、第三和第四金属电镀层之外。
此外，本发明还提供一种利用铝合金引线框架制备的功率半导体元器件，包括：
包含芯片安装单元以及包含多个设置在芯片安装单元周围的引脚的铝合金引线框架，所述铝合金引线框架的表面依次电镀第一、第二、第三金属电镀层；安装在芯片安装单元的芯片粘贴区的顶面上的芯片；多条键合引线将设置在芯片正面的多个电极分别电性连接在不同引脚所包含的引脚焊区上；包覆在芯片粘贴区顶面的并同时还将芯片、键合引线以及引脚焊区包覆的塑封体；以及电镀在所述引脚所包含的延伸至塑封体之外的外部引脚上的第四金属电镀层；其中，所述引线框架的总厚度为T，且所述引线框架所包含的冲切角的冲切圆角半径限制在0.5T～2Tmm以及所述引线框架所包含的弯折角的弯折圆角半径限制在0.5T～3Tmm。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1A是引线框架的俯视结构示意图。
图1B是引线框架沿虚线A-A的竖截面结构示意图。
图2A是引线框架电镀第一、第二金属电镀层之后的竖截面结构示意图。
图2B是电镀的第一、第二金属电镀层进行放大的结构示意图。
图3A-3B是在引线框架包含的芯片安装单元上粘贴芯片并将芯片的电极连接到引脚焊区上后的结构示意图。
图4是完成塑封工艺后以获得的塑封体包覆住引线框架包含的芯片安装单元的结构示意图。
图5是在延伸至塑封体之外的外部引脚上和裸露在塑封体外部的芯片粘贴区的底面上电镀第三金属电镀层的结构示意图。
图6A是将引脚的外部引脚部分弯折成型至与芯片粘贴区位于同一平面的示意图。
图6B是引线框架上各芯片安装单元分离后获得的贴片式的功率器件的俯视示意图。
图7A是本申请另一实施方式中另一种引线框架的俯视结构示意图。
图7B是引线框架上各芯片安装单元分离后获得的插入式的功率器件的截面示意图。
图7C是插入式的功率器件的俯视结构示意图。
图8A-1至8A-2是对引线框架的冲切圆角半径进行限制的结构示意图。
图8B是对引线框架的弯折圆角半径进行限制的结构示意图。
具体实施方式
参见图1A所示，本发明将以图示的引线框架100及芯片安装单元100A为例对本案进行叙述说明。铝合金材质的引线框架100通常包含有多个类似于以图1A中虚线所框定的芯片安装单元100A，并且芯片安装单元100A至少包含有芯片粘贴区(即基岛区)101和设置在芯片粘贴区101周围的多个引脚102、103、104或更多未示意出的引脚，而引脚102、103则分别包含引脚焊区102a和引脚焊区103a。作为选择，可以利用连筋105将引脚102、103、104相互彼此连接起来或将这些引脚连接在引线框架100的其它部位，从而增强引脚的机械强度以防止它们发生诸如扭曲或弯折等意外变形。必须认识到，除了在图1A中已经示意出的结构适用于本申请以外，还有其他多种类型的引线框架(未示出)可以替代引线框架100或芯片安装单元100A，本申请只是以图式的结构对本发明的精神进行一般性阐释，因此图中所描述的结构并不构成对本发明的限制。
基于铝合金材料的引线框架在受到冲切或弯折时极易发生崩裂或断折，本方案的一方面就在于采用合适的原材料，并通过调节合金材料中的各种成分的比例关系来优化引线框架的硬度和韧性，以使其能够承受一定范围内的冲切力或在其弯折成型时不至断裂。具体而言，制备引线框架100所采用的铝合金混合材料中各种基本材料的种类及含量分别可以选取如下：硅Si的含量为0.20％～0.6％，铁Fe的含量为0.3％～0.8％，铜Cu的含量为0.1％～0.3％，锰Mn的含量为0.1％～1％，镁Mg的含量为0.5％～5％，铬Cr的含量为0.1％～0.5％，锌Zn的含量为0.1％～0.4％，钛Ti的含量为0.05％～0.3％，其他的材料为金属铝Al。务必注意到，上述所公开的这种比例关系的混合材料适用于任何类型铝合金引线框架的制备，而且若只是将该混合材料中的任意一种或几种基本材料稍作替换、或额外将其他原材料补充添加至该混合材料中、或是将各种基本材料的百分比稍作更改，都应认为是涵盖本发明的真实意图和范围的全部变化和修正。
本发明的方法流程可以大致描述如下：由上述混合材料所制备的铝合金引线框架首先要电镀一层第一金属电镀层(例如锌电镀层)，然后再在铝合金引线框上电镀另一层第二金属电镀层(例如镍电镀层)覆盖在第一金属电镀层上，之后再电镀第三金属电镀层(例如铜电镀层)覆盖在第二金属电镀层上。第一金属电镀层、第二金属电镀层和第三金属电镀层皆不包含贵重金属电镀层。此时，电镀有第一、第二、第三金属电镀层的引线框架需要用来完成芯片粘贴、引线键合和塑封工艺等制造流程。在塑封工艺中，引线框架的一部分区域将被塑封料包覆在内，也即第三金属电镀层的一部分区域必然被塑封体所包覆住，但第三金属电镀层的未被塑封体包覆住的另一部分区域就容易发生氧化。所以在完成塑封工艺之后，还需要在引线框架未被塑封料包覆的区域电镀便宜的第四金属电镀层(例如不易发生氧化作用的锡电镀层)，也即利用第四金属电镀层将第三金属电镀层裸露在塑封材料之外的这部分区域覆盖住，其具体过程参见本发明下述内容。
参见图1A-6B所示的工艺流程图对本发明进行详细说明。芯片安装单元100A中，引脚102、103、104均设置的芯片粘贴区101的同一侧，引脚焊区102a和引脚焊区103a与芯片粘贴区101分离断开并沿着芯片粘贴区101的边缘设置，而引脚104则是直接连接在芯片粘贴区101上，其中引脚104包含内部引脚104a和外部引脚104b，此时认为引脚104还相当于连筋。引脚102、103、104既可以与芯片粘贴区101位于同一平面也可以形成如图1B所示的二者不在同一平面的结构。图1B是引线框架100沿图1A中虚线A-A的竖截面结构示意图，该实施方式中，在初始状态，引脚102、103、104所在的平面的位置高于芯片粘贴区101所在的平面的位置。首先，先要在引线框架100的表面电镀第一金属电镀层201，第一金属电镀层201为一层锌的电镀层，并在引线框架100上电镀第二金属电镀层202覆盖在第一金属电镀层201上，第二金属电镀层202为镍电镀层。可以选择先镀镍再镀锌，也可以在锌层表面镀镍。然后再如图2A所示，在引线框架100上电镀另一层覆盖在第二金属电镀层202之上的第三金属电镀层203，此时第三金属电镀层203可以为一层铜的电镀层。第一金属电镀层201、第二金属电镀层202和第三金属电镀层203皆不包含贵重金属电镀层。为了更直观的理解，图2B是截取一段依次镀有第一金属电镀层201、第二金属电镀层202和第三金属电镀层203的引线框架100的片段并进行放大的示意图。
参见图3A-3B所示，将芯片400粘贴在芯片安装单元100A所包含的芯片粘贴区101上，但是芯片400的背面并未直接与芯片粘贴区101的顶面101a接触，因为芯片400的背面其实是与电镀在芯片粘贴区101顶面的第三金属电镀层203直接接触，而电镀在芯片粘贴区101顶面的第三金属电镀层203则覆盖在依次电镀于芯片粘贴区101顶面的第一金属电镀层201和第二金属电镀层202上。芯片400通常为垂直式的功率器件，例如垂直式的功率MOSFET，设置在芯片400正面的电极一般至少包括第一电极401和第二电极402，第一电极401和第二电极402通过未示意出的钝化层绝缘，而设置在芯片400背面的电极则为其第三电极(未标注)，第三电极可以通过导电材料(如导电银浆或焊锡膏等)粘合在电镀于芯片粘贴区101的顶面上的电镀层上，也即第三电极实质上通过该导电材料粘合在电镀于芯片粘贴区101顶面最上层的第三金属电镀层203上。在一些实施方式中，芯片400的第一电极401和第二电极402一般分别是栅极和源极，而第三电极则为其漏极。
完成芯片的粘贴后，还需要利用多条键合引线302将设置在芯片400正面的多个电极分别电性连接在不同引脚所包含的引脚焊区上，这些键合引线302至少包括键合引线302a、302b，例如图3B所示的利用键合引线302a将第一电极401电性连接在引脚102所包含的引脚焊区102a上，利用键合引线302b将第二电极402电性连接在引脚103所包含的引脚焊区103a上。自然，键合引线302a并未与引脚焊区102a直接接触，键合引线302a其实是与电镀在引脚焊区102a上的最外层的第三金属电镀层203直接接触，而电镀在引脚焊区102a上的第三金属电镀层203则是覆盖在依次电镀于引脚焊区102a上的第一金属电镀层201和第二金属电镀层202上；同样，键合引线302a也是与电镀在引脚焊区103a上的最外层的第三金属电镀层203直接接触，并且电镀在引脚焊区103a上的第三金属电镀层203则是覆盖在依次电镀于引脚焊区103a上的第一金属电镀层201和第二金属电镀层202上。值得注意的是，引脚103往往呈现为L形结构，其引脚焊区103a垂直于引脚103所包含的外部引脚103b，并且引脚焊区103a通常是沿着芯片粘贴区101的边缘进行延伸从而具有一个较大的焊接面积，以迎合多条键合引线302b焊接键合在其上，这是因为构成源极的第二电极402通常有较大的电流通过，而更多条数的键合引线302b则能够承载这些大电流的通过。
参见图4所示，芯片400和键合引线302必须用塑封体500包覆起来以使它们获得物理保护。主要是在塑封工艺中形成包覆在芯片粘贴区101顶面的塑封体500，其中塑封体500同时还将芯片400、键合引线302以及各引脚焊区102a、103a包覆住。因为第三金属电镀层203电镀于引线框架100的最外层，则完成塑封之后，塑封体与部分第三金属电镀层203直接相互接触，部分未被塑封体500包覆的第三金属电镀层203区域裸露在外。所以需要再如图5所示的在引线框架100上进行另一次电镀工艺，以形成一层第四电镀层204，将裸露在塑封体500之外的第三金属电镀层203区域覆盖住，作为一种选择，第四电镀层204可以为锡电镀层。第一金属电镀层201、第二金属电镀层202，以及第三金属电镀层203和第四金属电镀层204皆不包含贵重金属电镀层。图3B中展示了引脚102、103的具体结构，引脚102所包含的外部引脚102b与引脚焊区102a连接在一起，引脚103所包含的外部引脚103b与引脚焊区103a连接在一起，而外部引脚102b、103b在完成塑封工艺之后均延伸至塑封体500之外。那么形成第四电镀层204之后，该第四金属电镀层204就自然电镀在外部引脚102b、103b上。并且电镀在外部引脚102b上的第四金属电镀层204覆盖在依次电镀于外部引脚102b上的第一金属电镀层201、第二金属电镀层202和第三金属电镀层203上，对于外部引脚103b来说同样如此。因为前述内容已经阐明，引脚102、103、104所在的平面的位置可以选择高于芯片粘贴区101所在的平面的位置，并且由于具有大功耗的功率芯片400的散热量大，所以在一个优选实施方式中，芯片粘贴区101处于一个较低的位置从而使覆盖于其底面101b最外层的电镀层可以用于外露在塑封体500之外从而实现散热的目的。参见图4，可以发现在完成塑封工艺之后，实质上是电镀在芯片粘贴区101底面的第三金属电镀层203外露在塑封体500之外，而且电镀在芯片粘贴区101底面的第三金属电镀层203覆盖在依次电镀于芯片粘贴区101底面的第一金属电镀层201和第二金属电镀层202上。如此，则完成第四金属电镀层204的电镀之后，电镀在芯片粘贴区101底面的第四金属电镀层204便覆盖在依次电镀于芯片粘贴区101底面的第一金属电镀层201、第二金属电镀层202和第三金属电镀层203上，而且该电镀于芯片粘贴区101底面处的第四金属电镀层204还外露于塑封体500之外。其电镀工艺中，第一金属电镀层201、第二金属电镀层202和第三金属电镀层203的总厚度可以在0.5um～15um之间，第四金属电镀层204的厚度可以控制在5um～15um之间。值得一提的，为锡电镀层的第四金属电镀层204不易发生氧化作用，其化学稳定性良好。
参见图6A-6B所示的所获得的完整的封装体600，主要是在完成第四金属电镀层204的电镀之后，实施引脚/连筋切割和成型(Trim/Form)工序，将封装体600从引线框架100上切割分离下来，此过程中被从引线框架100上切割下来的外部引脚102b、103b进一步被弯折和成型至与芯片粘贴区101位于同一平面(图6A)，因引脚104的外部引脚104b部分在后续工艺中并无多大用处，所以外部引脚104b在此过程中被截断而仅留下内部引脚104a被塑封在塑封体500内(图6B)。其中外部引脚102b、103b被弯折至与芯片粘贴区101共面是因为封装体600为一种适用于表面贴装技术(SMT)的封装类型，位于芯片粘贴区101底面的多层电镀层中其最外层的第四金属电镀层204可以通过导电材料而与印刷电路板PCB上的较大一些的焊盘焊接在一起，而同样最外层电镀有第四金属电镀层204的外部引脚102b、103b亦可以与印刷电路板PCB上其他的较小一些的焊盘焊接在一起。其中，芯片粘贴区101的底面一般具有较大的面积，因为芯片粘贴区101的底面不仅作为电极还可以作为较好的散热途径。值得注意的是，在铝合金引线框架的运输或储存的过程中，为了延长铝合金框架存放时间，还往往需要在其第三金属电镀层203上涂覆一层有机OSP(Organic Solder-ability Preservatives)防氧化保护层，以防止第三金属电镀层203在常态环境中氧化，而OSP层在后续的高温焊接中很容易被助焊剂所迅速清除，例如OSP层可以在前述所提及的芯片粘贴过程中在高温下挥发掉，并使在OSP层下露出的第三金属电镀层203具有更好的焊接结合能力。参见图6B，引脚/连筋切割和成型工序中，将引脚102、103、104和芯片安装单元101从引线框架100上切割分离后，在引脚102上形成的用于与引线框架100截断分离的切割处就产生了一个切割面102c-1，同样在引脚103、104各自上形成的用于与引线框架100截断分离的切割处分别产生了切割面103c-1和切割面104c-1，并且在芯片安装单元101上形成的用于与引线框架100截断分离的切割处产生了切割面101c，而引脚102、103、104上以及芯片安装单元101上各自所形成的这些切割处原本是它们与引线框架100的连接处。与此同时，将连接在引脚102、103、104上的连筋105切除之后，还在引脚102上形成的用于与连筋105截断分离的切割处产生了切割面102c-2，同样在引脚103上形成的用于与连筋105截断分离的切割处产生了切割面103c-2，在引脚102、103各自上所形成的这些切割处原本是它们与连筋105的连接处。这些切割面均是各引脚或芯片安装单元的侧面，很显然，切割面102c-1、102c-2、104c-1以及切割面103c-1、103c-2、101c均没有被任何电镀层所覆盖，则构成引脚102的铝合金材料在位于切割面102c-1、102c-2的区域直接暴露在各电镀层外，构成引脚103的铝合金材料在位于切割面103c-1、103c-2的区域直接暴露在各电镀层外，而构成引脚104的铝合金材料在位于切割面104c-1的区域直接暴露在各电镀层外，同样构成芯片安装单元101的铝合金材料在位于切割面101c的区域直接暴露在各电镀层外。
图7A所示的引线框架100′与图1A所示的引线框架100并无较大的区别，图7B所示的封装体600′的制备类同图1A-5所示的流程，在引线框架100′上实施电镀第四金属电镀层204之后，需要在引脚切割和成型工序中将封装体600′从引线框架100′上切割分离下来。其区别仅仅在于，引脚104′所包含的外部引脚104′b并未被截断，外部引脚104′b与102′b、103′b同时延伸至塑封体600′之外，而且被从引线框架100′上切割分离下来的外部引脚102′b与103′b、104′b也并未被弯折和成型至与芯片粘贴区101′位于同一平面(图7B)。第四金属电镀层204同时电镀在外部引脚102′b、103′b和104′b上。对于与芯片粘贴区101′连接在一起引脚104′而言，其内部引脚104′a被塑封在塑封体500内，其外部引脚104′b与芯片400的漏极电性连接并构成一个有效的漏极端子。封装体600′为一种插入式(Insert device)的封装类型，其中，外部引脚102′b、103′b、104′b位于同一平面，以及它们同时位于芯片安装单元100′A的一侧并排成一列，该外部引脚102′b、103′b、104′b可以用于插入电路板上已经准备好的插孔接头中。同样，在该实施方式中，也需要在所获得的第三金属电镀层203上覆盖一层有机OSP防氧化保护层，该OSP亦能够在芯片粘贴工序的高温环境下挥发掉。
基于所制备的器件所采纳的引线框架为铝合金的，为了进一步避免因引线框架的某些部件/区域受到冲切或弯折时而导致引线框架发生崩裂或断折，本发明提出了对具有一定弧度(大致上为圆弧)的冲切角和/或弯折角的冲切圆角半径和/或弯折圆角半径进行限制的方法。参见图1B所示的引脚102、103、104，很显然它们与芯片粘贴区101并不处于同一个平面，要制造前述这种结构，就必须使得引线框架100中衔接引脚与芯片粘贴区101的连接部分发生弯折扭曲变形。或者以图6A为例，引脚102、103的外部引脚102a、103a被弯折成型至与芯片粘贴区101位于同一平面，其外部引脚102a、103a只有受到冲切或弯折外力才能如此变形。值得注意的是，急剧的弯折容易发生崩裂，缓慢的弯折须加大引线框架的尺寸来提供足够的过度空间但这不利于器件的小型化。有鉴如此，图8A-1至图8A-2和图8B所提供的方法能够有效解决这些问题，提供最优化的引线框架结构。假设引线框架100的总厚度为T(mm)，如果对引线框架进行冲切所产生的冲切角(Punch angle)的冲切圆角半径R1满足被限制在0.5T～2T(mm)，则前述所公开的各比例关系的混合材料所制备的铝合金引线框架就不容易发生崩裂。参见图8A-1所示，在本领域，我们通常可以利用冲切工艺或其他类似的办法来去掉引线框架上不需要的部分，而同时在引线框架上保留必要的部分来构成诸如引脚或连筋或基岛区等基本的结构单元。进一步而言，在对引线框架100实施冲切的步骤中，就能在引线框架100的被冲切掉的那部分区域处形成类似如图8A-1所示的冲切窗口106a、106b、106c、106d及其他更多未加标注的冲切窗口，从而获得位于这些冲切窗口之间的引脚或连筋或是基岛区。为了更加直观的理解，如图8A-1所示，可以在芯片安装单元100A内以虚线框定一个引线框架片段100B来对冲切圆角半径的限制程度进行说明。图8A-2(俯视图)所示的即为成比例放大的引线框架片段100B的大致结构示意图，可以选取邻近引脚102、104以及连筋105的一个冲切窗口106b为例来进行叙述说明，其中，冲切窗口106b内的每个冲切角并非是直角，相反，冲切窗口106b的每个冲切角均被冲切成带有一定弧度的圆角，而在这些冲切角的成型过程中就可以将其冲切圆角半径R1限制在0.5T～2T(mm)的范围内。另一方面，在对引线框架实施弯折时，所产生的弯折角(Bending angle)同样也是带一定弧度的圆角，而如果该弯折角的弯折圆角半径R2(图8B)满足被限制在0.5T～3T(mm)的范围内，则前述所公开的各比例关系的混合材料所制备的铝合金引线框架就不容易发生断折。又因为引线框架100上还需要电镀具有一定厚度的各种金属电镀层，为了防止电镀后的引线框架可能发生的崩裂，还可以按以下条件限定：若是引线框架100的总厚度为T(mm)，第一金属电镀层201、第二金属电镀层202及第三金属电镀层203、第四金属电镀层204的总厚度为D(mm)，则对引线框架100及第一金属电镀层201、第二金属电镀层202和第三金属电镀层203及第四金属电镀层204的冲切圆角限制在0.5＊(T+D)～2＊(T+D)mm，而对引线框架100及第一金属电镀层201、第二金属电镀层202和第三金属电镀层203及第四金属电镀层204的弯折圆角限制在0.5＊(T+D)～3＊(T+D)mm(“＊”为乘号)，如果引线框架100上电镀有更多层次的电镀层，则依次类推。
以上，通过说明和附图，给出了具体实施方式和典型实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (27)

1.一种利用铝合金引线框架制备功率半导体元器件的方法，其中，所述引线框架包含多个芯片安装单元以及包含多个设置在芯片安装单元周围的引脚，其特征在于，包括以下步骤：
在所述引线框架的表面依次电镀第一、第二、第三金属电镀层；
在芯片安装单元所包含的芯片粘贴区的顶面粘贴芯片，并利用多条键合引线将设置在芯片正面的多个电极分别电性连接在不同引脚所包含的引脚焊区上；
进行塑封工艺，形成包覆在芯片粘贴区顶面的并同时还将芯片、键合引线以及引脚焊区包覆的塑封体；
在所述引脚所包含的延伸至塑封体之外的外部引脚上进一步电镀第四金属电镀层。
2.如权利要求1所述的方法，其特征在于，所述第一金属电镀层、第二金属电镀层和所述第三金属电镀层皆不包含贵重金属电镀层。
3.如权利要求1所述的方法，其特征在于，所述第一金属电镀层为锌电镀层，所述第二金属电镀层为镍电镀层。
4.如权利要求1所述的方法，其特征在于，所述第三金属电镀层为铜电镀层。
5.如权利要求1所述的方法，其特征在于，所述第四金属电镀层为锡电镀层。
6.如权利要求1所述的方法，其特征在于，所述铝合金引线框架中硅含量为0.2％～0.6％，铁含量为0.3％～0.8％，铜含量为0.1％～0.3％，锰含量为0.1％～1％，镁含量为0.5％～5％，铬含量为0.1％～0.5％，锌含量为0.1％～0.4％，钛含量为0.05％～0.3％。
7.如权利要求1所述的方法，其特征在于，所述第一、第二金属电镀层和第三金属电镀层的总厚度为0.5um～15um。
8.如权利要求1所述的方法，其特征在于，所述第四金属电镀层的厚度为5um～15um。
9.如权利要求1所述的方法，其特征在于，所述引线框架的总厚度为T，对引线框架进行冲切所产生的冲切角的冲切圆角半径限制在0.5T～2T。
10.如权利要求1所述的方法，其特征在于，所述引线框架的总厚度为T，对引线框架进行弯折所产生的弯折角的弯折圆角半径限制在0.5T～3T。
11.如权利要求1所述的方法，其特征在于，在外部引脚上电镀形成第四金属电镀层的同时，还在所述芯片粘贴区的底面电镀有第四金属电镀层；并且
电镀在芯片粘贴区底面的第四金属电镀层覆盖在依次电镀于芯片粘贴区底面的第一金属电镀层、第二金属电镀层和第三金属电镀层上，以及电镀于芯片粘贴区底面的第四金属电镀层外露于所述塑封体之外。
12.如权利要求1所述的方法，其特征在于，将引脚、芯片安装单元从引线框架上切割分离以及将连接在引脚上的连筋切除之后，在引脚上或芯片安装单元上所形成的切割面均暴露在第一、第二、第三和第四金属电镀层之外。
13.如权利要求1所述的方法，其特征在于，位于所述芯片背面的电极通过导电材料粘合在电镀于芯片粘贴区顶面的第三金属电镀层上，并且电镀在芯片粘贴区顶面的第三金属电镀层覆盖在依次电镀于芯片粘贴区顶面的第一、第二金属电镀层上。
14.如权利要求1所述的方法，其特征在于，所述引脚所在的平面的位置高于所述芯片粘贴区所在的平面的位置，并且完成第四金属电镀层的电镀之后，所述外部引脚进一步被弯折成型至与所述芯片粘贴区位于同一平面。
15.一种利用铝合金引线框架制备的功率半导体元器件，其特征在于，包括：
包含芯片安装单元以及包含多个设置在芯片安装单元周围的引脚的铝合金引线框架，所述铝合金引线框架的表面依次电镀第一、第二、第三金属电镀层，其中，所述第一金属电镀层、所述第二金属电镀层和所述第三金属电镀层皆不包含贵重金属电镀层；
安装在芯片安装单元的芯片粘贴区的顶面上的芯片；
多条键合引线将设置在芯片正面的多个电极分别电性连接在不同引脚所包含的引脚焊区上；
包覆在芯片粘贴区顶面的并同时还将芯片、键合引线以及引脚焊区包覆的塑封体；以及
电镀在所述引脚所包含的延伸至塑封体之外的外部引脚上的第四金属电镀层。
16.如权利要求15所述的功率半导体元器件，其特征在于，第四金属电镀层不包含贵重金属电镀层。
17.如权利要求15所述的功率半导体元器件，其特征在于，所述第一金属电镀层为锌电镀层，所述第二金属电镀层为镍电镀层。
18.如权利要求15所述的功率半导体元器件，其特征在于，所述第三金属电镀层为铜电镀层。
19.如权利要求15所述的功率半导体元器件，其特征在于，所述第四金属电镀层为锡电镀层。
20.如权利要求15所述的功率半导体元器件，其特征在于，所述铝合金引线框架中硅含量为0.2％～0.6％，铁含量为0.3％～0.8％，铜含量为0.1％～0.3％，锰含量为0.1％～1％，镁含量为0.5％～5％，铬含量为0.1％～0.5％，锌含量为0.1％～0.4％，钛含量为0.05％～0.3％。
21.如权利要求15所述的功率半导体元器件，其特征在于，所述第一、第二金属电镀层和第三金属电镀层的总厚度为0.5um～15um。
22.如权利要求15所述的功率半导体元器件，其特征在于，所述第四金属电镀层的厚度为5um～15um。
23.如权利要求15所述的功率半导体元器件，其特征在于，所述引线框架的总厚度为T，所述引线框架所包含的冲切角的冲切圆角半径限制在0.5T～2T。
24.如权利要求15所述的功率半导体元器件，其特征在于，所述引线框架的总厚度为T，所述引线框架所包含的弯折角的弯折圆角半径限制在0.5T～3T。
25.如权利要求15所述的功率半导体元器件，其特征在于，还在所述芯片粘贴区的底面电镀有第四金属电镀层；并且
电镀在芯片粘贴区底面的第四金属电镀层覆盖在依次电镀于芯片粘贴区底面的第一金属电镀层、第二金属电镀层和第三金属电镀层上，以及电镀于芯片粘贴区底面的第四金属电镀层外露于所述塑封体之外。
26.如权利要求15所述的功率半导体元器件，其特征在于，在引脚上或芯片安装单元上所形成的切割面均暴露在第一、第二、第三和第四金属电镀层之外。
27.一种利用铝合金引线框架制备的功率半导体元器件，其特征在于，包括：
包含芯片安装单元以及包含多个设置在芯片安装单元周围的引脚的铝合金引线框架，所述铝合金引线框架的表面依次电镀第一、第二、第三金属电镀层；
安装在芯片安装单元的芯片粘贴区的顶面上的芯片；
多条键合引线将设置在芯片正面的多个电极分别电性连接在不同引脚所包含的引脚焊区上；
包覆在芯片粘贴区顶面的并同时还将芯片、键合引线以及引脚焊区包覆的塑封体；以及
电镀在所述引脚所包含的延伸至塑封体之外的外部引脚上的第四金属电镀层；
其中，所述引线框架的总厚度为T，且所述引线框架所包含的冲切角的冲切圆角半径限制在0.5T～2T以及所述引线框架所包含的弯折角的弯折圆角半径限制在0.5T～3T。
CN201110461629.2A 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架 Active CN103187382B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201110461629.2A CN103187382B (zh) 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架
CN201510315743.2A CN104851867B (zh) 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110461629.2A CN103187382B (zh) 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201510315743.2A Division CN104851867B (zh) 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架

Publications (2)

Publication Number Publication Date
CN103187382A true CN103187382A (zh) 2013-07-03
CN103187382B CN103187382B (zh) 2015-12-16

Family

ID=48678474

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201110461629.2A Active CN103187382B (zh) 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架
CN201510315743.2A Active CN104851867B (zh) 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201510315743.2A Active CN104851867B (zh) 2011-12-27 2011-12-27 应用在功率半导体元器件中的铝合金引线框架

Country Status (1)

Country Link
CN (2) CN103187382B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104112705A (zh) * 2014-06-06 2014-10-22 宁波康强电子股份有限公司 一种引线框架镀铜方法及引线框架、引线框架排
US20160099200A1 (en) * 2014-10-01 2016-04-07 Stmicroelectronics S.R.L. Aluminum alloy lead frame for a semiconductor device and corresponding manufacturing process
CN108198798A (zh) * 2018-01-12 2018-06-22 广州新星微电子有限公司 一种三极管以及其封装方法
CN108281397A (zh) * 2017-12-29 2018-07-13 合肥矽迈微电子科技有限公司 芯片封装结构及封装方法
CN108305863A (zh) * 2017-01-12 2018-07-20 友立股份有限公司 引线框架及其制造方法
CN110610934A (zh) * 2019-09-17 2019-12-24 珠海格力电器股份有限公司 功率半导体器件、其封装结构及其制作方法和封装方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111326491B (zh) * 2020-02-13 2022-11-25 河南理工大学 一种镀金键合铝线及其制备方法
CN112117250B (zh) * 2020-09-07 2022-07-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1037277A2 (en) * 1999-03-15 2000-09-20 Texas Instruments Incorporated Lead frame
US20040113241A1 (en) * 1999-03-19 2004-06-17 Abbott Donald C. Gold spot plated leadframes for semiconductor devices and method of fabrication
CN102034782A (zh) * 2009-09-30 2011-04-27 万国半导体有限公司 一种用于功率半导体器件的混合合金引线框架

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994767A (en) * 1997-04-09 1999-11-30 Sitron Precision Co., Ltd. Leadframe for integrated circuit package and method of manufacturing the same
SI20122A (sl) * 1998-12-22 2000-06-30 Impol, Industrija Metalnih Polizdelkov, D.D. Aluminijeva avtomatna zlitina, postopki za njeno izdelavo in uporabo
JP2009108339A (ja) * 2007-10-26 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
CN101794761A (zh) * 2010-03-23 2010-08-04 张轩 一种ic封装用的引线框架

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1037277A2 (en) * 1999-03-15 2000-09-20 Texas Instruments Incorporated Lead frame
US20040113241A1 (en) * 1999-03-19 2004-06-17 Abbott Donald C. Gold spot plated leadframes for semiconductor devices and method of fabrication
CN102034782A (zh) * 2009-09-30 2011-04-27 万国半导体有限公司 一种用于功率半导体器件的混合合金引线框架

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104112705A (zh) * 2014-06-06 2014-10-22 宁波康强电子股份有限公司 一种引线框架镀铜方法及引线框架、引线框架排
CN104112705B (zh) * 2014-06-06 2017-06-13 宁波康强电子股份有限公司 一种引线框架镀铜方法及引线框架、引线框架排
US20160099200A1 (en) * 2014-10-01 2016-04-07 Stmicroelectronics S.R.L. Aluminum alloy lead frame for a semiconductor device and corresponding manufacturing process
CN108305863A (zh) * 2017-01-12 2018-07-20 友立股份有限公司 引线框架及其制造方法
CN108305863B (zh) * 2017-01-12 2021-03-30 大口电材株式会社 引线框架及其制造方法
CN108281397A (zh) * 2017-12-29 2018-07-13 合肥矽迈微电子科技有限公司 芯片封装结构及封装方法
CN108198798A (zh) * 2018-01-12 2018-06-22 广州新星微电子有限公司 一种三极管以及其封装方法
CN110610934A (zh) * 2019-09-17 2019-12-24 珠海格力电器股份有限公司 功率半导体器件、其封装结构及其制作方法和封装方法
CN110610934B (zh) * 2019-09-17 2021-11-16 珠海格力电器股份有限公司 功率半导体器件、其封装结构及其制作方法和封装方法

Also Published As

Publication number Publication date
CN104851867A (zh) 2015-08-19
CN104851867B (zh) 2017-10-10
CN103187382B (zh) 2015-12-16

Similar Documents

Publication Publication Date Title
CN103187382A (zh) 应用在功率半导体元器件中的铝合金引线框架
US11217907B2 (en) Disk having an electric connecting element
US10292256B2 (en) Pane with an electrical connection element
US8703545B2 (en) Aluminum alloy lead-frame and its use in fabrication of power semiconductor package
DE102009045181B4 (de) Leistungshalbleitermodul
EP1890302B1 (en) Ceramic electronic component and method for manufacturing same
CN105261459B (zh) 电子元件及其制造方法
EP3041043B1 (en) Assembly and power-module substrate
US4141029A (en) Integrated circuit device
US10170229B2 (en) Chip electronic component and board having the same
CN100392850C (zh) 一种引线框架以及具有所述引线框架的半导体器件
CN108963476A (zh) 用于电连接电子模块和电子组件的方法
JP6015689B2 (ja) コイル部品及びこれに用いる端子部品
KR20160092708A (ko) 칩 전자부품 및 칩 전자부품의 실장 기판
ES2928618T3 (es) Material compuesto reflectante, en particular para componentes montados en superficie (SMD), y dispositivo emisor de luz con un material compuesto de este tipo
US20040256735A1 (en) Laminated chip electronic device and method of manufacturing the same
CN107146826B (zh) 一种复合型焊带
CN111834322B (zh) 半导体封装用夹具结构体及包括其的半导体封装件
JP4683466B2 (ja) 太陽電池用電極接続線材及びその線材によって接続された太陽電池
US10896889B2 (en) Multilayer clip structure attached to a chip
CN107864555B (zh) 一种柔性电路板
WO2012004106A1 (de) Elektrisch leitende verbindung zwischen zwei kontaktflächen
CN205564431U (zh) 一种并联结构的ptc热敏组件
CN211047440U (zh) 一种具有防水保护结构的电路板
TW201232577A (en) Electronic component

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant