CN107078120A - 基板结构和制造方法 - Google Patents

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Abstract

半导体封装。实现可以包括基板，其包括与电绝缘层耦合的金属底板和在与耦合到金属底板的电绝缘层的表面相对的电绝缘层的表面上耦合到电绝缘层的多个金属迹线。多个金属迹线可以包括至少两个不同的迹线厚度，其中迹线厚度是垂直于与金属底板耦合的电绝缘层的表面测量的。封装可以包括至少一个耦合到基板的半导体器件、封装功率电子器件和基板的至少一部分的模制化合物、以及与基板耦合的至少一个封装电连接器。

Description

基板结构和制造方法
对相关申请的交叉引用
本申请是Lin等人于2014年11月6日提交的、现在未决的、申请序列号为14/534,482、标题为“Substrate Structures and Methods of Manufacture”的较早美国实用新型专利申请的部分继续申请，该申请的公开内容通过引用被完整地结合于此。
技术领域
本文档的各方面一般涉及用于半导体集成电路部件的基板结构。更具体的实现涉及用于功率模块的基板结构。
背景技术
用于半导体集成电路(诸如功率模块)的基板结构用于路由集成电路内部和外部的部件并使热量消散。直接接合铜(DBC)基板包括陶瓷层，其中铜层接合到一面或两面。绝缘金属基板(IMS)基板包括由薄的介电层(通常基于环氧树脂的层)和铜层覆盖的金属底板(baseplate)。
发明内容
半导体封装的实现可以包括：基板，其包括与电绝缘层耦合的金属底板和在与耦合到金属底板的电绝缘层的表面相对的电绝缘层的表面上耦合到电绝缘层的多个金属迹线。多个金属迹线可以包括至少两个不同的迹线厚度，其中迹线厚度是垂直于与金属底板耦合的电绝缘层的表面测量的。封装可以包括至少一个耦合到基板的半导体器件、封装功率电子器件和基板的至少一部分的模制化合物、以及与基板耦合的至少一个封装电连接器。
半导体封装的实现可以包括以下中的一个、全部或任何一个：
多个金属迹线中的每一个可以包括铜。金属迹线中的每个金属迹线可以包括镀覆到金属迹线的第二表面上的镍层、金层或镍和金层。
电绝缘层可以包括环氧树脂。
电绝缘层可以是绝缘金属基板(IMS)。
基板可以是直接接合铜(DBC)基板。
多个金属迹线可以包括两层或更多层，其中所述两层或更多层中的每一层具有与每个其它层的横截面宽度不同的横截面宽度。
至少一个封装电连接器可以是从模制化合物延伸出的销(pin)。
用于半导体器件的半导体封装的实现可以包括：基板，其包括金属底板，金属底板包括第一表面和与第一表面相对的第二表面；以及电绝缘层，其包括耦合到金属底板的第二表面的第一表面，其中电绝缘层具有与电绝缘层的第一表面相对的第二表面。封装还可以包括在金属迹线的第一表面处耦合到电绝缘层的第二表面的多个金属迹线，其中每个金属迹线具有与金属迹线的第一表面相对的第二表面。金属迹线中的至少一个可以具有沿着垂直于金属底板的第二表面的方向测量的、比也沿着垂直于金属底板的第二表面的方向测量的另一个金属迹线的厚度更大的厚度。封装还可以包括耦合到基板的半导体器件、封装半导体器件和基板的至少一部分的模制化合物、以及与基板耦合的至少一个封装电连接器。
半导体封装的实现可以包括以下中的一个、全部或任何一个：
多个金属迹线中的每个金属迹线可以包括铜。
金属迹线中的每一个可以包括镀覆到金属迹线的第二表面上的镍层、金层或镍和金层。
电绝缘层可以包括环氧树脂。
电绝缘层可以是IMS。
基板可以是DBC基板。
多个金属迹线可以包括两层或更多层，其中所述两层或更多层中的每一层具有与每个其它层的横截面宽度不同的横截面宽度。
至少一个封装电连接器可以是从模制化合物延伸出的销。
形成半导体封装的方法的实现可以包括提供具有与第二表面相对的第一表面的电绝缘层、将第一铜层镀覆在电绝缘层的第二表面上、对第一铜层进行图案化、以及通过蚀刻穿过第一铜层的暴露部分在第一铜层中形成迹线。该方法还可以包括将第二铜层镀覆到第一铜层中的迹线上、对第二铜层进行图案化、以及通过蚀刻穿过第二铜层的暴露部分在第二铜层中形成与第一铜层中的迹线对应的迹线。该方法还可以包括将至少一个半导体器件与第二铜层中的迹线中的至少一个迹线接合、用模制化合物封装至少一个半导体器件、以及将至少一个封装电连接器与第一铜层和第二铜层接合。第二铜层的迹线的宽度可以比第一铜层的迹线的宽度薄偏移距离。
该方法的实现可以包括以下中的一个、全部或任何一个：
该方法还可以包括将第三铜层镀覆到第二铜层中的迹线上、对第三铜层进行图案化、通过蚀刻穿过第三铜层的暴露部分在第三铜层中形成与第二铜层中的迹线对应的迹线、以及将至少一个半导体器件与第三铜层中的至少一个迹线接合。第三铜层的迹线的宽度可以比第二铜层的迹线的宽度薄偏移距离。
第一铜层和第二铜层可以具有垂直于电绝缘层的第二表面测量的不同厚度。
该方法还可以包括在电绝缘层的第一表面上镀覆第一铜层、对第一铜层进行图案化、去除第一铜层的暴露部分、将第二铜层镀覆在第一铜层上、对第二铜层进行图案化、以及去除第二铜层的暴露部分。从电绝缘层的边缘到第一铜层的边缘的距离可以小于从电绝缘层的边缘到第二铜层的边缘的距离。
根据具体实施方式和附图以及根据权利要求，前述和其它方面、特征和优点对于本领域普通技术人员将是显而易见的。
附图说明
以下将结合附图描述实现，附图中相同的标号表示相同的元素，并且：
图1是绝缘金属基板(IMS)的实现的横截面视图。
图2是IMS的另一种实现的横截面视图；
图3是直接接合铜(DBC)基板的实现的横截面视图；
图4是DBC基板的另一种实现的横截面视图；
图5是其上具有光致抗蚀剂层的铜层的横截面视图；
图6是图5的元件的横截面视图，其中在光致抗蚀剂层中的一个层中形成图案；
图7是图6的元件的横截面视图，其中图案被蚀刻到铜层中；
图8是图7的铜层的横截面视图，其中光致抗蚀剂层被去除；
图9是图8的铜层、介电层和IMS的金属底板在耦合到一起之前的横截面视图；
图10是图9的元件耦合在一起的横截面视图；
图11是图11的元件的横截面视图，其中镍镀覆在铜层顶上；
图12是图11的元件的横截面视图，其中光致抗蚀剂的第一层放置在镀镍顶上；
图13是图12的元件的横截面视图，其中在光致抗蚀剂层中形成图案；
图14是图12的元件的横截面视图，其中镀镍和铜层已经以第一层光致抗蚀剂中的图案被蚀刻穿过，并且第一层光致抗蚀剂然后被去除；
图15是其上放置有第二层光致抗蚀剂的图14的元件的横截面视图；
图16是图15的元件的横截面视图，其中在第二层光致抗蚀剂中形成图案；
图17是图16的元件的横截面视图，其中镀镍和铜层已经以第二层光致抗蚀剂中的图案被蚀刻穿过，并且第二层光致抗蚀剂然后被去除；
图18是其上具有图案的图8的铜层、具有互补图案的陶瓷层和DBC基板的金属底板在耦合到一起之前的横截面视图；
图19是图18的元件耦合在一起的横截面视图；
图20是图19的元件的横截面视图，其中镍层镀覆在铜层上；
图21是图20的元件的横截面视图，其中第一层光致抗蚀剂放置在镀镍顶上；
图22是图21的元件的横截面视图，其中在第一层光致抗蚀剂中形成图案；
图23是图22的元件的横截面视图，其中镍和铜层已经以第一层光致抗蚀剂中的图案被蚀刻穿过，并且第一层光致抗蚀剂被去除；
图24是其上放置有第二层光致抗蚀剂的图23的元件的横截面视图；
图25是图24的元件的横截面视图，其中在第二层光致抗蚀剂中形成图案；
图26是图25的元件的横截面视图，其中镍和铜层已经以第二层光致抗蚀剂中的图案被蚀刻穿过，并且第二层光致抗蚀剂已被去除；
图27是具有放大的铜层、第一介电层、陶瓷层、第二介电层和金属底板的基板实现的横截面特写视图。
图28是用较小放大率示出的图27的元件的横截面视图；
图29是其上具有图案的图8的铜层、第一介电层、具有与铜层互补的图案的陶瓷层、第二介电层和功率电子基板的金属底板在这些元件完全耦合在一起之前的横截面视图；以及
图30是图29的元件完全耦合在一起的横截面视图；
图31是半导体封装的第一实现的横截面视图；
图32是陶瓷层的横截面视图，其中第一铜层镀覆在陶瓷层的第一表面上和相对的第二表面上；
图33是在陶瓷层的第二侧上的第一铜层的图案化之后，图32的陶瓷层的横截面视图；
图34是在陶瓷层的第二侧上的第二和第三铜层的镀覆和图案化之后和在陶瓷层的第一侧上的第二层的镀覆和图案化之后，图33的陶瓷层的横截面视图；
图35是半导体封装的第二实现的横截面视图。
图36是刚好在与图案化铜层层压之前的绝缘金属基板实现的横截面视图；
图37是在图案化铜层的层压和后续图案化之后的绝缘金属基板实现的横截面视图。
图38是半导体封装的第三实现的横截面视图。
图39是在接合和烧结之前的图案化陶瓷层和图案化铜层的横截面视图；
图40是在图案化铜层的后续图案化之后的烧结陶瓷基板的横截面视图。
具体实施方式
本公开、其方面和实现不限于本文所公开的特定部件、组装过程或方法元素。根据本公开的特定实现，与预期的基板结构和制造方法一致的本领域已知的许多附加部件、组装过程和/或方法元素的使用将变得显而易见。相应地，例如，虽然公开了特定的实现，但是这些实现和实现部件可以包括如本领域中已知用于这样的基板结构和制造方法以及与预期操作和方法一致的实现部件和方法的任何形状、尺寸、样式、类型、型号、版本、测量、浓度、材料、数量、方法元素、步骤等。
现在参考图1，其中示出了包括绝缘金属基板(IMS)4的功率电子基板2的实现。IMS4具有金属底板6，作为非限制性示例，该金属底板6可以由铝、铜、钢和其它导热材料形成。金属底板6具有第一表面8，作为非限制性示例，该第一表面8被配置为耦合到散热器、母板等。金属底板6在与第一表面8相对侧上具有第二表面10。
介电层12耦合到金属底板6。介电层12具有耦合到金属底板6的第二表面10的第一表面14和在介电层12的与第一表面14相对侧上的第二表面16。在各种实现中，介电层12包括树脂或环氧树脂18，但是在其它实现中，它可以包括其它介电(电绝缘)材料。
多个迹线20被形成并耦合到介电层12。每个迹线20具有耦合到介电层12的第二表面16的第一表面22和在迹线20的与第一表面22相对侧上的第二表面24。迹线20是金属的并且作为非限制性示例可以由铜、铝或其它导电材料形成。迹线20中的一些具有从第一表面22到第二表面24测量的第一厚度26，并且迹线20中的一些具有从第一表面22到第二表面24测量的、大于第一厚度26的第二厚度28。在一些实现中，可能存在具有大小被调整为不同于第一厚度26和第二厚度28的第三厚度的迹线20或包含第一厚度和第二厚度两者的其它迹线。参考图7-9，厚度的差异至少部分地由形成在从中形成迹线20的铜层96的第一表面98中的图案100产生，这将在下文讨论，并且具有较小第一厚度26的迹线20与图案100对应，或者换句话说，位于图案100处或由构成图案100的材料形成。回到参考图1，在每个金属迹线20的第二表面24上包括镍层30。在实现中，单个迹线20可以在不同的位置中具有不同的厚度，并且因此可以包括第一厚度26、第二厚度28、第三厚度等等。这种性质的迹线20在图17中示出。
现在参考图2，在特定实现中，功率电子基板32是IMS 34，除了迹线缺少在迹线20顶上的镍30之外，其在结构上类似于IMS 4。
现在参考图3和图4，其中示出了作为直接接合铜(DBC)基板的功率电子基板36的实现。DBC基板38具有作为非限制性示例可以由铜、铝、钢等形成的金属底板40。金属底板40具有第一表面42，作为非限制性示例，其被配置为耦合到散热器、母板等，并且金属底板40还具有在金属底板40的与第一表面42相对侧上的第二表面44。陶瓷层46的第一表面48耦合到金属底板40的第二表面44。陶瓷层46具有在陶瓷层46的与第一表面48相对侧上的第二表面50。图案52在陶瓷层46的第二表面50中形成，作为非限制性示例，其可以用许多用于蚀刻和成形陶瓷材料的图案化技术形成。陶瓷层46可以被半蚀刻，但是在实现中，蚀刻可以穿过陶瓷层46多于或少于一半。蚀刻可以通过湿蚀刻技术来实现。在其它实现中，陶瓷层46可以当在进行该层的固化、焙烧或烧结之前陶瓷材料仍然是柔软且可弯曲时，通过印刷、模制或冲压进行图案化。
DBC基板38具有与IMS 4类似的多个迹线20。具有在第一表面22和第二表面24之间测量的较大第二厚度28的迹线20与图案52对应，或者换句话说，位于图案52处或由图案52形成。类似于IMS 4，可以镀覆到迹线20上的镍层30被放置在每个迹线20顶上。
现在参考图4，在实现中，除了功率电子基板54缺少镍层30之外，它是类似于DBC基板38的DBC基板56。
现在参考图5-17，其中示出了形成IMS 4的方法。铜层96被首先处理，其中铜层96具有第一表面98和在铜层96的与第一表面98相对侧上的第二表面102。一层光致抗蚀剂104放置在第一表面98上，并且另一层光致抗蚀剂104放置在第二表面102上。在第一表面98上的光致抗蚀剂104中形成图案，如图6所示。这可以通过将光致抗蚀剂104的一部分暴露于紫外线(UV)光或使光致抗蚀剂104的一部分更不易(或更易于)被去除的其它曝光技术，并且然后用去除经处理(或未经处理)部分以形成图案的溶液显影光致抗蚀剂104来完成。
虽然仅示出了图案的单个部分，但是可以理解，图6只是一部分元件的特写视图，实际上，可以在光致抗蚀剂104中形成迹线和其它形状的图案。然后使用蚀刻过程将图案100蚀刻到铜层96的第一表面98中穿过在光致抗蚀剂104中形成的空间。这可以使用用于蚀刻铜的任何常规蚀刻机制来完成。图案100的形成形成具有第一厚度26的铜层96的位置和具有第二厚度28的其它位置，较小的第一厚度26对应于其中第一表面98已被蚀刻的图案化区域。从图7中可以看出，铜层96的蚀刻是不会一直穿过第二表面102的部分蚀刻。在一些实现中，蚀刻可以是半蚀刻。在其它实现中，图案100可以被蚀刻穿过铜层96多于或少于一半。
现在参考图8，在图案100已被蚀刻到第一表面98中之后，光致抗蚀剂的层104被去除。可以理解的是，放置在第二表面102上的光致抗蚀剂的层104用于防止第二表面102在蚀刻过程期间被蚀刻—例如，在用其中整个铜层96被放置在蚀刻溶液中的湿蚀刻进行蚀刻的情况下。可以在各种实现中采用用于去除光致抗蚀剂104的任何各种各样的常规方法(灰化、溶剂清洁等)。
现在参考图9，其中示出了如前所述具有第一表面8和第二表面10的金属底板6。还提供了具有第一表面14和第二表面16的介电层12，其在所示的实现中包括环氧树脂18。铜层96被定位成使得其第一表面98面对介电层12的第二表面16。
现在参考图10，其中示出了在通过将层压在一起的层压或其它压力接合过程被耦合在一起之后的铜层96、介电层12和金属底板6。在接合步骤期间，介电层12在组装的这个步骤期间在压力下流动，并且容纳图案100，如图10所示，将图案100嵌入到介电层12中。该接合/层亚步骤与介电层12中的图案100形成互补或基本上互补的图案。
参考图11，镍层30被镀覆或以其它方式沉积到铜层96上。如图12-14所示，光致抗蚀剂104的第一层106放置在镍30顶上，并且图案108在其中形成。虽然仅示出了图案108的一个空间，但是可以理解的是，这只是示出元件的一小部分的特写视图，因此实际上，可以在光致抗蚀剂104的第一层106中形成多个图案化区域。镀镍30和铜层96然后在图案108处被完全向下蚀刻到介电层12，并且然后光致抗蚀剂104的第一层106被去除，如图14所示。
然后如图15所示，光致抗蚀剂104的第二层110被涂覆到元件上，并且第二图案112在其中形成。虽然只示出了图案112的单个空间，但是可以理解的是，可以在其中形成多个空间。镍层30和铜层96然后在图案112处被向下完全蚀刻到介电层以形成迹线20，并且光致抗蚀剂104的第二层110被去除。迹线20中的一些具有第一厚度26并且一些具有第二厚度28—并且在所示的实现中，一些既具有第一厚度26又具有第二厚度28。
可以感知到的是，可以使用该过程的稍微修改的版本来形成图2所示的IMS 34，其中添加镍30的步骤是不必要的，并且相应地形成迹线20的蚀刻过程不涉及蚀刻穿过镍30。还可以理解的是，该过程可以被稍微修改以形成多于两个厚度的迹线20。作为非限制性示例，各层光致抗蚀剂104可以被涂覆到图8所示的铜层96上，在其中形成图案，并且然后蚀刻过程可以用于将第二图案蚀刻到铜层96中，如果蚀刻过程蚀刻到铜层96中的不同深度，那么可以用于在铜层96中形成与第一厚度26和第二厚度28不同的第三厚度。该过程可以被重复多次以在铜层96中形成许多厚度。这可以通过使铜层96的第二表面16保持平坦来完成，并且相应地，剩余的过程步骤与先前描述的那些过程步骤相同或完全相同。
图18-26示出了形成DBC基板38的过程，其在一些方面类似于上述用于形成IMS 4的过程，因为其涉及如先前描述的用于在后续处理中使用的图案化铜层。如在本文档中已经描述的，图案100在铜层96的第一表面98中形成。关于使陶瓷层成形，在陶瓷层46的第二表面50中形成与铜层96中的图案100互补或基本上互补的图案52。陶瓷层46中的图案52可以使用用于蚀刻或使陶瓷材料成形的各种技术中的任何一种来形成，包括光致抗蚀剂掩模和干蚀刻或湿蚀刻，或者通过在陶瓷材料被固化/干燥/焙烧/烧结之前的冲压/成型过程。如图19所示，铜层96、陶瓷层46和金属底板40通过用于在铜和陶瓷材料之间形成金属间或其它接合层的烧结或其它类似过程被接合在一起。镍层30通过图20所示的电镀或沉积耦合在铜层96顶上，并且在其顶上，添加光致抗蚀剂104的第一层106，如图21所示。图案108在第一层106中形成，如图22所示。如上所述，虽然只形成单个空间，但是在图案108中可以存在多个空间。镍层30和铜层96在间隙108处被完全蚀刻穿过，从而露出陶瓷层46，并且然后光致抗蚀剂104的第一层106被去除，如图23所示。
光致抗蚀剂104的第二层110然后被添加到元件，如图24所示，并且图案112在其中形成，如图25所示。再次，可以在图案112中构成多个空间。镍层30和铜层96在图案处被完全向下蚀刻穿过到陶瓷层46以形成迹线20，并且光致抗蚀剂104的第二层110被去除。一些迹线20具有第一厚度26并且一些具有第二厚度28，并且如果期望，该过程可以用于形成具有两个厚度的一些迹线20，如图26所示。与上述其它过程一样，通过对如以上相对于用于形成IMS 4以使铜层96成形的过程描述的过程进行稍微修改，可以存在多于两个迹线厚度。用于形成DBC基板56的过程在许多方面可以类似于用于形成DBC基板38的过程，不同之处在于不包括镀镍30(并且相应地没有被蚀刻穿过)。
图27示出了可以被认为是混合的功率电子基板58，因为它具有一些元件类似于IMS和一些元件类似于DBC基板。如前所述，使用了具有第一表面8和第二表面10的金属底板6。存在两个介电层60和90，并且陶瓷层66被夹在其间。第二介电层90具有第一表面92，其在与第二表面94的相对侧上，第一表面92被接合到金属底板6的第二表面10。
陶瓷层66的第一表面68其上具有接合图案70。这可以包括分散在陶瓷层的第一表面68上的接合脊72、锥形突起74、金字塔状突起76等。可以采用其它图案和/或形状来增加陶瓷层66和介电材料之间的表面积和/或表面相互作用。参考图27(和其上呈现附图的页)，接合图案70可以包括延伸穿过页面的表面的一系列离散元件(诸如当从上方观察时各个突起的网格或阵列)和/或延伸穿过页表面的行。第二介电层90的第二表面94容纳接合图案70。这可以通过表现为流体的第二介电层90来实现，其中当第二介电层90通过层压或其它压力过程与陶瓷层66接合时导致介电材料的局部流动以有效地形成与接合图案70互补或基本上互补的图案。第二介电层90可以由环氧树脂18形成，并且接合图案70可以帮助环氧树脂18充分地接合到陶瓷层66。
与第一表面68相对的陶瓷层66的第二表面78还包括接合图案80，其可以包括先前关于接合图案70描述的任何特征或特性，并且可以包括接合脊82、锥形突起84、金字塔形突起86等。可以使用其它图案和/或形状。第一介电层60的第一表面62容纳接合图案80，并且相应地，在第一表面62上形成互补或基本上互补的图案。第一介电层60可以具有第二介电层90的然后特性、特征等。与第一表面62相对的第一介电层60的第二表面64被接合到铜层96。
图28是以较小放大率示出使得接合图案70、80不可见的功率电子基板58的视图。在这点上，迹线20可以以与上面关于其它功率电子基板描述的类似方式在铜层96中形成。功率电子基板58可以具有均匀厚度的铜层96(并且相应地，迹线20)，或者铜层96可以在其中具有图案100，并且如图29和30所示，陶瓷层66可以在其中具有与图案100互补或基本上互补的图案88(并且可以通过本文所述的蚀刻过程形成)，使得将存在可以使用已经关于本文的其它功率电子基板描述的技术形成的变化厚度的迹线20。但是，在其它实现中，迹线20可以在没有变化厚度的情况下形成。
在本文公开的使用环氧树脂或树脂用于介电层的功率电子基板的实现中，介电层可以具有从其第一表面到其第二表面25微米或大约25微米至300微米或大约300微米的厚度。环氧树脂或树脂可以包括分散在其中的导热填料颗粒，诸如作为非限制性示例的SiO2、Al2O3、BN等。本文所述的铜层可以是铜箔，并且作为非限制性示例，可以具有从18微米或大约18微米至200微米或大约200微米或更大的厚度范围。在其中金属底板由铝形成的实现中，它们可以在第一和第二表面上具有耐酸铝(alumite)和/或阳极氧化的铝层。作为非限制性示例，一些金属底板可以具有从第一表面到第二表面1.5毫米或大约1.5毫米的厚度。
在本文其中使用陶瓷层的实现中，作为非限制性示例，陶瓷层可以包括氧化铝、氮化铝和其它高导热陶瓷或复合材料。可以使用高温氧化过程将铜层直接接合到陶瓷层上，其中铜和陶瓷在含有大约30ppm氧(或在原子百分比中大约1.5％的O2浓度)的氮气气氛中被加热到受控温度以形成将两者接合到陶瓷层的氧化物和铜的铜-氧共晶。在实现中，陶瓷层可以是Al2O3，并且铜-铝-尖晶石的薄层可以将铜层接合到陶瓷层。在实现中，陶瓷层可以是氮化铝，并且铜铝-氮化物的薄层可以通过首先氧化氮化铝的表面以通过高温氧化形成氧化铝层来形成。在实现中，铜层可以使用烧结过程被接合到陶瓷层。在特定实现中，烧结过程可以涉及熔化或软化包含在每个铜层和陶瓷层中的小颗粒，以将它们与相邻的小颗粒接合。在这个过程中，所说的小意味着微观颗粒。
图27-30所示的混合功率电子基板58，由于缺少直接的铜与陶瓷接合，因此不需要上述高温接合过程。此外，由于不需要高温接合或其它烧结过程，因此包括陶瓷层的基板58可以使用层压或其它压力接合过程来形成。
在切单(singulation)之前IMS面板的实现可以具有1平方米或大约1平方米的大小，并且可以具有正方形或矩形的形式。在切单之前的DBC基板面板的实现可以是晶片形状的，并且可以具有5英寸x7英寸或大约5英寸x7英寸的大小。
本文公开的功率电子基板的实现作为非限制性示例可以用作用于绝缘栅双极晶体管(IGBT)功率模块、智能功率模块(IPM)、功率集成模块(PIM)、功率金属-氧化物半导体场效应晶体管(MOSFET)等的基板。在实现中，半导体封装的端子可以由本文所述的铜层形成。使用本文公开的功率电子基板形成的封装可以包括顶部引线、侧引线、下引线、玻璃与金属密封件、表面安装件、液体冷却等。
PIM产品可以使用具有较厚铜迹线厚度的DBC基板，而IPM产品可以使用具有较薄铜迹线厚度的IMS基板。较薄的铜迹线对于用于路由的精细线路空间更好，而较厚的铜迹线对于功率电子器件的热和电性能更好。在实现中，本文公开的功率电子基板可以允许在单个基板上实现这两个优点。在这种实现中，较厚的铜迹线用于功率电子器件的电力线，而较薄的铜迹线可以用于具有精细间距的电路系统的其余部分，和/或用于精细节距电路系统，诸如用于一个或多个驱动器。使用一些更薄的铜迹线可以降低整体基板应力。
在特定实现中，功率电子器件的引线框架可以接合到本文所述的功率电子基板的顶层(铜或镍)。在实现中，这可以使用焊料来完成，诸如作为非限制性示例，使用Sn/Ag/Cu焊料。
如可以想象的，形成图17所示的IMS的过程可以通过随后的附加步骤形成层叠IMS。作为非限制性示例，第二介电层可以被层压在迹线(以及如果存在的话，镀镍)上，并且第二铜层(其中具有或不具有图案)然后可以耦合到第二介电层，其中迹线在第二铜层中后来形成，以形成用于功率电子器件的层叠IMS，如果期望，这些后来的迹线具有如先前关于其它迹线所述的多个厚度。
本文公开的基板的实现可以利用列为于2006年7月18日颁发给发明人Suzuki等人的标题为“Hybrid Integrated Circuit Device”的美国专利No.7,078,797中公开的原理，该专利的公开内容通过引用被完整地结合于此。此外，如在该参考文献中所示出的，诸如作为该参考文献的图1B中所示的非限制性示例，形成与基板的接地连接可以被并入到本文公开的功率电子基板设计中。作为非限制性示例，形成这种连接可以通过在处理期间使用本文所公开的方法蚀刻或以其它方式形成穿过介电材料、陶瓷层或其它绝缘层的通孔，并且然后使用导线接合等将管芯的表面上的电触头耦合到接地金属底板来完成。
此外，基板实现如通过使用在列为于2006年9月5日颁发给发明人Ochiai等人的标题为“Semiconductor Device and Hybrid Integrated Circuit Device”的美国专利No.7,102,211中所公开的原理在本文公开的实现，该申请的公开内容通过引用被整体地结合于此。本文公开的功率电子基板的实现可以用于形成混合集成电路(HIC)器件，诸如在该参考文献中公开的那些混合集成电路器件。如该参考文献所示的HIC封装的“熔丝引线”，诸如作为非限制性示例在该参考文献的图6B所示的那些(元件54，55)，可以由用于制造本文所述的迹线20的相同的铜层形成。
如那些的基板实现可以采用列为于2009年4月21日颁发给发明人Takakusaki等人的标题为“Method of Manufacturing Circuit Device”的美国专利No.7,521,290中公开的原理，该申请的公开内容通过引用被整体地结合于此。本文公开的将引线框架附接到多个基板(或者换句话说，在切单之前附接到包含多个非切单基板的单个面板)并且然后被切单的方法，诸如作为非限制性示例在该参考文献的图3A所示的元件，可以被并入到本文所公开的功率电子器件中和/或与本文所公开的功率电子器件一起使用。
如本文公开的那些基板的实现可以使用列为于2011年5月3日颁发给发明人Takukusaki等人的标题为“Circuit Device and Method of Manufacturing the same”的美国专利No.7,935,899中公开的原理，其公开内容通过引用被完整地结合于此。此外，如在该参考文献中所公开的，在单个封装内封装多个HIC基板，诸如在该参考文献的图1B中作为非限制性示例示出和在说明书中描述的，可以部分地通过根据本文公开的方法在单个面板中形成几个功率电子基板，并且然后诸如通过冲压或锯切单将每个单独的功率电子基板切单，并且如该参考文献的图1B所示在HIC模块之间互连管芯和其它部件来实现。
在本文公开的基板的各种实现中，可以采用列为于2013年5月28日颁发给发明人Wu的标题为“Advanced copper bonding(ACB)with ceramic substrate technology”的美国专利No.8,448,842中公开的原理，该申请的公开内容通过引用被完整地结合于此。其中关于将铜层接合到陶瓷层所公开的任何接合技术可以在形成本文公开的功率电子基板中使用，作为非限制性示例，包括：在陶瓷基板上通过在0.00133托和150摄氏度下溅射沉积形成具有小于1微米的厚度的铜膜；在室温下镀覆10-50微米的铜层，以及在高温、真空、负压惯性气体或H2分压的环境下通过扩散接合将铜箔接合到陶瓷基板。在实现中，铜层可以使用本文所述的方法通过在高达1000摄氏度(或更高，诸如大约1060至大约1080摄氏度)的烧结炉中加热以形成先前描述的共晶层被接合到氧化铝陶瓷层。在实现中，不需要在陶瓷层上溅射铜来形成铜层。
本文公开的包括镍层的基板的实现可以采用列为于2011年5月3日颁发给发明人Takakusaki等人的标题为“Circuit Device and Method of Manufacturing the same”的美国专利No.7,936,569中公开的方法和原理，该申请的公开内容通过引用被整体地结合于此。此外，其中描述当将管芯附接到铜迹线和/或在具有一个或多个迹线的管芯上电耦合电触头时使用的在铜迹线、散热元件以及其它元件上的镀镍的任何元件，诸如作为非限制性示例在该参考文献的图1C中所示和在其说明书中的相关描述中的元件，可以被并入到本文公开的功率电子基板和/或与本文公开的功率电子基板一起使用。此外，本文所述的绝缘层和/或介电层可以包括美国专利No.7,936,569中描述的树脂和/或绝缘层的任何元件、特性、特征等。
如本文公开的那些基板的实现可以采用列为于2006年9月7日公布的发明人Takakusaki等人的标题为“Circuit Device and its Manufacturing Process”的日本专利申请公开No.JP-2006-237561中公开的原理，该申请的公开内容通过引用被整体地结合于此。此外，其中公开当将管芯附接到铜迹线和/或在具有一个或多个迹线的管芯上电耦合电触头时使用的在铜迹线、散热元件以及其它元件上的镀镍的任何元件，诸如作为非限制性示例在该参考文献的图1C中所示和在其说明书中的相关描述中的元件，可以被并入到本文公开的功率电子基板和/或与本文公开的功率电子基板一起使用。此外，本文所述的绝缘层和/或介电层可以包括先前通过引用并入的美国专利No.7,936,569中描述的树脂和/或绝缘层的任何元件、特性、特征等。
如本文公开的那些基板的实现可以使用列为于2008年1月31日公布的发明人Mizutani等人的标题为“Hybrid Integrated Circuit Device”的日本专利申请公开No.JP-2008-022033中公开的原理制造，该申请的公开内容通过引用被完整地结合于此。此外，如其中在至少图6-8和10中及其说明书中的相关公开内容中公开的应用到基板的任何v-分数(v-score)技术可以应用到本文公开的功率电子基板和/或与本文公开的功率电子基板一起使用以帮助切单。在实现中，这样的v-分数可以应用到本文所述的金属底板。在实现中，可以利用双v-分数，其中多个v-分数位于金属底板的下侧，并且对应的多个v-分数位于金属底板的上侧，并且与金属底板的下侧的v-积分对准，以帮助切单。
参考图31，其中示出了半导体封装114的第一实现。如图所示，封装114包括电绝缘层116(其可以是陶瓷层或绝缘金属基板)和在层116的第一表面122处耦合到其上的金属底板118。多个金属迹线120被耦合到电绝缘层116的第二表面124。如可以观察到的，所述多个金属迹线中的一些具有与其它金属迹线不同的厚度，该厚度是垂直于电绝缘层116的第二表面124测量的。所述多个金属迹线120中的每一个由一层或多层金属形成。在特定实现中，金属可以是铜、铝、镍、金、镍和金、以及其任何组合中的一种。每个轨迹的横截面的形状取决于在每个轨迹中包含多少个金属层。金属底板118、电绝缘层116和所述多个金属迹线120被统称为用于半导体封装114的基板138。
半导体器件126、128在迹线的最上面暴露的金属层处接合到所述多个金属迹线120。取决于器件的类型，导线接合130、132可以用于将器件126、128连接到迹线120或者连接到其它器件。可以包括在各种实现中的半导体器件的示例包括功率器件、绝缘栅双极晶体管(IGBT)、二极管、金属氧化物半导体场效应晶体管(MOSFET)、控制芯片、表面安装器件(SMD)。导线接合导线130、132可以由铝、铜或金以及其任何合金制成。包括封装半导体器件126、128和基板138的至少一部分的模制化合物134。模制化合物可以是本文公开的任何模制化合物，并且可以包括含硅凝胶、环氧树脂和任何其它期望的模制化合物类型。如图所示，包括耦合到基板138的结构的封装电连接器136。
电绝缘层116可以由各种各样的材料(作为非限制性示例，包括陶瓷材料、Al2O3、Al4Si3、AlN、ZrO2)和其它电绝缘材料(包括本文档中公开的那些电绝缘材料材料)形成。金属底板118可以是镀的第一层铜，或者可以是接合/烧结的铜层，或者可以是阳极氧化的铝或接合/镀覆/烧结/层压到电绝缘层116上的铜层/片。
半导体封装的第一实现可以使用形成半导体封装的方法的实现来形成，其中使用的金属是铜(但是在各种实现中可以使用其它可蚀刻和可镀覆的金属)。图32示出了具有与第二表面122相对的第一表面124的电绝缘层116。图32示出了在第一铜层140已经被镀覆在第二表面122上并且第一铜层142已经被镀覆在第一表面124上之后存在的结构。图33示出了在第一铜层140已经使用本文公开的光致抗蚀剂或其它图案化材料进行图案化并使用本文公开的任何方法进行蚀刻以在层140中创建迹线144之后的结构。该方法的实现包括以下步骤：将附加的铜层镀覆在第一铜层140中形成的迹线144上，以及在每个附加层中形成与第一铜层中的迹线对应的迹线。镀敷附加铜层的这种过程可以在第一铜层140中的所有迹线144上均匀地进行，或者可以使用光致抗蚀剂图案化和选择性镀敷过程在特定迹线上选择性地进行。选择性或均匀地镀敷附加铜层的这种过程也可以在电绝缘层116的第一表面124上镀敷的第一铜层142上进行。
图34示出了在第一表面124和第二表面122上的附加铜层的镀敷和图案化之后的基板146。如可以看出的，第二表面122上的第一铜层140中的一些迹线144保持暴露在选定位置中，而其它迹线已用第二铜层148镀敷，并且一些已用第三铜层150镀敷。通过检查，第二铜层148的迹线的宽度152比/第一铜层140的迹线144的宽度更薄/更小(还可参见标号158之间的宽度)。此外，通过检查，第三铜层的迹线的宽度156也比第二铜层148的迹线的宽度更薄/更小。第二铜层148的迹线相对于第一铜层140的迹线在每一侧上的宽度差异和第三铜层150的迹线相对于第二铜层148的迹线在每一侧上的宽度差异可以被称为偏移距离。由于该偏移距离是在第二铜层148和第三铜层150的图案化和/或镀敷期间确定的，因此它可以被确定和/或计算。类似地，第一、第二、第三和任何附加铜层中的每一层的厚度可以基于期望的性能特性来确定和/或计算。
在各种实现中，各层的厚度和各层之间的偏移距离被选择以减少(一个或多个)铜层中的应力。作为非限制性示例，第一铜层的厚度可以为大约80微米，第二层的厚度可以为大约60微米，并且第三层的厚度可以为大约40微米，从而导致总层叠厚度为大约180微米。在一些、任何或所有铜层之间的偏移距离可以是大约50微米、大约75微米、大约100微米或大约200微米。可以在任何层之间使用这些偏移距离中的任何一个，即，在第一层和第二层之间、第二层和第三层之间以及在第三层和第四层之间。在特定实现中，迹线层叠中的最大偏移距离可以在第一和第二层之间。这样的设计可以有助于最有效地减少铜层中的应力。
可以在基板的第一侧122上使用相同的镀敷附加铜层的过程。图34示出了第一铜层118，其中第二铜层160镀敷在其顶部之上。由于在第一铜层118中可能没有迹线，因此对第二铜层118进行的图案化可以只是在第二铜层160的边缘处建立偏移距离162。当从电绝缘层116的边缘到第一铜层118的边缘的距离小于从电绝缘层116的边缘到第二铜层160的边缘的距离时，这种偏移距离162被建立。在各种实现中，可以使用多于两个铜层，并且在各种实现中，第一侧122上的任何铜层可以用迹线或其它导热特征进行图案化。
由于多层迹线的后退、阶梯形状，可能需要特别设计的焊料印刷模版来帮助实现焊料印刷以允许将半导体器件和其它器件接合到迹线上。这种模板可以是焊膏印刷模板，而不是需要基板146的表面平坦的典型的焊料印刷模版。虽然该过程流程在图32-33中被示为在单个封装级别上执行，但是普通技术人员将认识到，该过程也可以以多种封装大小执行，包括面板和多面板大小。
参考图35，其中示出了半导体封装164的第二实现。类似于图31所示的实现，封装164包括封装在模制化合物170中的各种半导体器件166、168。器件166、168被接合到迹线172、174。如可以观察到的，迹线172具有在垂直于电绝缘层178的第二表面176的方向上测量的大于迹线174的厚度。图35所示的封装实现164具有由如本文公开的IMS基板制成的电绝缘层178，并且具有接合到其的阳极化铝或铜底板180。迹线172、174是使用本文公开的使用IMS基板的各种方法形成的。图36示出了已被预蚀刻以包括至少两个不同层厚度的图案化铜层182如何位于电绝缘层178上方。图37示出了在将图案化铜层182与电绝缘层178层压并且然后对铜层182进行图案化和蚀刻之后的迹线172、174。由于迹线172、174的表面仍然是平坦的，因此，与图31-34所示的实现不同，可以使用标准的焊料印刷模板。
在创建迹线172、174之后，各种半导体器件166、168的接合、导线接合、封装电连接器/引脚接合和封装可以使用如本文档中描述的方法进行。
参考图38，其中示出了半导体封装184的第三实现。类似于图31和35所示的实现，封装184包含半导体器件186、188和迹线190、192，其中迹线具有垂直于电绝缘层196的第二表面194测量的两个不同的厚度。在封装实现184中，电绝缘层196是本文公开的陶瓷和/或类似材料。形成封装的过程类似于本文描述的涉及类似陶瓷类型基板的过程。参考图39，示出了在与电绝缘层196接合用于烧结之前的预图案化铜层198。本文档中公开的任何烧结方法和系统可用于各种实现中以执行烧结。图40示出了在烧结和图案化预图案化铜层198以形成迹线190、192之后的封装184的结构。在创建迹线190、192之后，各种半导体器件186、188的接合、导线接合、封装电连接器/引脚接合和封装可以使用本文档中描述的方法进行。
半导体封装实现114、164、184具有有两个或更多个厚度的迹线。因此，如本文档中所讨论的，需要更高电流的半导体器件可以选择性地定位/接合到较大厚度的那些迹线，并且涉及较低电流操作(逻辑、控制等)的器件可以被定位/接合到较薄的那些迹线。如本文所讨论的，这种封装类型可以具有减少的铜层应力、在更好的功率分配下操作、以更低的温度操作、消耗更少的功率等。
在以上描述提到封装/基板结构的特定实现以及制造和实现部件、子部件、方法和子方法的方法的地方，应当容易看出，在不脱离其精神的情况下，可以进行多种修改，并且这些实现、实现部件、子部件、方法和子方法可以应用到其它封装/基板结构和制造方法。

Claims (23)

1.一种用于半导体器件的半导体封装，所述封装包括：
基板，包括：
与电绝缘层耦合的金属底板；以及
在与耦合到所述金属底板的所述电绝缘层的表面相对的所述电绝缘层的表面上耦合到所述电绝缘层的多个金属迹线；
其中所述多个金属迹线包括至少两个不同的迹线厚度，其中所述迹线厚度是垂直于与所述金属底板耦合的电绝缘层的表面测量的；以及
至少一个半导体器件，所述至少一个半导体器件耦合到所述基板；
模制化合物，所述模制化合物封装功率电子器件和所述基板的至少一部分；以及
至少一个封装电连接器，所述至少一个封装电连接器与所述基板耦合。
2.如权利要求1所述的封装，其中所述多个金属迹线中的每个金属迹线包括铜。
3.如权利要求1所述的封装，其中所述金属迹线中的每个金属迹线包括镀覆到所述金属迹线的所述第二表面上的镍层、金层以及镍层和金层之一。
4.如权利要求1所述的封装，其中所述电绝缘层包括环氧树脂。
5.如权利要求1所述的封装，其中所述电绝缘层是绝缘金属基板(IMS)。
6.如权利要求1所述的封装，其中所述基板是直接接合铜(DBC)基板。
7.如权利要求1所述的封装，其中所述多个金属迹线包括两层或更多层，其中所述两层或更多层中的每层具有与每个其它层的横截面宽度不同的横截面宽度。
8.如权利要求1所述的封装，其中所述至少一个封装电连接器是从所述模制化合物延伸出的销。
9.一种功率电子基板，包括：
金属底板，包括第一表面和与所述第一表面相对的第二表面；
电绝缘层，包括耦合到所述金属底板的所述第二表面的第一表面，所述电绝缘层具有与所述电绝缘层的所述第一表面相对的第二表面；
多个金属迹线，每个金属迹线在所述金属迹线的第一表面处耦合到所述电绝缘层的所述第二表面，每个金属迹线具有与所述金属迹线的所述第一表面相对的第二表面；
其中所述金属轨迹中的至少一个金属轨迹具有沿着垂直于所述金属底板的所述第二表面的方向测量的、比也沿着垂直于所述金属底板的所述第二表面的方向测量的另一个金属迹线的厚度更大的厚度。
10.如权利要求9所述的功率电子基板，其中所述金属迹线中的至少一个包括沿着垂直于所述金属底板的所述第二表面的方向测量的两个不同大小的厚度。
11.如权利要求9所述的功率电子基板，其中所述多个金属迹线中的每个金属迹线包括铜。
12.如权利要求9所述的功率电子基板，其中所述金属迹线中的每个金属迹线包括镀覆到所述金属迹线的所述第二表面上的镍层。
13.如权利要求9所述的功率电子基板，其中所述电绝缘层包括环氧树脂。
14.一种形成半导体封装的方法，包括：
提供具有与第二表面相对的第一表面的电绝缘层；
将第一铜层镀覆到所述电绝缘层的所述第二表面上；
对第一铜层进行图案化；
通过蚀刻穿过所述第一铜层的暴露部分在所述第一铜层中形成迹线；
将第二铜层镀覆到所述第一铜层中的所述迹线上；
对所述第二铜层进行图案化；
通过蚀刻穿过所述第二铜层的暴露部分在所述第二铜层中形成与所述第一铜层中的所述迹线对应的迹线；
将至少一个半导体器件与所述第二铜层中的所述迹线中的至少一个迹线接合；
用模制化合物封装所述至少一个半导体器件；以及
将至少一个封装电连接器与所述第一铜层和所述第二铜层之一接合；
其中所述第二铜层的所述迹线的宽度比所述第一铜层的所述迹线的宽度薄偏移距离。
15.如权利要求14所述的方法，还包括：
将第三铜层镀覆到所述第二铜层中的所述迹线上；
对所述第三铜层进行图案化；
通过蚀刻穿过所述第三铜层的暴露部分在所述第三铜层中形成与所述第二铜层中的所述迹线对应的迹线；
将至少一个半导体器件与所述第三铜层中的至少一个迹线接合；
其中所述第三铜层的所述迹线的宽度比所述第二铜层的所述迹线的宽度薄偏移距离。
16.如权利要求14所述的方法，其中所述第一铜层和所述第二铜层具有垂直于所述电绝缘层的所述第二表面测量的不同厚度。
17.如权利要求14所述的方法，还包括：
在所述电绝缘层的所述第一表面上镀覆第一铜层；
对所述第一铜层进行图案化；
去除所述第一铜层的暴露部分；
将第二铜层镀覆在所述第一铜层上；
对所述第二铜层进行图案化；
去除所述第二铜层的暴露部分；
其中从所述电绝缘层的边缘到所述第一铜层的边缘的距离小于从所述电绝缘层的边缘到所述第二铜层的边缘的距离。
18.一种功率电子基板，包括：
介电层，包括第一表面和与所述第一表面相对的第二表面；
陶瓷层，具有在所述陶瓷层的第二表面上的接合图案，所述陶瓷层的所述第二表面与所述介电层的所述第一表面层压，所述介电层的所述第一表面被配置为容纳所述陶瓷层的所述第二表面的所述接合图案；以及
多个铜迹线，每个铜迹线在所述介电层的所述第二表面处和在所述铜迹线的第一表面处耦合到所述介电层。
19.如权利要求18所述的功率电子基板，其中所述介电层包括环氧树脂。
20.如权利要求18所述的功率电子基板，其中所述陶瓷层的第一表面包括接合图案，所述陶瓷层的所述第一表面与第二介电层的第二表面层压，所述第二介电层的所述第二表面被配置为容纳所述陶瓷层的所述第一表面的所述接合图案，所述功率电子基板还包括具有第一表面和第二表面的金属底板，所述金属底板的所述第二表面与所述金属底板的所述第一表面相对，所述金属底板的所述第二表面耦合到与所述第二介电层的所述第二表面相对的所述第二介电层的第一表面。
21.如权利要求18所述的功率电子基板，其中所述陶瓷层的所述第二表面的所述接合图案包括接合脊。
22.如权利要求18所述的功率电子基板，其中所述陶瓷层的所述第二表面的所述接合图案包括锥形和金字塔形突起之一。
23.如权利要求18所述的功率电子基板，其中所述多个铜迹线包括沿着基本上垂直于所述金属底板的所述第二表面的方向测量的至少两个不同大小的迹线厚度。
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