CN208336187U - 半导体封装 - Google Patents

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育升·林
弗朗西斯·J·卡尼
言廷·温
志雄·周
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Cypress Semiconductor Corp
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Abstract

本实用新型涉及一种半导体封装。形成半导体封装包含：将导电元件与衬底耦合；将第一裸片与所述导电元件中的一或多者耦合；以及将所述第一裸片和导电元件至少部分地包封在第一模塑层中。将第一再分布层RDL放置在所述第一模塑层之上，且与所述第一裸片电耦合。第二裸片与所述第一RDL耦合，且所述第二裸片和第一RDL至少部分地包封于第二模塑层中。第二RDL形成于所述第二模塑层上方，且与所述第二裸片电耦合。第三模塑层至少部分地包封所述第二RDL。去除所述衬底的一部分，以暴露(且将焊接掩模施加到)所述导电元件和所述第一模塑层的表面，从而形成堆叠嵌入式封装。

Description

半导体封装
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2017年5月15日、申请号为201720533023.8、实用新型名称为“半导体封装”的实用新型专利申请。
技术领域
本实用新型的方面大体上涉及半导体封装。更特定实施方案涉及嵌入式堆叠裸片半导体封装。
背景技术
半导体装置，例如集成电路等，常常包覆在一或多个保护元件中，例如模塑化合物，其保护裸片和/或其它元件免受损害、湿气、污染等。一种(至少部分地)包覆的半导体装置，包含包覆或包封化合物，与在包封化合物外部或穿过所述包封化合物暴露的任何电触点一起，常常被称作封装。在一些情况下，多个裸片可包含于单个封装中。
实用新型内容
形成半导体封装(封装)的方法的实施方案可包含：将多个导电元件与衬底耦合；将第一半导体裸片与所述多个导电元件中的一或多者耦合；将所述第一半导体裸片和所述多个导电元件至少部分地包封在模塑化合物中，从而形成第一模塑层；在所述第一模塑层之上形成第一再分布层(RDL)，所述第一再分布层与所述第一半导体裸片电耦合；将第二半导体裸片与所述第一再分布层耦合；将所述第二半导体裸片和所述第一再分布层至少部分地包封在模塑化合物中，从而形成第二模塑层；在所述第二模塑层之上形成第二再分布层(RDL)，所述第二再分布层与所述第二半导体裸片电耦合；将所述第二再分布层至少部分地包封在模塑化合物，从而形成第三模塑层；将所述衬底的至少一部分从所述多个导电元件且从所述第一模塑层去除，从而暴露所述多个导电元件的表面以及所述第一模塑层的表面，以及；将焊接掩模施加到所述多个导电元件的所述暴露表面的部分以及所述第一模塑层的所述暴露表面的部分，从而形成堆叠嵌入式封装。
形成半导体封装(封装)的方法的实施方案可包含以下各项中的一个、所有或任一者：
将所述第一再分布层与所述多个导电元件中的一或多者电耦合。
可使用压缩模塑法来形成第一模塑层、第二模塑层和第三模塑层。
将第三半导体裸片与所述多个导电元件中的一或多者耦合，且将所述第三半导体裸片至少部分地包封在所述第一模塑层中。
所述堆叠嵌入式封装可不包含循序堆积(SBU)层压衬底。
所述堆叠嵌入式封装可不包含接合线，且不包含导电夹。
通过一或多个导电支柱将所述第一再分布层与所述第一半导体裸片电耦合，通过一或多个导电支柱将所述第二再分布层与所述第二半导体裸片电耦合，且通过一或多个导电支柱将所述第二再分布层与所述第一再分布层电耦合。
将散热装置与所述第二再分布层耦合且将所述散热装置至少部分地包封在所述第三模塑层中，其中所述散热装置的一部分通过所述第三模塑层中的开口在所述封装的外表面上暴露。
形成半导体封装(封装)的方法的实施方案可包含：将多个导电元件与衬底耦合；将第一半导体裸片与所述多个导电元件中的一或多者耦合；将所述第一半导体裸片和所述多个导电元件至少部分地包封在模塑化合物中，从而形成第一模塑层；穿过所述第一模塑层形成一或多个第一通孔，以暴露所述第一半导体裸片的一或多个表面；用导电材料来至少部分地填充所述一或多个第一通孔，从而形成一或多个第一支柱；在所述第一模塑层之上形成第一再分布层(RDL)，所述第一再分布层通过所述一或多个第一支柱，与所述第一半导体裸片电耦合；将第二半导体裸片与所述第一再分布层耦合；将所述第二半导体裸片和所述第一再分布层至少部分地包封在模塑化合物中，从而形成第二模塑层；穿过所述第二模塑层形成一或多个第二通孔，以暴露所述第二半导体裸片的一或多个表面；用导电材料来至少部分地填充所述一或多个第二通孔，从而形成一或多个第二支柱；在所述第二模塑层之上形成第二再分布层(RDL)，所述第二再分布层通过所述一或多个第二支柱，与所述第二半导体裸片电耦合；将所述第二再分布层至少部分地包封在模塑化合物中，从而形成第三模塑层；将所述衬底的至少一部分从所述多个导电元件且从所述第一模塑层去除，从而暴露所述多个导电元件的表面以及所述第一模塑层的表面，以及；将焊接掩模施加到所述多个导电元件的所述暴露表面的部分，且施加到所述第一模塑层的所述暴露表面的部分，从而形成堆叠嵌入式封装。
形成半导体封装(封装)的方法的实施方案可包含以下各项中的一个、所有或任一者：
将所述第一再分布层与所述多个导电元件中的一或多者电耦合。
可使用压缩模塑法来形成第一模塑层、第二模塑层和第三模塑层。
将第三半导体裸片与所述多个导电元件中的一或多者耦合，且将所述第三半导体裸片至少部分地包封在所述第一模塑层中。
所述堆叠嵌入式封装可不包含循序堆积(SBU)层压衬底，不包含接合线，且不包含导电夹。
穿过所述第二模塑层形成一或多个第二通孔可使所述第一再分布层的一或多个表面暴露，且所述第二再分布层可通过所述一或多个第二支柱与所述第一再分布层电耦合。
将散热装置与所述第二再分布层耦合且将所述散热装置至少部分地包封在所述第三模塑层中，其中所述散热装置的一部分通过所述第三模塑层中的开口在所述封装的外表面上暴露。
形成半导体封装(封装)的方法的实施方案可包含：将多个导电元件与衬底耦合；将第一半导体裸片与所述多个导电元件中的一或多者耦合；用光致抗蚀剂材料来至少部分地涂覆所述第一半导体裸片和所述多个导电元件，从而形成第一光致抗蚀剂层；使所述第一光致抗蚀剂层图案化，从而形成使所述第一半导体裸片的一或多个表面暴露的一或多个第一通孔；用导电材料至少部分地填充所述一或多个第一通孔，从而形成一或多个第一支柱；去除所述第一光致抗蚀剂层；将所述第一半导体裸片、所述多个导电元件和所述一或多个第一支柱至少部分地包封在模塑化合物中，从而形成第一模塑层；在所述第一模塑层之上形成第一再分布层(RDL)，所述第一再分布层与所述第一半导体裸片电耦合；将第二半导体裸片与所述第一再分布层耦合；用光致抗蚀剂材料至少部分地涂覆所述第二半导体裸片和所述第一再分布层，从而形成第二光致抗蚀剂层；使所述第二光致抗蚀剂层图案化，从而形成使所述第二半导体裸片的一或多个表面暴露的一或多个第二通孔；用导电材料至少部分地填充所述一或多个第二通孔，从而形成一或多个第二支柱；去除所述第二光致抗蚀剂层；将所述第二半导体裸片、所述第一再分布层和所述一或多个第二支柱至少部分地包封在模塑化合物中，从而形成第二模塑层；在所述第二模塑层之上形成第二再分布层(RDL)，所述第二再分布层通过所述一或多个第二支柱与所述第二半导体裸片电耦合；将所述第二再分布层至少部分地包封在模塑化合物中，从而形成第三模塑层；将所述衬底的至少一部分从所述多个导电元件且从所述第一模塑层去除，从而使所述多个导电元件的表面和所述第一模塑层的表面暴露，以及；将焊接掩模施加到所述多个导电元件的所述暴露表面的部分，且施加到所述第一模塑层的所述暴露表面的部分，从而形成堆叠嵌入式封装。
形成半导体封装(封装)的方法的实施方案可包含以下各项中的一个、所有或任一者：
将所述第一再分布层与所述多个导电元件中的一或多者电耦合。
可使用压缩模塑法来形成第一模塑层、第二模塑层和第三模塑层。
将第三半导体裸片与所述多个导电元件中的一或多者耦合，且将所述第三半导体裸片至少部分地包封在所述第一模塑层中。
所述堆叠嵌入式封装可不包含循序堆积(SBU)层压衬底，不包含接合线，且不包含导电夹。
穿过所述第二光致抗蚀剂层形成所述一或多个第二通孔可使所述第一再分布层的一或多个表面暴露，且所述方法可进一步包含通过所述一或多个第二支柱，将所述第二再分布层与所述第一再分布层电耦合。
所述第二再分布层可通过所述一或多个第二支柱且通过所述第一再分布层，与所述多个导电元件中的一或多者耦合。
将散热装置与所述第二再分布层耦合且将所述散热装置至少部分地包封在所述第三模塑层中，其中所述散热装置的一部分通过所述第三模塑层中的开口在所述封装的外表面上暴露。
所属领域的一般技术人员从描述和图式，且从所附权利要求书，将明白前述和其它方面、特征和优点。
附图说明
下文将结合附图描述实施方案，其中相同名称表示相同元件，且：
图1代表性地说明用于形成图14和31的半导体封装的第一方法中的处理步骤；
图2代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图3代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图4代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图5代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图6代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图7代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图8代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图9代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图10代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图11代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图12代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图13代表性地说明用于形成图14和31的半导体封装的第一方法中的另一处理步骤；
图14示出使用图1到13中代表性地说明的处理步骤形成的半导体封装的横截面图；
图15代表性地说明用于形成图14和31的半导体封装的第二方法中的处理步骤；
图16代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图17代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图18代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图19代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图20代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图21代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图22代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图23代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图24代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图25代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图26代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图27代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤：
图28代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图29代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图30代表性地说明用于形成图14和31的半导体封装的第二方法中的另一处理步骤；
图31示出使用图15到30中代表性地说明的处理步骤形成的半导体封装的横截面图；
图32示出另一半导体封装的元件的横截面图；
图33示出散热装置的三个实施方案的横截面视图，以及；
图34示出包含散热装置的半导体封装的实施方案的横截面图。
具体实施方式
本实用新型、其方面和实施方案不限于本文所揭示的特定组件、组合件程序或方法元素。此项技术中已知的符合既定嵌入式堆叠裸片封装和相关方法的许多额外组件、组合件程序和/或方法元素将变得显而易见来与来自本实用新型的特定实施方案一起使用。因此，举例来说，尽管揭示特定实施方案，但此类实施方案和实施组件可包括如本领域中针对与既定操作和方法一致的此类嵌入式堆叠裸片封装和相关方法以及实施组件和方法已知的任何形状、大小、风格、类型、型号、版本、量度、浓度、材料、数量、方法元素、步骤和/或类似者。
现在参考图1到14，说明用于形成半导体封装(封装)2的过程的实施方案。图14中示出完成的封装。所述封装是堆叠嵌入式封装4，且包含多个导电元件12，包含水平部件14和垂直部件16。第一半导体裸片(裸片)22耦合在水平部件中的一者之上，且导电支柱(第一支柱)60将第一裸片与第一再分布层(第一RDL)64耦合。所述第一裸片、第一支柱和水平部件包含在所述封装的第一模塑层50内。在第一模塑层顶上的第二模塑层66包含第二半导体裸片(裸片)32，以及导电支柱(第二支柱)76，其将第二裸片与第二再分布层(第二RDL)耦合，所述第二RDL包含于第三模塑层82中。第三半导体裸片(裸片)42与所述水平部件和/或垂直部件中的一或多者耦合，且在所述第一模塑层内。第一RDL通过垂直部件中的一者将第一裸片与第三裸片电耦合，且将第一裸片与第二裸片电耦合。第二裸片和第三裸片通过路径电耦合，所述路径包含第二再分布层、介于第二再分布层与第一再分布层之间的导电柱(柱)79、第一再分布层，以及垂直部件中的一者，以及水平部件中的一者。若干焊接掩模94耦合在封装的底部，在第一模塑层的若干部分和水平部件的若干部分之上。
图31示出类似于图14中所示的封装2的半导体封装2，但图14中所示的封装是使用图1到14中代表性地说明的第一过程或方法来形成的，而图31的封装是使用图15到31中代表性地说明的第二过程或方法来形成的，如现在将描述。
参看图1，形成半导体封装2的第一方法包含在衬底6的第一表面8上形成若干导电元件12。所述导电元件包含水平部件14和垂直部件16。所述衬底具有与第一表面相对的第二表面10。所述衬底可由任何材料形成，且所述衬底和导电元件中的一者或两者可包含于预先形成的框架中。所述导电元件可由任何金属或其它导电材料形成。各种处理技术可用于形成元件12，包含沉积、溅镀、电镀、无电极电镀、蚀刻和相关光刻和/或掩蔽步骤。
第一半导体裸片(裸片)(第一裸片)22耦合在水平部件中的一者之上，使得第一裸片的至少一个电接点以此电耦合。可使用任何类型的裸片，例如绝缘栅双极晶体管(IGBT)、场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、双极结晶体管(BJT)等，但在示出的实施方案中，第一裸片是FET 24，且配置在封装中，使得其相对于一或多个其它FET为高侧FET(HSFET)。FET 24具有栅极、源极和漏极接点，其中这三个接点中的一者与水平部件中的一者耦合。
下文将描述第二半导体裸片(裸片)(第二裸片)，但在实施方案中，第三半导体裸片(裸片)(第三裸片)42与如图2中示出的水平和垂直部件中的一或多者耦合。如图2示出，第三裸片与三个水平部件和两个垂直部件电耦合(左和右垂直部件又各自与水平部件中的一者一体地形成)。第三裸片42是驱动器44，且可使用如上文相对于第一裸片所描述的任何类型的裸片来形成。在图2中，第三裸片是FET驱动器。在示出的实施方案中，第三裸片具有全部在裸片的一侧或一个表面上的栅极、源极和漏极接点，使得电耦合器46(其在代表性实例中，全部为焊接凸点48)全部位于裸片的一侧，以将那些接点与导电元件12耦合。在其它配置中，第三裸片可倒装，且使用线接合与导电元件12耦合。
不同裸片配置，例如在裸片的两侧具有电接点或垫的第一裸片，以及仅在裸片的一侧具有电接点或垫的第三裸片，仅为代表性实例，来示出导电元件12的配置可经配置以接收任一类型的裸片，且所述封装的任何裸片均可具有任一配置。因此，第一裸片、第三裸片和(下文描述的)第二裸片(连同包含于封装中的任何其它裸片)中的任一者可仅在一侧/表面上具有电接点/垫或类似者，且可在多个表面/侧上具有电接点/垫或类似者，包含如相对于第一裸片的代表性实例所示的对置表面/侧。
在实施方案中，导电元件可胶合、使用粘合剂来粘合、焊接、接合或以其它方式与衬底耦合。作为非限制性实例，第一裸片可使用焊膏和加热步骤与其对应的水平部件耦合。
一旦第一裸片和第三裸片就位，其就至少部分地包封于第一模塑层(包覆模塑件)50中。第一模塑层具有第一表面52和与所述第一表面相对的第二表面54，且由模塑化合物56形成。在模塑工艺之后，可使用研磨/抛光过程来将包封物/模塑件研磨到所要水平，以便形成垂直部件的暴露表面18，和/或使其与第一模塑层的顶部齐平。形成一或多个第一通孔58，来暴露如图4中示出的第一裸片的电接点28的表面26。如先前所描述，第一裸片仅为一个裸片配置的代表性实例，因此在其中第一裸片在其上部侧具有电接点的本实用新型案例中，可形成通孔来接近所述电接点，而如果将第一裸片配置成第三裸片，那么将不需要通孔，而是可使用一或多个垂直部件来形成接点。第一裸片的电接点28是垫30，但在其它实施方案中，它们可具有其它配置。可使用激光钻孔工艺来形成第一通孔，但可使用其它过程，例如选择性蚀刻。
接着使用电镀或其它沉积工艺来在与第一裸片的垫耦合的第一模塑层中形成导电支柱(第一支柱)60，如图5中示出。第一支柱填充第一通孔。可使用任何类型的电镀或材料沉积技术，例如电镀或无电极电镀、溅镀、化学气相沉积(CVD)等。第一支柱可由任何导电材料62形成。接着可进行第二研磨过程，来使第一模塑层的上表面与垂直部件和第一支柱的上表面齐平，使得它们全部彼此齐平。
第一再分布层(第一RDL)64形成于如图6中示出的第一模塑层的上表面之上。这可使用任何材料沉积技术用任何导电材料形成，且在代表性实例中，使用电镀过程(例如电镀或无电极电镀)由铜形成。在代表性实例中，图6示出第一裸片和第三裸片通过包含第一支柱中的一者、第一RDL的一部分以及垂直部件中的一者的路径彼此耦合。因此，第一RDL可用于电耦合第一和第三裸片，且(如下文将示出)还可用于耦合所述第一和第二裸片和/或第二和第三裸片。
图7示出与第一RDL耦合使得其与第一裸片电耦合的第二半导体裸片(裸片)(第二裸片)32。示出的实施方案中的第二裸片在两侧具有电接点38，类似于第一裸片的代表性实例，但在其它实施方案中，其可具有类似于第三裸片的配置，其中其仅在裸片的一侧具有电接点，且封装的其它元件(通孔、RDL等)可经配置以仍进行各种裸片和/或其它封装元件之间的适当的电耦合。在图中，第二裸片的电接点是垫40，但在其它实施方案中，它们可具有其它配置。第二裸片可为如先前相对于其它裸片所描述的任何类型的裸片，但在示出的实施方案中，其为FET 34，所述FET在封装中相对于封装的一或多个其它裸片配置为低侧FET(LSFET)。
第二模塑层(包覆模制件)66用以至少部分地包封第二裸片和第一RDL，如图8中示出。第二模塑层由模塑化合物72(其可为与第一模塑层相同或不同的模塑化合物)形成，且具有第一表面68和与第一表面相对的第二表面70。
使用上文相对于第一通孔所述的任何过程，将一或多个第二通孔74形成于第二模塑层中，以暴露第二裸片和/或第一RDL的表面36。图9中示出三个第二通孔74，但最右通孔未标记。使用上文针对第一支柱所描述的方法中的任一者，形成导电支柱(第二支柱)76和导电支柱79，且所述支柱填充在第二通孔中，如图10中示出。图10还示出后来施加的第二再分布层(第二RDL)80，但首先形成支柱76和79。在形成支柱76和79之后，可使用第三研磨过程来使第二模塑层的顶部表面与支柱76和79的暴露的上表面齐平。支柱76和79由导电材料78形成。
使用上文针对第一RDL描述的过程中的任一者来形成第二RDL 80。图10示出第二RDL通过包含支柱76、第二RDL、支柱79、第一RDL、垂直部件中的一者以及水平部件中的一者的路径，来电耦合第二裸片与第三裸片。可进行其它耦合，例如第二RDL也可将图10中所示的第二裸片的最左上接点与封装内部或外部的一或多个其它元件耦合。
图11示出使用第三模塑层(包覆模制件)82来至少部分地包封第二RDL。第三模塑层由模塑化合物88形成，其可为与第一和/或第二模塑层相同的材料，或可由不同材料形成。第三模塑层具有第一表面84和与所述第一表面相对的第二表面86。
图12示出将材料从衬底去除从而形成通孔90，从而形成水平部件和垂直部件以及第一模塑层的暴露表面20。这可任何材料去除技术来进行，例如激光钻孔、蚀刻等。在代表性实例中，使用蚀刻工艺。所述衬底的带92保持无破损，以促进进一步处理。施加焊接掩模94，如图13到14中示出，以覆盖组合件的底部表面的一些区域，且在水平和垂直部件之后与母板、印刷电路板(PCB)或一些其它元件耦合时，防止不同区域中的焊料球和/或焊膏彼此接触。任何类型的焊接掩模材料均可用于所述焊接掩模。
在图14中，已经去除带92，且封装2完全形成。如图14中所见，封装是三维(3D)堆叠裸片嵌入式封装，其中第一和第三裸片位于第一模塑层内，且第二裸片位于第一模塑层之上的第二模塑层内。本文所描述的方法因此至少部分地用于将裸片堆叠在封装内。在代表性实例中，上文所述的支柱是铜柱，但在其它实施方案中，可使用其它导电材料。如上文所描述，封装可使用焊料或其它耦合机构与PCB或其它元件耦合。图14的配置示出任何裸片的任一侧(顶部或底部)可使用RDL、支柱和/或水平/垂直部件，与任何其它裸片的任一侧(顶部或底部)耦合。
图15到31示出形成半导体封装(封装)2的第二方法。图31示出完成的封装，其类似于先前已经描述的图14。
参看图15，提供衬底，且包含水平部件和垂直部件的导电元件与之耦合，如先前描述。图16示出第一和第三裸片的放置，其类似于先前描述的过程。
图17示出已形成为至少部分地包封或覆盖第一和第三裸片以及导电元件的大部分的第一光致抗蚀剂层96。第一光致抗蚀剂层由光致抗蚀剂材料104形成，且具有第一表面98和与第一表面相对的第二表面100。图18示出形成于第一光致抗蚀剂层中的第一通孔102。这些可通过使光致抗蚀剂层的若干部分图案化和暴露且在暴露之后去除光致抗蚀剂材料中的一些来形成。图19示出使用先前描述的方法中的任一者形成的第一支柱，其填充第一通孔，且在图20中，使用已知过程来完全去除第一光致抗蚀剂层。
在图21中，施加第一模塑层，且接着可执行研磨过程，使得支柱、第一模塑层和垂直部件的上表面齐平。因此，在图21中所示的方法步骤处，部分形成的封装可具有与图5中所示的先前方法的配置相同的配置。图22到23同样地分别示出与先前相对于图6到7描述的配置和过程类似的配置和过程。
在图24处，施加第二光致抗蚀剂层106。第二光致抗蚀剂层由光致抗蚀剂材料114形成，且包含第一表面108和第二表面110。使用上文所述的过程中的任一者，将第二通孔112形成于第二光致抗蚀剂层中，如图25中示出。图25中示出三个第二通孔112，但最右通孔未标记。第二通孔使第二裸片的电接点暴露，且使第一RDL暴露(使用最右通孔)。接着使用上文所述的过程中的任一者来形成支柱76/79，从而填充第二通孔，如图26中示出。接着完全去除第二光致抗蚀剂层，且施加第二模塑层。
在此之后，处理继续，如图27到31中示出，分别类似于上文针对图10到14已经描述的那样。在图31中，示出完成的封装2，其类似于图14的封装2，但使用不同过程来制成。
如先前在某一程度上所描述，在实施方案中，第一裸片是HSFET，且第二裸片是LSFET。在其它实施方案中，这些可逆转，例如以图32的元件116示出，其中顶部FET 118是HSFET 120，且底部FET 128是LSFET 130。示出电耦合器138，其将与LSFET的栅极接点132和源极接点134耦合。LSFET的漏极接点136将与HSFET的源极接点124耦合。HSFET的栅极接点122和漏极接点126可与封装内部或外部的其它元件耦合。电耦合器138、HSFET和LSFET之间的耦合未图示，但可使用先前描述的技术中的任一者来形成，使得LSFET可形成于第一模塑层中，HSFET形成于第二模塑层中，等等，其中支柱耦合各种元件，但图32中未示出这些元件。在其它实施方案中，这些元件中的一或多者可直接堆叠和/或焊接在一起(或以其它方式机械/电耦合)，而不使用支柱。电耦合器138可为经模塑互连装置(MID)的一部分。
本文所描述的方法可用来在PCB内形成嵌入式封装，或可用于形成独立的单独封装。在各种实施方案中，形成本文所述的封装的方法的基本和新颖方面中的一者是形成所述封装而无任何PCB层压步骤/过程。在各种实施方案中，形成本文所述的封装的方法的基本和新颖方面中的一者是形成封装，而不使用任何循序堆积(SBU)层压衬底，且不使用SBU层压工艺。如本文所使用SBU层压衬底被定义为多层核心衬底，其经配置以在第一侧以及与第一侧相对的第二侧两者上接纳层合的内建层。SBU层压过程在本文中定义为将一或多个裸片与多层核心衬底耦合，且通过层压工艺将一或多个内建层添加到所述多层核心的第一侧，并通过层合工艺将一或多个内建层添加到所述多层核心的与第一侧相对的第二侧。
在实施方案中，可排除本文所述的焊接掩模中的任一者，且其余元件(例如除焊接掩模94之外，图14或31中所示的所有元件)可形成完成的封装。可使用压缩模塑法来形成本文所述的模塑层中的任一者。
在实施方案中，本文所述的封装可包含一或多个多芯片模块(MCM)，替代或补充本文所述的HSFET/LSFET裸片。在一些情况下，可使用相同的导电柱来机械和/或电耦合多个裸片和/或其它元件。任何给定支柱的导电材料可与其它支柱的导电材料相同或不同。上文所述的所述第一和第二光致抗蚀剂层可由相同或不同光阻材料形成。
在实施方案中，如图中可见，在形成本文所述的封装的过程中不使用电线和夹，切完成的封装中不存在电线和夹。如图中所见，形成本文所述的通孔中的任一者可使裸片的表面和/或RDL中的一或多者的表面暴露。
半导体封装的实施方案可进一步包含用于散热的一或多个元件。现参看图34，示出半导体封装(封装)140，其为堆叠嵌入式封装142。封装140包含散热装置144，其也在图33的顶部示出。散热装置144包含直接接合铜(DBC)衬底146，其包含夹在第一铜层150与第二铜层152之间的陶瓷层148。图33的中间图像示出散热装置154，其包含陶瓷层和第一铜层，但不包含第二铜层。图33的底部图像示出散热装置156，其包含陶瓷层但不包含铜层。
作为非限制性实例，散热装置中的任一者的陶瓷层可由Al2O3、Si3N4或AlN形成。一或多个铜层可通过电镀、熔结、厚膜沉积或一些其它材料沉积/接合技术形成。
图34示出散热装置可与第二再分布层耦合，且至少部分地包封于第三模塑层中，但散热装置的一部分通过第三模塑层中的开口，在封装的外表面处暴露。在图34中所示的代表性实例中，通过第三模塑层中开口83来暴露第一铜层150的上表面。封装140包含散热装置144，其为具有两个铜层的DBC衬底。当使用此散热装置时，可通过焊接或熔结或本实用新型中揭示的任何其它方法，来将第二铜层与第二再分布层接合。在包含散热装置154或156的封装的实施方案中，不存在第二铜层，且可使用导热胶(例如导热环氧树脂或膏状物或类似者)将散热装置的陶瓷层与第二再分布层接合。
当第二半导体裸片32是电力/高电压裸片158(如在图34中)时，包含散热装置的封装可特别有用，因为与其它半导体裸片相比，电力半导体裸片可需要较大的散热。在实施方案中，散热装置可充当散热片，来将热量抽离电力半导体裸片。在实施方案中，电耦合器46(或其它电耦合器)，而不是焊接凸点48，可由导电支柱160形成，如图34中示出。这些可为任何形状，例如圆柱形或立方形，且可由任何导电材料(例如铜)形成。在形成半导体封装的实施方案中，一或多个层162可形成于导电元件12与衬底6之间，如图34中所见，例如粘合剂或类似者，其可或可不其后在图12和29中分别示出的处理步骤期间去除，但如果与其若干部分相比，粘合剂更具导电性，那么可去除粘合剂，且可保留其它部分(直接在导电元件12下方)，例如通过一或多个额外处理步骤，其可包含或可不包含额外图案化/蚀刻步骤。
作为非限制性实例，第一模塑层中的第一通孔58、第二模塑层中的第二通孔74，和/或第二模塑层中的第二通孔112中的任一者可为使用机械工艺和/或化学工艺(例如激光钻孔、湿式蚀刻、等离子蚀刻等)形成的穿模具通孔(TMV)。
一种形成半导体封装(封装)的方法包含：将多个导电元件与衬底耦合；将第一半导体裸片与所述多个导电元件中的一或多者耦合；以及将所述第一半导体裸片和所述多个导电元件至少部分地包封在模塑化合物中，从而形成第一模塑层。所述方法进一步包含在第一模塑层之上形成第一再分布层(RDL)，其中所述第一再分布层与第一半导体裸片电耦合。第二半导体裸片与第一再分布层耦合，且第二半导体裸片和第一再分布层至少部分地包封于模塑化合物中，从而形成第二模塑层。所述方法进一步包含：在第二模塑层之上形成第二再分布层(RDL)，其中所述第二再分布层与所述第二半导体裸片电耦合；将所述第二再分布层至少部分地包封在模塑化合物中，从而形成第三模塑层；将所述衬底的至少一部分从所述多个导电元件且从所述第一模塑层去除，从而暴露所述多个导电元件的表面和所述第一模塑层的表面。将焊接掩模施加到所述多个导电元件的暴露表面的若干部分，且施加到所述第一模塑层的暴露表面的若干部分，从而形成堆叠嵌入式封装。
所述方法包含将所述第一再分布层与所述多个导电元件中的一或多者电耦合。
所述方法包含使用压缩模塑法来形成第一模塑层、第二模塑层和第三模塑层。
所述方法包含将第三半导体裸片与所述多个导电元件中的一或多者耦合，以及将第三半导体裸片至少部分地包封在第一模塑层中。
所述堆叠嵌入式封装并不包括循序堆积(SBU)层压衬底。
所述堆叠嵌入式封装不包含接合线，且不包含导电夹。
所述方法包含通过一或多个导电支柱将所述第一再分布层与所述第一半导体裸片电耦合，通过一或多个导电支柱将所述第二再分布层与所述第二半导体裸片电耦合，且通过一或多个导电支柱将所述第二再分布层与所述第一再分布层电耦合。
所述方法可进一步包含将散热装置与第二再分布层耦合，以及将所述散热装置至少部分地包封在第三模塑层中，其中所述散热装置的一部分通过第三模塑层中的开口，在所述封装的外表面上暴露。
形成半导体封装(封装)的另一方法包含：将多个导电元件与衬底耦合；将第一半导体裸片与所述多个导电元件中的一或多者耦合；以及将所述第一半导体裸片和所述多个导电元件至少部分地包封在模塑化合物中，从而形成第一模塑层。一或多个第一通孔穿过第一模塑层形成，以使第一半导体裸片的一或多个表面暴露，且用导电材料来至少部分地填充所述一或多个第一通孔，从而形成一或多个第一支柱。所述方法包含在所述第一模塑层之上形成第一再分布层(RDL)，所述第一再分布层通过所述一或多个第一支柱与所述第一半导体裸片电耦合。
所述方法进一步包含：将第二半导体裸片与第一再分布层耦合；将第二半导体裸片和第一再分布层至少部分地包封在模塑化合物中，从而形成第二模塑层；穿过所述第二模塑层形成一或多个第二通孔，以暴露第二半导体裸片的一或多个表面；以及用导电材料来至少部分地填充所述一或多个第二通孔，从而形成一或多个第二支柱。第二再分布层(RDL)形成于第二模塑层上方，且第二再分布层通过一或多个第二支柱来与第二半导体裸片电耦合。所述方法进一步包含：将所述第二再分布层至少部分地包封在模塑化合物中，从而形成第三模塑层；将所述衬底的至少一部分从所述多个导电元件且从所述第一模塑层去除，从而暴露所述多个导电元件的表面以及所述第一模塑层的表面；以及将焊接掩模施加到所述多个导电元件的暴露表面的若干部分，且施加到所述第一模塑层的暴露表面的若干部分，从而形成堆叠嵌入式封装。
所述方法包含将所述第一再分布层与所述多个导电元件中的一或多者电耦合。
使用压缩模塑法来形成第一模塑层、第二模塑层和第三模塑层。
所述方法包含将第三半导体裸片与所述多个导电元件中的一或多者耦合，以及将第三半导体裸片至少部分地包封在第一模塑层中。
所述方法的所述堆叠嵌入式封装不具有循序堆积(SBU)层压衬底，不具有接合线，且不具有导电夹。
所述方法包含：穿过所述第二模塑层形成一或多个第二通孔使所述第一再分布层的一或多个表面暴露，且其中通过所述一或多个第二支柱，将所述第二再分布层与所述第一再分布层电耦合。
所述方法包含：将散热装置与第二再分布层耦合；以及将所述散热装置至少部分地包封在第三模塑层中。所述散热装置的一部分通过第三模塑层中的开口，在所述封装的外表面上暴露。
形成半导体封装(封装)的另一方法包含：将多个导电元件与衬底耦合；将第一半导体裸片与所述多个导电元件中的一或多者耦合；以及用光致抗蚀剂材料至少部分地涂覆所述第一半导体裸片和所述多个导电元件，从而形成第一光致抗蚀剂层。使所述第一光致抗蚀剂层图案化，从而形成暴露第一半导体裸片的一或多个表面的一或多个第一通孔。所述方法还包含：用导电材料至少部分地填充所述一或多个第一通孔，从而形成一或多个第一支柱；去除所述第一光致抗蚀剂层；将所述第一半导体裸片、所述多个导电元件和所述一或多个第一支柱至少部分地包封在模塑化合物中，从而形成第一模塑层。第一再分布层(RDL)形成于所述第一模塑层上方，且所述第一再分布层与第一半导体裸片电耦合。第二半导体裸片与第一再分布层耦合。所述方法进一步包含：用光致抗蚀剂材料来至少部分地涂覆第二半导体裸片和第一再分布层，从而形成第二光致抗蚀剂层；使所述第二光致抗蚀剂层图案化，从而形成暴露第二半导体裸片的一或多个表面的一或多个第二通孔；用导电材料至少部分地填充所述一或多个第二通孔，从而形成一或多个第二支柱；去除所述第二光致抗蚀剂层；以及将所述第二半导体裸片、所述第一再分布层和所述一或多个第二支柱至少部分地包封在模塑化合物中，从而形成第二模塑层。第二再分布层(RDL)形成于第二模塑层上方，且第二再分布层通过一或多个第二支柱来与第二半导体裸片电耦合。所述方法还包含：将所述第二再分布层至少部分地包封在模塑化合物中，从而形成第三模塑层；将所述衬底的至少一部分从所述多个导电元件且从所述第一模塑层去除，从而暴露所述多个导电元件的表面以及所述第一模塑层的表面；以及将焊接掩模施加到所述多个导电元件的暴露表面的若干部分，且施加到所述第一模塑层的暴露表面的若干部分，从而形成堆叠嵌入式封装。
所述方法包含将所述第一再分布层与所述多个导电元件中的一或多者电耦合。
使用压缩模塑法来形成第一模塑层、第二模塑层和第三模塑层。
所述方法包含将第三半导体裸片与所述多个导电元件中的一或多者耦合，以及将第三半导体裸片至少部分地包封在第一模塑层中。
所述堆叠嵌入式封装不具有循序堆积(SBU)层压衬底，不包含接合线，且不包含导电夹。
通过所述第二光致抗蚀剂层形成所述一或多个第二通孔使第一再分布层的一或多个表面暴露。所述第二再分布层通过一或多个第二支柱与第一再分布层电耦合。
所述第二再分布层通过所述一或多个第二支柱且通过所述第一再分布层，与所述多个导电元件中的一或多者耦合。
所述方法包含：将散热装置与第二再分布层耦合；以及将所述散热装置至少部分地包封在第三模塑层中，其中所述散热装置的一部分通过第三模塑层中的开口，在所述封装的外表面上暴露。
在其中以上描述是指嵌入式堆叠裸片封装和相关方法以及实施组件、子组件、方法和子方法的特定实施方案的地方，应容易明白，可在不脱离本实用新型的精神的情况下，可进行若干修改，且可将这些实施方案、实施组件、子组件、方法和子方法应用于其它嵌入式堆叠裸片封装和相关方法。

Claims (9)

1.一种半导体封装，其特征在于，所述封装包括：
第一半导体裸片，其与多个导电元件中的一者或多者耦合；
所述第一半导体裸片和所述多个导电元件至少部分地直接地包封于第一模塑层中；
第一再分布层RDL，其与所述第一模塑层耦合，所述第一再分布层与所述第一半导体裸片电耦合；
第二半导体裸片，其与所述第一再分布层耦合；
所述第二半导体裸片和所述第一再分布层至少部分地包封于第二模塑层中，其中所述第一再分布层的至少两侧被所述第二模塑层覆盖；以及
第二再分布层RDL，其与所述第二模塑层耦合，所述第二再分布层与所述第二半导体裸片电耦合，且所述第二再分布层至少部分地包封于第三模塑层中，其中所述第二再分布层的至少两侧被所述第三模塑层覆盖。
2.根据权利要求1所述的封装，其进一步包括与所述多个导电元件中的一者或多者耦合的第三半导体裸片，其中所述第三半导体裸片至少部分地包封于所述第一模塑层中。
3.根据权利要求1所述的封装，其中所述第一再分布层通过一个或多个导电支柱与所述第一半导体裸片电耦合；所述第二再分布层通过一个或多个导电支柱与所述第二半导体裸片电耦合，且所述第二再分布层通过一个或多个导电支柱与所述第一再分布层电耦合。
4.根据权利要求1所述的封装，其进一步包括与所述第二再分布层耦合的散热装置，其中所述散热装置至少部分地包封于所述第三模塑层中，其中所述散热装置的一部分通过所述第三模塑层中的开口，在所述封装的外表面上暴露。
5.一种半导体封装，其特征在于，所述封装包括：
第一半导体裸片，其与多个导电元件中的一者或多者耦合；
所述第一半导体裸片和所述多个导电元件至少部分地直接地包封于第一模塑层中；
贯穿所述第一模塑层的一或多个第一通孔，其中用导电材料来至少部分地填充所述一或多个第一通孔，从而形成一个或多个第一支柱；
第一再分布层RDL，其与所述第一模塑层耦合，所述第一再分布层通过所述一个或多个第一支柱与所述第一半导体裸片电耦合；
第二半导体裸片，其与所述第一再分布层耦合；
所述第二半导体裸片和所述第一再分布层至少部分地包封于第二模塑层中，其中所述第一再分布层的至少两侧被所述第二模塑层覆盖；
贯穿所述第二模塑层的一个或多个第二通孔，其中用导电材料来至少部分地填充所述一个或多个第二通孔，从而形成一个或多个第二支柱；
第二再分布层RDL，其与所述第二模塑层耦合，所述第二再分布层通过所述一个或多个第二支柱与所述第二半导体裸片电耦合。
6.根据权利要求5所述的封装，其中所述第二再分布层通过所述一个或多个第二支柱与所述第一再分布层电耦合。
7.根据权利要求5所述的封装，其进一步包括与所述第二再分布层耦合的散热装置，其中所述散热装置至少部分地包封于第三模塑层中，其中所述散热装置的一部分通过所述第三模塑层中的开口，在所述封装的外表面上暴露。
8.一种半导体封装，其特征在于，所述封装包括：
第一半导体裸片，其与多个导电元件中的一者或多者耦合；
第三半导体裸片，其与所述多个导电元件中的一者或多者耦合；
所述第一半导体裸片、所述第三半导体裸片和所述多个导电元件至少部分地包封于第一模塑层；
第一再分布层RDL，其与所述第一模塑层耦合，所述第一再分布层与所述第一半导体裸片电耦合；
第二半导体裸片，其与所述第一再分布层耦合；
所述第二半导体裸片和所述第一再分布层至少部分地包封于第二模塑层，其中所述第一再分布层的至少两侧被所述第二模塑层覆盖；以及
第二再分布层RDL，其与所述第二模塑层耦合，所述第二再分布层与所述第二半导体裸片电耦合，且所述第二再分布层至少部分地包封于第三模塑层中。
9.根据权利要求8所述的封装，其进一步包括与所述第二再分布层耦合的散热装置。
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