TWM554223U - 半導體封裝 - Google Patents

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TWM554223U
TWM554223U TW106206861U TW106206861U TWM554223U TW M554223 U TWM554223 U TW M554223U TW 106206861 U TW106206861 U TW 106206861U TW 106206861 U TW106206861 U TW 106206861U TW M554223 U TWM554223 U TW M554223U
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TW
Taiwan
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layer
molding
package
semiconductor die
die
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TW106206861U
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玉山 林
法蘭西斯 Ｊ 卡尼
言廷 溫
志雄 周
歐茲哈 歐里平
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半導體組件工業公司
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

形成一半導體封裝包含：將導電元件與一基板耦合；將一第一晶粒與該等導電元件中之一或多者耦合；以及將該第一晶粒及導電元件至少部分地囊封在一第一模塑層中。將一第一重佈層(RDL)放置在該第一模塑層之上，且與該第一晶粒電耦合。一第二晶粒與該第一RDL耦合，且該第二晶粒及第一RDL至少部分地囊封於一第二模塑層中。一第二RDL形成於該第二模塑層上方，且與該第二晶粒電耦合。一第三模塑層至少部分地囊封該第二RDL。去除該基板的一部分，以曝露(且將一焊接遮罩施加至)該等導電元件及該第一模塑層之表面，從而形成一堆疊嵌入式封裝。

Description

半導體封裝
本創作之態樣大體上涉及半導體封裝。更特定實施方案涉及嵌入式堆疊晶粒半導體封裝。
半導體裝置，例如積體電路等，常常包覆在一或多個保護元件中，例如模塑化合物，其保護晶粒及/或其他元件免受損害、濕氣、污染等。一種(至少部分地)包覆之半導體裝置，包含包覆或囊封化合物，與在囊封化合物外部或穿過該囊封化合物曝露之任何電觸點一起，常常被稱作封裝。在一些情況下，多個晶粒可包含於單個封裝中。
形成半導體封裝(封裝)之方法的實施方案可包含：將複數個導電元件與基板耦合；將第一半導體晶粒與複數個導電元件中之一或多者耦合；將第一半導體晶粒及複數個導電元件至少部分地囊封在模塑化合物中，從而形成第一模塑層；在第一模塑層之上形成第一重佈層(RDL)，第一重佈層與第一半導體晶粒電耦合；將第二半導體晶粒與第一重佈層耦合；將第二半導體晶粒及第一重佈層至少部分地囊封在模塑化合物中，從而形成第二模塑層；在第二模塑層之上形成第二重佈層(RDL)，第二重佈層與第二半導體晶粒電耦合；將第二重佈層至少部分地囊封在模塑化合物，從而形成 第三模塑層；將基板之至少一部分自複數個導電元件且自第一模塑層去除，從而曝露複數個導電元件之表面以及第一模塑層之表面，以及；將焊接遮罩施加至複數個導電元件之曝露表面的部分以及第一模塑層之曝露表面的部分，從而形成堆疊嵌入式封裝。
形成半導體封裝(封裝)之方法的實施方案可包含以下各項中之一個、所有或任一者：
將第一重佈層與複數個導電元件中之一或多者電耦合。
可使用壓縮模塑法來形成第一模塑層、第二模塑層及第三模塑層。
將第三半導體晶粒與複數個導電元件中之一或多者耦合，且將第三半導體晶粒至少部分地囊封在第一模塑層中。
堆疊嵌入式封裝可不包含循序堆積(SBU)層壓基板。
堆疊嵌入式封裝可不包含接合線，且不包含導電夾。
透過一或多個導電支柱將第一重佈層與第一半導體晶粒電耦合，透過一或多個導電支柱將第二重佈層與第二半導體晶粒電耦合，且透過一或多個導電支柱將第二重佈層與第一重佈層電耦合。
將散熱裝置與第二重佈層耦合且將散熱裝置至少部分地囊封在第三模塑層中，其中散熱裝置之一部分透過第三模塑層中的開口而曝露在封裝的外表面上。
形成半導體封裝(封裝)之方法的實施方案可包含：將複數個導電元件與基板耦合；將第一半導體晶粒與複數個導電元件中之一或多者耦合；將第一半導體晶粒及複數個導電元件至少部分地囊封在模塑化合物中，從而形成第一模塑層；穿過第一模塑層形成一或多個第一通孔，以曝露第一半導體晶粒之一或多個表面；用導電材料來至少部分地填充一或多個第一通 孔，從而形成一或多個第一支柱；在第一模塑層之上形成第一重佈層(RDL)，第一重佈層透過一或多個第一支柱而與第一半導體晶粒電耦合；將第二半導體晶粒與第一重佈層耦合；將第二半導體晶粒及第一重佈層至少部分地囊封在模塑化合物中，從而形成第二模塑層；穿過第二模塑層形成一或多個第二通孔，以曝露第二半導體晶粒的一或多個表面；用導電材料來至少部分地填充一或多個第二通孔，從而形成一或多個第二支柱；在第二模塑層之上形成第二重佈層(RDL)，第二重佈層透過一或多個第二支柱而與第二半導體晶粒電耦合；將第二重佈層至少部分地囊封在模塑化合物中，從而形成第三模塑層；將基板之至少一部分自複數個導電元件且自第一模塑層去除，從而曝露複數個導電元件之表面以及第一模塑層之表面，以及；將焊接遮罩施加至複數個導電元件之曝露表面的部分，且施加至第一模塑層之曝露表面的部分，從而形成堆疊嵌入式封裝。
形成半導體封裝(封裝)之方法的實施方案可包含以下各項中之一個、所有或任一者：
將第一重佈層與複數個導電元件中之一或多者電耦合。
可使用壓縮模塑法來形成第一模塑層、第二模塑層及第三模塑層。
將第三半導體晶粒與複數個導電元件中之一或多者耦合，且將第三半導體晶粒至少部分地囊封在第一模塑層中。
堆疊嵌入式封裝可不包含循序堆積(SBU)層壓基板，不包含接合線，且不包含導電夾。
穿過第二模塑層形成一或多個第二通孔可使第一重佈層之一或多個表面曝露，且第二重佈層可透過一或多個第二支柱而與第一重佈層電耦合。
將散熱裝置與第二重佈層耦合且將散熱裝置至少部分地囊封在第三模塑層中，其中散熱裝置的一部分透過第三模塑層中之開口而曝露在封裝之外表面上。
形成半導體封裝(封裝)之方法的實施方案可包含：將複數個導電元件與基板耦合；將第一半導體晶粒與複數個導電元件中之一或多者耦合；用光阻材料來至少部分地塗覆第一半導體晶粒及複數個導電元件，從而形成第一光阻層；使第一光阻層圖案化，從而形成使第一半導體晶粒之一或多個表面曝露的一或多個第一通孔；用導電材料至少部分地填充一或多個第一通孔，從而形成一或多個第一支柱；去除第一光阻層；將第一半導體晶粒、複數個導電元件及一或多個第一支柱至少部分地囊封在模塑化合物中，從而形成第一模塑層；在第一模塑層之上形成第一重佈層(RDL)，第一重佈層與第一半導體晶粒電耦合；將第二半導體晶粒與第一重佈層耦合；用光阻材料至少部分地塗覆第二半導體晶粒及第一重佈層，從而形成第二光阻層；使第二光阻層圖案化，從而形成使第二半導體晶粒之一或多個表面曝露的一或多個第二通孔；用導電材料至少部分地填充一或多個第二通孔，從而形成一或多個第二支柱；去除第二光阻層；將第二半導體晶粒、第一重佈層及一或多個第二支柱至少部分地囊封在模塑化合物中，從而形成第二模塑層；在第二模塑層之上形成第二重佈層(RDL)，第二重佈層透過一或多個第二支柱而與第二半導體晶粒電耦合；將第二重佈層至少部分地囊封在模塑化合物中，從而形成第三模塑層；將基板之至少一部分自複數個導電元件且自第一模塑層去除，從而使複數個導電元件之表面及第一模塑層之表面曝露，以及；將焊接遮罩施加至複數個導電元件之曝露表面的部分，且施加至第一模塑層之曝露表面的部分，從而形成堆疊嵌入 式封裝。
形成半導體封裝(封裝)之方法的實施方案可包含以下各項中之一個、所有或任一者：
將第一重佈層與複數個導電元件中之一或多者電耦合。
可使用壓縮模塑法來形成第一模塑層、第二模塑層及第三模塑層。
將第三半導體晶粒與複數個導電元件中之一或多者耦合，且將第三半導體晶粒至少部分地囊封在第一模塑層中。
堆疊嵌入式封裝可不包含循序堆積(SBU)層壓基板，不包含接合線，且不包含導電夾。
穿過第二光阻層形成一或多個第二通孔可使第一重佈層之一或多個表面曝露，且該方法可進一步包含透過一或多個第二支柱，將第二重佈層與第一重佈層電耦合。
第二重佈層可透過一或多個第二支柱且透過第一重佈層而與複數個導電元件中之一或多者耦合。
將散熱裝置與第二重佈層耦合且將散熱裝置至少部分地囊封在第三模塑層中，其中散熱裝置之一部分透過第三模塑層中之開口而曝露在封裝之外表面上。
所屬領域的一般技術人員自描述及圖式，且自所附申請專利範圍，將明白前述及其他態樣、特徵及優點。
2‧‧‧半導體封裝
4‧‧‧堆疊嵌入式封裝
6‧‧‧基板
8‧‧‧第一表面
10‧‧‧第二表面
12‧‧‧導電元件
14‧‧‧水平部件
16‧‧‧垂直部件
18‧‧‧曝露表面
20‧‧‧曝露表面
22‧‧‧第一半導體晶粒/第一晶粒
24‧‧‧場效應電晶體(FET)
26‧‧‧表面
28‧‧‧電接點
30‧‧‧墊
32‧‧‧第二半導體晶粒/第二晶粒
34‧‧‧場效應電晶體(FET)
36‧‧‧表面
38‧‧‧電接點
40‧‧‧墊
42‧‧‧第三半導體晶粒/第三晶粒
44‧‧‧驅動器
46‧‧‧電耦合器
48‧‧‧焊接凸點
50‧‧‧第一模塑層/包覆模塑件
52‧‧‧第一表面
54‧‧‧第二表面
56‧‧‧模塑化合物
58‧‧‧第一通孔
60‧‧‧導電支柱/第一支柱
62‧‧‧導電材料
64‧‧‧第一重佈層(RDL)
66‧‧‧第二模塑層/包覆模製件
68‧‧‧第一表面
70‧‧‧第二表面
72‧‧‧模塑化合物
74‧‧‧第二通孔
76‧‧‧導電支柱/第二支柱
78‧‧‧導電材料
79‧‧‧導電支柱
80‧‧‧第二重佈層(RDL)
82‧‧‧第三模塑層/包覆模製件
83‧‧‧開口
84‧‧‧第一表面
86‧‧‧第二表面
88‧‧‧模塑化合物
90‧‧‧通孔
92‧‧‧帶
94‧‧‧焊接遮罩
96‧‧‧第一光阻層
98‧‧‧第一表面
100‧‧‧第二表面
102‧‧‧第一通孔
104‧‧‧光阻材料
106‧‧‧第二光阻層
108‧‧‧第一表面
110‧‧‧第二表面
112‧‧‧第二通孔
114‧‧‧光阻材料
116‧‧‧元件
118‧‧‧頂部FET
120‧‧‧高側FET(HSFET)
122‧‧‧閘極接點
124‧‧‧源極接點
126‧‧‧汲極接點
128‧‧‧底部FET
130‧‧‧低側FET(LSFET)
132‧‧‧閘極接點
134‧‧‧源極接點
136‧‧‧汲極接點
138‧‧‧電耦合器
140‧‧‧半導體封裝
142‧‧‧堆疊嵌入式封裝
144‧‧‧散熱裝置
146‧‧‧直接接合銅(DBC)基板
148‧‧‧陶瓷層
150‧‧‧第一銅層
152‧‧‧第二銅層
154‧‧‧散熱裝置
156‧‧‧散熱裝置
158‧‧‧電力/高電壓晶粒
160‧‧‧導電支柱
162‧‧‧層
下文將結合附圖描述實施方案，其中相同名稱表示相同元件，且：圖1代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之處理步驟； 圖2代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖3代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖4代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖5代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖6代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖7代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖8代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖9代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖10代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖11代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖12代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中之另一處理步驟；圖13代表性地說明用於形成圖14及圖31之半導體封裝的第一方法中 之另一處理步驟；圖14展示使用圖1至圖13中代表性地說明之處理步驟形成的半導體封裝之橫截面圖；圖15代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之處理步驟；圖16代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖17代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖18代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖19代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖20代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖21代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖22代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖23代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖24代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟； 圖25代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖26代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖27代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖28代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖29代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖30代表性地說明用於形成圖14及圖31的半導體封裝的第二方法中之另一處理步驟；圖31展示使用圖15至圖30中代表性地說明之處理步驟形成的半導體封裝之橫截面圖；圖32展示另一半導體封裝之元件的橫截面圖；圖33展示散熱裝置之三個實施方案的橫截面視圖，以及；圖34展示包含散熱裝置之半導體封裝的實施方案的橫截面圖。
本創作、其態樣及實施方案不限於本文所揭示的特定組件、組合件程序或方法元素。此項技術中已知的符合既定嵌入式堆疊晶粒封裝及相關方法之許多額外組件、組合件程序及/或方法元素將變得顯而易見來與來自本創作的特定實施方案一起使用。因此，舉例而言，儘管揭示特定實施方案，但此類實施方案及實施組件可包括如本領域中針對與既定操作及方 法一致的此類嵌入式堆疊晶粒封裝及相關方法以及實施組件及方法已知之任何形狀、大小、風格、類型、型號、版本、量度、濃度、材料、數量、方法元素、步驟及/或類似者。
現在參考圖1至圖14，說明用於形成半導體封裝(封裝)2之過程的實施方案。圖14中展示完成之封裝。該封裝係堆疊嵌入式封裝4，且包含複數個導電元件12，包含水平部件14及垂直部件16。第一半導體晶粒(晶粒)22耦合在水平部件中之一者之上，且導電支柱(第一支柱)60將第一晶粒與第一重佈層(第一RDL)64耦合。第一晶粒、第一支柱及水平部件包含在封裝之第一模塑層50內。在第一模塑層頂上的第二模塑層66包含第二半導體晶粒(晶粒)32，以及導電支柱(第二支柱)76，其將第二晶粒與第二重佈層(第二RDL)耦合，第二RDL包含於第三模塑層82中。第三半導體晶粒(晶粒)42與水平部件及/或垂直部件中之一或多者耦合，且在第一模塑層內。第一RDL透過垂直部件中之一者將第一晶粒與第三晶粒電耦合，且將第一晶粒與第二晶粒電耦合。第二晶粒及第三晶粒透過路徑電耦合，該路徑包含第二重佈層、介於第二重佈層與第一重佈層之間的導電支柱(柱)79、第一重佈層，以及垂直部件中之一者，以及水平部件中之一者。若干焊接遮罩94耦合在封裝之底部，在第一模塑層之若干部分及水平部件之若干部分之上。
圖31展示類似於圖14中所示之封裝2的半導體封裝2，但圖14中所示之封裝係使用圖1至圖14中代表性地說明之第一過程或方法來形成，而圖31之封裝係使用圖15至圖31中代表性地說明之第二過程或方法來形成，如現在將描述。
參看圖1，形成半導體封裝2之第一方法包含在基板6的第一表面8上 形成若干導電元件12。導電元件包含水平部件14及垂直部件16。基板具有與第一表面相對之第二表面10。基板可由任何材料形成，且基板及導電元件中之一者或兩者可包含於預先形成的框架中。導電元件可由任何金屬或其他導電材料形成。各種處理技術可用於形成元件12，包含沈積、濺鍍、電鍍、無電極電鍍、蝕刻及相關光刻及/或掩蔽步驟。
第一半導體晶粒(晶粒)(第一晶粒)22耦合在水平部件中之一者之上，使得第一晶粒的至少一個電接點以此電耦合。可使用任何類型之晶粒，例如絕緣閘雙極電晶體(IGBT)、場效應電晶體(FET)、金屬氧化物半導體FET(MOSFET)、雙極結電晶體(BJT)等，但在展示之實施方案中，第一晶粒係FET 24，且組態在封裝中，使得其相對於一或多個其他FET為高側FET(HSFET)。FET 24具有閘極、源極及汲極接點，其中此三個接點中之一者與水平部件中之一者耦合。
下文將描述第二半導體晶粒(晶粒)(第二晶粒)，但在實施方案中，第三半導體晶粒(晶粒)(第三晶粒)42與如圖2中展示的水平及垂直部件中之一或多者耦合。如圖2展示，第三晶粒與三個水平部件及兩個垂直部件電耦合(左及右垂直部件又各自與水平部件中之一者一體地形成)。第三晶粒42係驅動器44，且可使用如上文相對於第一晶粒所描述的任何類型之晶粒來形成。在圖2中，第三晶粒係FET驅動器。在展示之實施方案中，第三晶粒具有全部在晶粒之一側或一個表面上的閘極、源極及汲極接點，使得電耦合器46(其在代表性實例中，全部為焊接凸點48)全部位於晶粒之一側，以將彼等接點與導電元件12耦合。在其他組態中，第三晶粒可倒裝，且使用線接合與導電元件12耦合。
不同晶粒組態，例如在晶粒之兩側具有電接點或墊的第一晶粒，以 及僅在晶粒之一側具有電接點或墊的第三晶粒，僅為代表性實例，來展示導電元件12之組態可經組態以接收任一類型之晶粒，且封裝之任何晶粒均可具有任一組態。因此，第一晶粒、第三晶粒及(下文描述的)第二晶粒(連同包含於封裝中的任何其他晶粒)中的任一者可僅在一側/表面上具有電接點/墊或類似者，且可在多個表面/側上具有電接點/墊或類似者，包含如相對於第一晶粒的代表性實例所示的對置表面/側。
在實施方案中，導電元件可膠合、使用黏合劑來黏合、焊接、接合或以其他方式與基板耦合。作為非限制性實例，第一晶粒可使用焊膏及加熱步驟與其對應之水平部件耦合。
一旦第一晶粒及第三晶粒就位，其就至少部分地囊封於第一模塑層(包覆模塑件)50中。第一模塑層具有第一表面52及與第一表面相對之第二表面54，且由模塑化合物56形成。在模塑製程之後，可使用研磨/拋光過程來將囊封物/模塑件研磨至所要水平，以便形成垂直部件的曝露表面18，及/或使其與第一模塑層的頂部齊平。形成一或多個第一通孔58，來曝露如圖4中展示之第一晶粒的電接點28的表面26。如先前所描述，第一晶粒僅為一個晶粒組態之代表性實例，因此在其中第一晶粒在其上部側具有電接點的本創作案例中，可形成通孔來接近電接點，而若將第一晶粒組態成第三晶粒，則將不需要通孔，而是可使用一或多個垂直部件來形成接點。第一晶粒之電接點28係墊30，但在其他實施方案中，它們可具有其他組態。可使用激光鑽孔製程來形成第一通孔，但可使用其他過程，例如選擇性蝕刻。
接著使用電鍍或其他沈積製程來在與第一晶粒的墊耦合的第一模塑層中形成導電支柱(第一支柱)60，如圖5中展示。第一支柱填充第一通 孔。可使用任何類型之電鍍或材料沈積技術，例如電鍍或無電極電鍍、濺鍍、化學氣相沈積(CVD)等。第一支柱可由任何導電材料62形成。接著可進行第二研磨過程，來使第一模塑層之上表面與垂直部件及第一支柱之上表面齊平，使得它們全部彼此齊平。
第一重佈層(第一RDL)64形成於如圖6中展示之第一模塑層的上表面之上。此可使用任何材料沈積技術用任何導電材料形成，且在代表性實例中，使用電鍍過程(例如電鍍或無電極電鍍)由銅形成。在代表性實例中，圖6展示第一晶粒及第三晶粒透過包含第一支柱中之一者、第一RDL之一部分以及垂直部件中之一者的路徑而彼此耦合。因此，第一RDL可用於電耦合第一晶粒及第三晶粒，且(如下文將展示)還可用於耦合第一晶粒及第二晶粒及/或第二晶粒及第三晶粒。
圖7展示與第一RDL耦合使得其與第一晶粒電耦合之第二半導體晶粒(晶粒)(第二晶粒)32。展示的實施方案中之第二晶粒在兩側具有電接點38，類似於第一晶粒之代表性實例，但在其他實施方案中，其可具有類似於第三晶粒的組態，其中其僅在晶粒的一側具有電接點，且封裝的其他元件(通孔、RDL等)可經組態以仍進行各種晶粒及/或其他封裝元件之間的適當的電耦合。在圖中，第二晶粒的電接點係墊40，但在其他實施方案中，它們可具有其他組態。第二晶粒可為如先前相對於其他晶粒所描述的任何類型之晶粒，但在展示之實施方案中，其為FET 34，FET在封裝中相對於封裝的一或多個其他晶粒組態為低側FET(LSFET)。
第二模塑層(包覆模製件)66用以至少部分地囊封第二晶粒及第一RDL，如圖8中展示。第二模塑層由模塑化合物72(其可為與第一模塑層相同或不同之模塑化合物)形成，且具有第一表面68及與第一表面相對之 第二表面70。
使用上文相對於第一通孔所述之任何過程，將一或多個第二通孔74形成於第二模塑層中，以曝露第二晶粒及/或第一RDL之表面36。圖9中展示三個第二通孔74，但最右通孔未標記。使用上文針對第一支柱所描述之方法中的任一者，形成導電支柱(第二支柱)76及導電支柱79，且支柱填充在第二通孔中，如圖10中展示。圖10還展示後來施加的第二重佈層(第二RDL)80，但首先形成支柱76及79。在形成支柱76及79之後，可使用第三研磨過程來使第二模塑層之頂部表面與支柱76及79的曝露之上表面齊平。支柱76及79由導電材料78形成。
使用上文針對第一RDL描述的過程中之任一者來形成第二RDL 80。圖10展示第二RDL透過包含支柱76、第二RDL、支柱79、第一RDL、垂直部件中之一者以及水平部件中之一者的路徑而電耦合第二晶粒與第三晶粒。可進行其他耦合，例如第二RDL亦可將圖10中所示的第二晶粒之最左上接點與封裝內部或外部之一或多個其他元件耦合。
圖11展示使用第三模塑層(包覆模製件)82來至少部分地囊封第二RDL。第三模塑層由模塑化合物88形成，其可為與第一模塑層及/或第二模塑層相同的材料，或可由不同材料形成。第三模塑層具有第一表面84及與第一表面相對的第二表面86。
圖12展示將材料自基板去除從而形成通孔90，從而形成水平部件及垂直部件以及第一模塑層之曝露表面20。此可用任何材料去除技術來進行，例如激光鑽孔、蝕刻等。在代表性實例中，使用蝕刻製程。基板的帶92保持無破損，以促進進一步處理。施加焊接遮罩94，如圖13至圖14中展示，以覆蓋組合件的底部表面之一些區域，且在水平及垂直部件之後與 母板、印刷電路板(PCB)或一些其他元件耦合時，防止不同區域中之焊料球及/或焊膏彼此接觸。任何類型的焊接遮罩材料均可用於焊接遮罩。
在圖14中，已經去除帶92，且封裝2完全形成。如圖14中所見，封裝係三維(3D)堆疊晶粒嵌入式封裝，其中第一晶粒及第三晶粒位於第一模塑層內，且第二晶粒位於第一模塑層之上的第二模塑層內。本文所描述之方法因此至少部分地用於將晶粒堆疊在封裝內。在代表性實例中，上文所述之支柱係銅柱，但在其他實施方案中，可使用其他導電材料。如上文所描述，封裝可使用焊料或其他耦合機構與PCB或其他元件耦合。圖14之組態展示任何晶粒的任一側(頂部或底部)可使用RDL、支柱及/或水平/垂直部件，與任何其他晶粒的任一側(頂部或底部)耦合。
圖15至圖31展示形成半導體封裝(封裝)2的第二方法。圖31展示完成的封裝，其類似於先前已經描述的圖14。
參看圖15，提供基板，且包含水平部件及垂直部件的導電元件與之耦合，如先前描述。圖16展示第一晶粒及第三晶粒的放置，其類似於先前描述的過程。
圖17展示已形成為至少部分地囊封或覆蓋第一晶粒及第三晶粒以及導電元件之大部分的第一光阻層96。第一光阻層由光阻材料104形成，且具有第一表面98及與第一表面相對之第二表面100。圖18展示形成於第一光阻層中之第一通孔102。此等可透過使光阻層之若干部分圖案化及曝露且在曝露之後去除光阻材料中之一些來形成。圖19展示使用先前描述的方法中之任一者形成的第一支柱，其填充第一通孔，且在圖20中，使用已知過程來完全去除第一光阻層。
在圖21中，施加第一模塑層，且接著可執行研磨過程，使得支柱、 第一模塑層及垂直部件之上表面齊平。因此，在圖21中所示之方法步驟處，部分形成的封裝可具有與圖5中所示之先前方法的組態相同的組態。圖22至圖23同樣地分別展示與先前相對於圖6至圖7描述之組態及過程類似的組態及過程。
在圖24處，施加第二光阻層106。第二光阻層由光阻材料114形成，且包含第一表面108及第二表面110。使用上文所述之過程中的任一者，將第二通孔112形成於第二光阻層中，如圖25中展示。圖25中展示三個第二通孔112，但最右通孔未標記。第二通孔使第二晶粒的電接點曝露，且使第一RDL曝露(使用最右通孔)。接著使用上文所述之過程中的任一者來形成支柱76/79，從而填充第二通孔，如圖26中展示。接著完全去除第二光阻層，且施加第二模塑層。
在此之後，處理繼續，如圖27至圖31中展示，分別類似於上文針對圖10至圖14已經描述般。在圖31中，展示完成之封裝2，其類似於圖14之封裝2，但使用不同過程來製成。
如先前在某一程度上所描述，在實施方案中，第一晶粒係HSFET，且第二晶粒係LSFET。在其他實施方案中，此等可逆轉，例如以圖32之元件116展示，其中頂部FET 118係HSFET 120，且底部FET 128係LSFET 130。展示電耦合器138，其將與LSFET之閘極接點132及源極接點134耦合。LSFET之汲極接點136將與HSFET之源極接點124耦合。HSFET之閘極接點122及汲極接點126可與封裝內部或外部的其他元件耦合。電耦合器138、HSFET及LSFET之間的耦合未圖示，但可使用先前描述的技術中的任一者來形成，使得LSFET可形成於第一模塑層中，HSFET形成於第二模塑層中，等等，其中支柱耦合各種元件，但圖32中 未展示此等元件。在其他實施方案中，此等元件中之一或多者可直接堆疊及/或焊接在一起(或以其他方式機械/電耦合)，而不使用支柱。電耦合器138可為經模塑互連裝置(MID)之一部分。
本文所描述之方法可用來在PCB內形成嵌入式封裝，或可用於形成獨立之單獨封裝。在各種實施方案中，形成本文所述之封裝之方法的基本及新穎態樣中之一者係形成封裝而無任何PCB層壓步驟/過程。在各種實施方案中，形成本文所述之封裝的方法的基本及新穎態樣中之一者係形成封裝，而不使用任何循序堆積(SBU)層壓基板，且不使用SBU層壓製程。如本文所使用SBU層壓基板被定義為多層核心基板，其經組態以在第一側以及與第一側相對之第二側兩者上接納層合的內建層。SBU層壓過程在本文中定義為將一或多個晶粒與多層核心基板耦合，且透過層壓製程將一或多個內建層添加至多層核心之第一側，並透過層合製程將一或多個內建層添加至多層核心的與第一側相對之第二側。
在實施方案中，可排除本文所述之焊接遮罩中之任一者，且其餘元件(例如除焊接遮罩94之外，圖14或31中所示之所有元件)可形成完成的封裝。可使用壓縮模塑法來形成本文所述之模塑層中之任一者。
在實施方案中，本文所述之封裝可包含一或多個多晶片模組(MCM)，替代或補充本文所述之HSFET/LSFET晶粒。在一些情況下，可使用相同之導電支柱來機械及/或電耦合多個晶粒及/或其他元件。任何給定支柱之導電材料可與其他支柱之導電材料相同或不同。上文所述之第一光阻層及第二光阻層可由相同或不同光阻材料形成。
在實施方案中，如圖中可見，在形成本文所述之封裝的過程中不使用電線及夾，切完成的封裝中不存在電線及夾。如圖中所見，形成本文所 述之通孔中之任一者可使晶粒的表面及/或RDL中之一或多者的表面曝露。
半導體封裝之實施方案可進一步包含用於散熱之一或多個元件。現參看圖34，展示半導體封裝(封裝)140，其為堆疊嵌入式封裝142。封裝140包含散熱裝置144，其亦在圖33之頂部展示。散熱裝置144包含直接接合銅(DBC)基板146，其包含夾在第一銅層150與第二銅層152之間的陶瓷層148。圖33之中間圖像展示散熱裝置154，其包含陶瓷層及第一銅層，但不包含第二銅層。圖33之底部圖像展示散熱裝置156，其包含陶瓷層但不包含銅層。
作為非限制性實例，散熱裝置中之任一者的陶瓷層可由Al2O3、Si3N4或AlN形成。可透過電鍍、熔結、厚膜沈積或一些其他材料沈積/接合技術形成一或多個銅層。
圖34展示散熱裝置可與第二重佈層耦合，且至少部分地囊封於第三模塑層中，但散熱裝置之一部分透過第三模塑層中的開口而曝露在封裝之外表面處。在圖34中所示之代表性實例中，透過第三模塑層中之開口83來曝露第一銅層150之上表面。封裝140包含散熱裝置144，其為具有兩個銅層的DBC基板。當使用此散熱裝置時，可透過焊接或熔結或本創作中揭示的任何其他方法，來將第二銅層與第二重佈層接合。在包含散熱裝置154或156之封裝的實施方案中，不存在第二銅層，且可使用導熱膠(例如導熱環氧樹脂或膏狀物或類似者)將散熱裝置之陶瓷層與第二重佈層接合。
當第二半導體晶粒32係電力/高電壓晶粒158(如在圖34中)時，包含散熱裝置的封裝可特別有用，因為與其他半導體晶粒相比，電力半導體晶 粒可需要較大的散熱。在實施方案中，散熱裝置可充當散熱片，來將熱量抽離電力半導體晶粒。在實施方案中，電耦合器46(或其他電耦合器)，而非焊接凸點48，可由導電支柱160形成，如圖34中展示。此等可為任何形狀，例如圓柱形或立方形，且可由任何導電材料(例如銅)形成。在形成半導體封裝的實施方案中，一或多個層162可形成於導電元件12與基板6之間，如圖34中所見，例如黏合劑或類似者，其可或可不其後在圖12及29中分別展示之處理步驟期間去除，但若與其若干部分相比，黏合劑更具導電性，則可去除黏合劑，且可保留其他部分(直接在導電元件12下方)，例如透過一或多個額外處理步驟，其可包含或可不包含額外圖案化/蝕刻步驟。
作為非限制性實例，第一模塑層中之第一通孔58、第二模塑層中之第二通孔74，及/或第二模塑層中之第二通孔112中之任一者可為使用機械製程及/或化學製程(例如激光鑽孔、濕式蝕刻、等離子蝕刻等)形成之穿模具通孔(TMV)。
一種形成半導體封裝(封裝)之方法包含：將複數個導電元件與基板耦合；將第一半導體晶粒與複數個導電元件中之一或多者耦合；以及將第一半導體晶粒及複數個導電元件至少部分地囊封在模塑化合物中，從而形成第一模塑層。該方法進一步包含在第一模塑層之上形成第一重佈層(RDL)，其中第一重佈層與第一半導體晶粒電耦合。第二半導體晶粒與第一重佈層耦合，且第二半導體晶粒及第一重佈層至少部分地囊封於模塑化合物中，從而形成第二模塑層。該方法進一步包含：在第二模塑層之上形成第二重佈層(RDL)，其中第二重佈層與第二半導體晶粒電耦合；將第二重佈層至少部分地囊封在模塑化合物中，從而形成第三模塑層；將基板之 至少一部分自複數個導電元件且自第一模塑層去除，從而曝露複數個導電元件之表面及第一模塑層之表面。將焊接遮罩施加至複數個導電元件之曝露表面的若干部分，且施加至第一模塑層之曝露表面的若干部分，從而形成堆疊嵌入式封裝。
該方法包含將第一重佈層與複數個導電元件中之一或多者電耦合。
該方法包含使用壓縮模塑法來形成第一模塑層、第二模塑層及第三模塑層。
該方法包含將第三半導體晶粒與複數個導電元件中之一或多者耦合，以及將第三半導體晶粒至少部分地囊封在第一模塑層中。
堆疊嵌入式封裝並不包括循序堆積(SBU)層壓基板。
堆疊嵌入式封裝不包含接合線，且不包含導電夾。
該方法包含透過一或多個導電支柱將第一重佈層與第一半導體晶粒電耦合，透過一或多個導電支柱將第二重佈層與第二半導體晶粒電耦合，且透過一或多個導電支柱將第二重佈層與第一重佈層電耦合。
該方法可進一步包含將散熱裝置與第二重佈層耦合，以及將散熱裝置至少部分地囊封在第三模塑層中，其中散熱裝置的一部分透過第三模塑層中之開口而在封裝的外表面上。
形成半導體封裝(封裝)之另一方法包含：將複數個導電元件與基板耦合；將第一半導體晶粒與複數個導電元件中之一或多者耦合；以及將第一半導體晶粒及複數個導電元件至少部分地囊封在模塑化合物中，從而形成第一模塑層。一或多個第一通孔穿過第一模塑層形成，以使第一半導體晶粒之一或多個表面曝露，且用導電材料來至少部分地填充一或多個第一通孔，從而形成一或多個第一支柱。該方法包含在第一模塑層之上形成第一 重佈層(RDL)，第一重佈層透過一或多個第一支柱而與第一半導體晶粒電耦合。
該方法進一步包含：將第二半導體晶粒與第一重佈層耦合；將第二半導體晶粒及第一重佈層至少部分地囊封在模塑化合物中，從而形成第二模塑層；穿過第二模塑層形成一或多個第二通孔，以曝露第二半導體晶粒之一或多個表面；以及用導電材料來至少部分地填充一或多個第二通孔，從而形成一或多個第二支柱。第二重佈層(RDL)形成於第二模塑層上方，且第二重佈層透過一或多個第二支柱來與第二半導體晶粒電耦合。該方法進一步包含：將第二重佈層至少部分地囊封在模塑化合物中，從而形成第三模塑層；將基板之至少一部分自複數個導電元件且自第一模塑層去除，從而曝露複數個導電元件的表面以及第一模塑層之表面；以及將焊接遮罩施加至複數個導電元件之曝露表面的若干部分，且施加至第一模塑層之曝露表面的若干部分，從而形成堆疊嵌入式封裝。
該方法包含將第一重佈層與複數個導電元件中之一或多者電耦合。
使用壓縮模塑法來形成第一模塑層、第二模塑層及第三模塑層。
該方法包含將第三半導體晶粒與複數個導電元件中之一或多者耦合，以及將第三半導體晶粒至少部分地囊封在第一模塑層中。
該方法的堆疊嵌入式封裝不具有循序堆積(SBU)層壓基板，不具有接合線，且不具有導電夾。
該方法包含：穿過第二模塑層形成一或多個第二通孔使第一重佈層的一或多個表面曝露，且其中透過一或多個第二支柱，將第二重佈層與第一重佈層電耦合。
該方法包含：將散熱裝置與第二重佈層耦合；以及將散熱裝置至少 部分地囊封在第三模塑層中。散熱裝置之一部分透過第三模塑層中之開口而曝露在封裝的外表面上。
形成半導體封裝(封裝)之另一方法包含：將複數個導電元件與基板耦合；將第一半導體晶粒與複數個導電元件中之一或多者耦合；以及用光阻材料至少部分地塗覆第一半導體晶粒及複數個導電元件，從而形成第一光阻層。使第一光阻層圖案化，從而形成曝露第一半導體晶粒之一或多個表面的一或多個第一通孔。該方法還包含：用導電材料至少部分地填充一或多個第一通孔，從而形成一或多個第一支柱；去除第一光阻層；將第一半導體晶粒、複數個導電元件及一或多個第一支柱至少部分地囊封在模塑化合物中，從而形成第一模塑層。第一重佈層(RDL)形成於第一模塑層上方，且第一重佈層與第一半導體晶粒電耦合。第二半導體晶粒與第一重佈層耦合。該方法進一步包含：用光阻材料來至少部分地塗覆第二半導體晶粒及第一重佈層，從而形成第二光阻層；使第二光阻層圖案化，從而形成曝露第二半導體晶粒之一或多個表面的一或多個第二通孔；用導電材料至少部分地填充一或多個第二通孔，從而形成一或多個第二支柱；去除第二光阻層；以及將第二半導體晶粒、第一重佈層及一或多個第二支柱至少部分地囊封在模塑化合物中，從而形成第二模塑層。第二重佈層(RDL)形成於第二模塑層上方，且第二重佈層透過一或多個第二支柱來與第二半導體晶粒電耦合。該方法還包含：將第二重佈層至少部分地囊封在模塑化合物中，從而形成第三模塑層；將基板之至少一部分自複數個導電元件且自第一模塑層去除，從而曝露複數個導電元件之表面以及第一模塑層之表面；以及將焊接遮罩施加至複數個導電元件之曝露表面的若干部分，且施加至第一模塑層之曝露表面的若干部分，從而形成堆疊嵌入式封裝。
該方法包含將第一重佈層與複數個導電元件中之一或多者電耦合。
使用壓縮模塑法來形成第一模塑層、第二模塑層及第三模塑層。
該方法包含將第三半導體晶粒與複數個導電元件中之一或多者耦合，以及將第三半導體晶粒至少部分地囊封在第一模塑層中。
堆疊嵌入式封裝不具有循序堆積(SBU)層壓基板，不包含接合線，且不包含導電夾。
透過第二光阻層形成一或多個第二通孔而使第一重佈層的一或多個表面曝露。第二重佈層透過一或多個第二支柱而與第一重佈層電耦合。
第二重佈層透過一或多個第二支柱且透過第一重佈層而與複數個導電元件中之一或多者耦合。
該方法包含：將散熱裝置與第二重佈層耦合；以及將散熱裝置至少部分地囊封在第三模塑層中，其中散熱裝置的一部分透過第三模塑層中之開口而曝露在封裝的外表面上。
在其中以上描述係指嵌入式堆疊晶粒封裝及相關方法以及實施組件、子組件、方法及子方法之特定實施方案的地方，應容易明白，可在不脫離本創作的精神之情況下，可進行若干修改，且可將此等實施方案、實施組件、子組件、方法及子方法應用於其他嵌入式堆疊晶粒封裝及相關方法。
2‧‧‧半導體封裝
4‧‧‧堆疊嵌入式封裝
22‧‧‧第一半導體晶粒/第一晶粒
42‧‧‧第三半導體晶粒/第三晶粒
44‧‧‧驅動器
50‧‧‧第一模塑層/包覆模塑件
64‧‧‧第一重佈層(RDL)
80‧‧‧第二重佈層(RDL)
94‧‧‧焊接遮罩

Claims (10)

  1. 一種半導體封裝，其特徵在於： 複數個導電元件，其與一基板耦合； 一第一半導體晶粒，其與該複數個導電元件中之一或多者耦合，其中該第一半導體晶粒及該複數個導電元件至少部分地囊封於一模塑化合物中，從而形成一第一模塑層； 一第一重佈層(RDL)，其在該第一模塑層之上，該第一重佈層與該第一半導體晶粒電耦合； 一第二半導體晶粒，其與該第一重佈層耦合； 該第二半導體晶粒及該第一重佈層至少部分地囊封於一模塑化合物中，從而形成一第二模塑層； 一第二重佈層(RDL)，其在該第二模塑層之上，該第二重佈層與該第二半導體晶粒電耦合； 該第二重佈層至少部分地囊封於一模塑化合物中，從而形成一第三模塑層； 該複數個導電元件上之複數個曝露表面，以及該第一模塑層上之複數個曝露表面，以及； 一焊接遮罩，其施加至該複數個導電元件之該等曝露表面的若干部分，且施加至該第一模塑層之該等曝露表面的若干部分，從而形成一堆疊嵌入式封裝。
  2. 如請求項1之封裝，其中該第一重佈層與該複數個導電元件中之一或多者電耦合。
  3. 如請求項1之封裝，其進一步包括與該複數個導電元件中之一或多者耦合的一第三半導體晶粒，其中該第三半導體晶粒至少部分地囊封於該第一模塑層中。
  4. 如請求項1之封裝，其進一步包括與該第二重佈層耦合的一散熱裝置，其中該散熱裝置至少部分地囊封於該第三模塑層中，其中該散熱裝置之一部分透過該第三模塑層中之一開口而曝露在該封裝之一外表面上。
  5. 一種半導體封裝(封裝)，其特徵在於： 複數個導電元件，其與一基板耦合； 一第一半導體晶粒，其與該複數個導電元件中之一或多者耦合，其中該第一半導體晶粒及該複數個導電元件至少部分地囊封於一模塑化合物中，從而形成一第一模塑層； 一或多個第一通孔，其經形成穿過該第一模塑層以使該第一半導體晶粒之一或多個表面曝露，其中用一導電材料來至少部分地填充該一或多個第一通孔，從而形成一或多個第一支柱； 一第一重佈層(RDL)，其在該第一模塑層之上，該第一重佈層透過該一或多個第一支柱而與該第一半導體晶粒電耦合； 一第二半導體晶粒，其與該第一重佈層耦合，其中該第二半導體晶粒及該第一重佈層至少部分地囊封於一模塑化合物中，從而形成一第二模塑層； 一或多個第二通孔，其經形成穿過該第二模塑層以使該第二半導體晶粒之一或多個表面曝露，其中用一導電材料來至少部分地填充該一或多個第二通孔，從而形成一或多個第二支柱； 一第二重佈層(RDL)，其在該第二模塑層之上該第二重佈層透過該一或多個第二支柱而與該第二半導體晶粒電耦合，其中該第二重佈層至少部分地囊封於一模塑化合物中，從而形成一第三模塑層； 該複數個導電元件上之複數個曝露表面，以及該第一模塑層上之複數個曝露表面，以及； 一焊接遮罩，其施加至該複數個導電元件之該等曝露表面的若干部分，且施加至該第一模塑層之該等曝露表面的若干部分，從而形成一堆疊嵌入式封裝。
  6. 如請求項5之封裝，其進一步包括與該複數個導電元件中之一或多者耦合的一第三半導體晶粒，其中該第三半導體晶粒至少部分地囊封於該第一模塑層中。
  7. 如請求項5之封裝，其中穿過該第二模塑層形成一或多個第二通孔，從而使該第一重佈層之一或多個表面曝露，且其中透過該一或多個第二支柱，將該第二重佈層與該第一重佈層電耦合。
  8. 一種半導體封裝(封裝)，其特徵在於： 複數個導電元件，其與一基板耦合； 一第一半導體晶粒，其與該複數個導電元件中之一或多者耦合； 一或多個第一通孔，其曝露該第一半導體晶粒之一或多個表面，其中用一導電材料來至少部分地填充該一或多個第一通孔，從而形成一或多個第一支柱，其中該第一半導體晶粒、該複數個導電元件及該一或多個第一支柱至少部分地囊封於一模塑化合物中，從而形成一第一模塑層； 一第一重佈層(RDL)，其在該第一模塑層之上，該第一重佈層與該第一半導體晶粒電耦合； 一第二半導體晶粒，其與該第一重佈層耦合； 一或多個第二通孔，其使該第二半導體晶粒的一或多個表面曝露，其中用一導電材料至少部分地填充該一或多個第二通孔，從而形成一或多個第二支柱，其中該第二半導體晶粒、該第一重佈層及該一或多個第二支柱至少部分地囊封於一模塑化合物中，從而形成一第二模塑層； 一第二重佈層(RDL)，其在該第二模塑層之上，該第二重佈層透過該一或多個第二支柱而與該第二半導體晶粒電耦合，且其中該第二重佈層至少部分地囊封於一模塑化合物中，從而形成一第三模塑層； 該複數個導電元件上之複數個曝露表面，以及該第一模塑層上之複數個曝露表面，以及； 一焊接遮罩，其施加至該複數個導電元件之該等曝露表面的若干部分，且施加至該第一模塑層之該等曝露表面的若干部分，從而形成一堆疊嵌入式封裝。
  9. 如請求項8之封裝，其進一步包括與該複數個導電元件中之一或多者耦合的一第三半導體晶粒，其中該第三半導體晶粒至少部分地囊封於該第一模塑層中。
  10. 如請求項8之封裝，其中該第二重佈層透過該一或多個第二支柱且透過該第一重佈層而與該複數個導電元件中之一或多者耦合。
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