CN106997892A - 显示装置以及该显示装置的制造方法 - Google Patents

显示装置以及该显示装置的制造方法 Download PDF

Info

Publication number
CN106997892A
CN106997892A CN201610920772.6A CN201610920772A CN106997892A CN 106997892 A CN106997892 A CN 106997892A CN 201610920772 A CN201610920772 A CN 201610920772A CN 106997892 A CN106997892 A CN 106997892A
Authority
CN
China
Prior art keywords
molybdenum oxide
display device
layer
barrier layer
semiconductor pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610920772.6A
Other languages
English (en)
Other versions
CN106997892B (zh
Inventor
车光民
杨受京
杨灿佑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN106997892A publication Critical patent/CN106997892A/zh
Application granted granted Critical
Publication of CN106997892B publication Critical patent/CN106997892B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H01L21/47635—After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Abstract

提供了一种显示装置和制造该显示装置的方法。根据一示例性实施方式，一种显示装置包括：基板；栅电极，设置在基板上；半导体图案，设置在栅电极上；数据布线，设置在半导体图案上并且具有数据线、源电极和漏电极；第一阻挡层，设置在数据布线和半导体图案之间；以及底切，设置在第一阻挡层的每段的至少一侧上。

Description

显示装置以及该显示装置的制造方法
技术领域
本公开涉及显示装置以及其制造方法。
背景技术
显示装置的重要性随着多媒体技术的最新发展而稳定地增长。结果，各种显示装置诸如液晶显示器(LCD)、有机发光二极管(OLED)等已经发展并普及。
液晶显示器(LCD)，其是最广泛使用的平板显示器之一，包括在其上形成场产生电极诸如像素电极和公共电极的两个基板以及插置在所述两个基板之间的液晶层。LCD通过施加电压到场产生电极而在液晶层中产生电场，于是通过确定液晶层中的液晶分子的取向并控制入射光的偏振而显示图像。
同时，随着LCD的分辨度增加，日益需要由例如玻璃形成的大尺寸基板和具有优良性能的薄膜晶体管TFT。
发明内容
本公开的示例性实施方式提供一种显示装置，该显示装置包括具有均一厚度的半导体的薄膜晶体管(TFT)。
本公开的示例性实施方式还提供一种能够防止半导体图案的顶部的污染的显示装置。
本公开的示例性实施方式还提供一种显示装置的制造方法，该显示装置具有均一厚度的半导体图案。
然而，本公开的示例性实施方式不限于这里阐述的示例性实施方式。对于本公开所述的领域中的普通技术人员而言，通过参考以下给出的本公开的详细描述，本公开的以上和其它示例性实施方式将变得更加明显。
根据一示例性实施方式，一种显示装置包括：基板；栅电极，设置在基板上；半导体图案，设置在栅电极上；数据布线，设置在半导体图案上并且包含数据线、源电极和漏电极；第一阻挡层，设置在数据布线和半导体图案之间；以及底切，设置在第一阻挡层的每段的至少一侧上。
第一阻挡层可以包括包含钼氧化物的钼氧化物区域以及包含Mo但是没有钼氧化物的钼(Mo)区域。
钼氧化物区域可以设置在第一阻挡层的每段的外侧上，并且Mo区域可以分别设置在钼氧化物区域的内侧。
底切可以设置在钼氧化物区域中。
第一阻挡层的每段的在该处形成底切的侧壁可以逐渐变窄或者反向地逐渐变窄。
在每个钼氧化物区域中的钼氧化物的浓度从对应的钼氧化物区域的外侧到内侧逐渐减小。
半导体图案可以包含Mo。
半导体图案的被源电极或漏电极交叠的区域被限定为重叠区域，半导体图案的其它区域被限定为非重叠区域。Mo的浓度在重叠区域中比在非重叠区域中高。
Mo的浓度可以从非重叠区域的顶部分到底部分逐渐减小。
显示装置还可以包括设置在数据布线上的第二阻挡层。
第二阻挡层可以包含金属氧化物。
数据布线可以包括形成在数据布线的外侧的氧化物区域。
根据另一示例性实施方式，一种显示装置包括：基板；栅电极，设置在基板上；半导体图案，设置在栅电极上；数据布线，形成在半导体图案上并且包含数据线、源电极和漏电极；第一阻挡层，设置在数据布线和半导体图案之间；以及钼氧化物层，设置在半导体图案的在源电极和漏电极之间的部分上。
钼氧化物层可以覆盖半导体图案的顶表面的至少一部分。
沟道部分可以形成在源电极和漏电极之间，并且钼氧化物层可以部分地交叠沟道部分。
第一阻挡层可以包括包含钼氧化物的钼氧化物区域以及包含Mo但是没有钼氧化物的Mo区域。
钼氧化物区域可以设置在第一阻挡层的每段的外侧上，并且Mo区域可以分别设置在钼氧化物区域的内侧。
在每个钼氧化物区域中的钼氧化物的浓度可以从对应的钼氧化物区域的外侧到内侧逐渐减小。
半导体图案可以包含Mo。
根据另一示例性实施方式，一种显示装置的制造方法包括：制备基板，在该基板上，形成栅电极、设置在栅电极上的半导体层、设置在半导体层上并且包含Mo的第一阻挡层、设置在第一阻挡层上的导电层、以及设置在导电层上的第二阻挡层；在导电层上形成具有第一区域和第二区域的第一感光层图案，在第一区域中，第一感光层图案具有第一厚度，在第二区域中，第一感光层图案具有大于第一厚度的第二厚度，以及通过使用感光层图案作为掩模来蚀刻半导体层、第一阻挡层、导电层以及第二阻挡层而形成数据线和半导体图案；通过去除第一感光层图案的第一区域而形成暴露导电层的一部分的第二感光层图案，通过使用第二感光层图案作为掩模蚀刻第二阻挡层和导电层形成源电极、漏电极以及设置在源电极和漏电极之间的沟道部分，以及去除第二感光层图案；在第一阻挡层的对应于沟道部分的段上形成钼氧化物层以及在第一阻挡层的被源电极、漏电极和数据线交叠的段的每个的外侧上通过氧化基板而形成钼氧化物区域；以及通过冲洗基板而至少部分地去除钼氧化物层。
至少部分地去除钼氧化物层可以包括在钼氧化物区域中形成底切。
形成钼氧化物层和钼氧化物区域可以包括在源电极、漏电极和数据线的每个的外侧上形成氧化区域。
至少部分地去除钼氧化物层可以包括用水冲洗基板。
氧化基板和冲洗基板可以被执行至少两次。
根据示例性实施方式，TFT的分布可以通过均匀地保持半导体图案的高度而改善。
另外，具有优良性能的TFT可以通过放置在显示装置中的半导体图案的顶部的污染而获得。
其它特征和示例性实施方式将自以下详细描述、附图和权利要求而明显。
附图说明
图1是根据一示例性实施方式的显示装置的局部平面图。
图2是沿图1的线I-I'截取的截面图。
图3是根据另一示例性实施方式的显示装置的截面图。
图4是图3的显示装置的变形示例的截面图。
图5是根据另一示例性实施方式的显示装置的截面图。
图6是根据另一示例性实施方式的显示装置的截面图。
图7A是根据另一示例性实施方式的显示装置的截面图。
图7B是根据另一示例性实施方式的显示装置的截面图。
图8是根据另一示例性实施方式的显示装置的截面图。
图9至17是示出根据一示例性实施方式的显示装置的制造方法的截面图。
具体实施方式
本公开的方面和特征以及用于实现所述方面和特征的方法将通过参考关于附图被详细描述的实施方式而明显。然而，本公开不限于这里公开的实施方式，而是能够以各种形式被实现。在所述描述中限定的事物，诸如详细的构造和元件，不过是提供用来辅助本领域的普通技术人员对本公开的全面理解，本公开可以在权利要求的范围内限定。
用来表示一元件在另一元件上或者位于不同的层上或者位于一层上的“在……上”包括元件直接位于另一元件或层上的情形以及元件经由另一层或再一元件位于另一元件上的情形。在本公开的整个描述中，在整个附图中，相同的附图标记用于相同的元件。
虽然术语“第一、第二等等”可以用于描述各种组成元件，但是组成元件不受所述术语限制。所述术语用于区分一组成元件与其它组成元件。因此，在以下的描述中，第一组成元件可以包括第二组成元件。
在下文中，将参考附图描述本公开的实施方式。
图1是根据一示例性实施方式的显示装置的局部平面图。图2是沿图1的线I-I'截取的截面图。
参考图1和图2，显示装置包括：基板500；设置在基板500上的栅电极210；设置在栅电极210上的半导体图案700；设置在半导体图案700上并且包括数据线100、源电极110、漏电极120和漏电极延伸部130的数据布线(100、110、120和130)；以及设置在半导体图案700和数据布线(100、110、120和130)之间的第一阻挡层(101_1、111_1和121_1)。
基板500可以由能透射的材料形成。基板500可以由例如透明玻璃或塑料形成，但是本公开不限于此。
在第一方向上延伸的栅布线(200和210)可以设置在基板500上。如图1所示第一方向可以是，但是不限于，水平方向。栅布线(200和210)可以包括：传输栅信号的栅线200；以突出部的形式从栅线200突出的栅电极210；以及设置在栅线200的至少一个端部处的栅极端子(未示出)。栅电极210可以与源电极110和漏电极120一起形成薄膜晶体管(TFT)的三个端子。
栅布线(200和210)可以包含包括铝合金的铝(Al)基金属、包括Ag合金的银(Ag)基金属、包括Cu合金的铜(Cu)基金属、包括Mo合金的钼(Mo)基金属、铬(Cr)、钛(Ti)和钽(Ta)的至少之一，但是本公开不限于此。也就是，具有用于实现期望显示装置的适当物理特性的任何金属或聚合物材料可以被用作栅布线(200和210)的材料。
栅布线(200和210)可具有单层结构，但是本公开不限于此。也就是，备选地，栅布线(200和210)可具有多层结构，诸如双层结构或三层结构。
栅绝缘层601可以设置在栅布线(200和210)上。栅绝缘层601可以覆盖栅布线(200和210)，并可以形成在基板500的整个表面上。
栅绝缘层601可以由无机绝缘材料诸如硅氧化物(SiOx)、硅氮化物(SiNx)和硅氮氧化物(SiON)形成，但是本公开不限于此。
半导体图案700可以设置在栅绝缘层601上。半导体图案700可以包括氧化物半导体。更具体而言，半导体图案700可以包括混合的氧化物，诸如ZnO、InZnO、InGaO、InSnO、ZnSnO、GaSnO、GaZnO、GaZnSnO、GaInZnO或铟锌锡氧化物(IZTO)(InZnTinO)，但是本公开不限于此。
包括氧化物半导体的半导体图案700可具有非晶硅半导体图案的2至100倍大的有效电荷迁移率，并具有105至108的开/关电流比。因而，与非晶半导体图案相比，半导体图案700显示出优良的半导体性能。此外，半导体图案700的带隙可以在大约3.0和3.5eV之间的范围内。因而，对于可见光，不会产生泄漏光电流。因此，可以防止氧化物TFT的瞬间余像，使得不需要在氧化物TFT下面形成光阻挡层并因而提高显示装置的开口率。
为了增强氧化物半导体的性能，半导体图案700还可以包括来自周期表的3族、4族、5族或过渡元素。
用于形成半导体图案700的氧化物半导体的上述材料显示出相对于数据布线(100、110、120和130)的优良欧姆接触性能，使得不必要另外提供欧姆接触层，因而减少了制造显示装置所需的时间和花费量。然而，本公开不限于此。也就是，备选地，欧姆接触层可以另外地提供在包括氧化物半导体的半导体图案700和数据布线(100、110、120和130)之间。
半导体图案700可具有各种形状，诸如岛形状和线形形状。具有线形形状的半导体图案700可以设置在数据布线(100、110、120和130)下面并且可以延伸到栅电极210的上面。
在使用四掩模工艺的情形下，半导体图案700可以在除了TFT的沟道部分之外的所有区域中被图案化成与数据布线(100、110、120和130)基本上相同的形状。也就是，半导体图案700可以设置为在除了TFT的沟道部分之外的所有区域中交叠数据布线(100、110、120和130)。
在本示例性实施方式中，可以使用四掩模工艺，但是本公开不限于此。也就是，可以使用三掩模工艺或五掩模工艺，而不脱离本公开的范围。换言之，对于本公开所属领域中的普通技术人员而言明显的是，代替四掩模工艺、能够使用三掩模工艺、五掩模工艺或其组合。
第一阻挡层(101_1、111_1和121_1)可以设置在半导体图案700和栅绝缘层601上。第一阻挡层(101_1、111_1和121_1)可以交叠整个数据布线(100、110、120和130)或部分的数据布线(100、110、120和130)。
第一阻挡层(101_1、111_1和121_1)可以包括Mo或钼氧化物。第一阻挡层(101_1、111_1和121_1)可以包括钼氧化物区域和Mo区域。Mo区域可以是包括Mo但是没有钼氧化物的区域。钼氧化物区域可以仅包括钼氧化物或钼氧化物和Mo二者。
参考图2，第一阻挡层(101_1、111_1和121_1)可以设置为交叠源电极110、漏电极120、漏电极延伸部130和数据线100。图2将第一阻挡层(101_1、111_1和121_1)示为被整个源电极110、整个漏电极120和整个数据线100交叠，但是在备选的示例性实施方式中，第一阻挡层(101_1、111_1和121_1)可以仅被部分的源电极110、漏电极120和数据线100交叠。
更具体而言，第一阻挡层段111_1可以设置在源电极110下面以被源电极110交叠。第一阻挡层段111_1的侧壁可以分别与源电极110的侧壁对准，但是本公开不限于此。例如，第一阻挡层段111_1的外部部分可以由钼氧化物形成，第一阻挡层段111_1的内部部分可以由Mo形成，这将在后面详细描述。
第一阻挡层段121_1可以设置在漏电极120和漏电极延伸部130下面以被漏电极120和漏电极延伸部130交叠。第一阻挡层段121_1的侧壁可以分别与漏电极120和漏电极延伸部130的侧壁对准，但是本公开不限于此。例如，第一阻挡层段121_1的外部部分可以由钼氧化物形成，第一阻挡层段121_1的内部部分可以由Mo形成。
第一阻挡层段101_1可以设置在数据线100下面以被数据线100交叠。第一阻挡层段101_1的侧壁可以分别与数据线100的侧壁对准，但是本公开不限于此。例如，第一阻挡层段101_1的外部部分可以由钼氧化物形成，第一阻挡层段101_1的内部部分可以由Mo形成。
数据布线(100、110、120和130)可以设置在半导体图案700、栅绝缘层601和第一阻挡层(101_1、111_1和121_1)上。数据布线(100、110、120和130)可以包括：数据线100，在第二方向例如竖直方向上延伸并交叉栅线200；源电极110，以分支形式从数据线100分叉并延伸到半导体图案700的上面；漏电极120，与源电极110隔离，并设置在半导体图案700上方以相对于栅电极210或TFT的沟道部分面对源电极110；以及漏电极延伸部130，从漏电极120延伸并电接触像素电极300。漏电极延伸部130可具有比漏电极120相对更大的宽度，因而可以允许与像素电极300稳定的电接触。
数据布线(100、110、120和130)可具有单层或多层结构，该单层或多层结构包括金属诸如镍(Ni)、钴(Co)、Ti、Ag、Cu、Mo、Al、铍(Be)、铌(Nb)、金(Au)、铁(Fe)、硒(Se)或Ta，并且除所述金属之外，还包括包含从包括Ti、锆(Zr)、钨(W)、Ta、Nb、铂(Pt)、铪(Hf)、氧(O)和氮(N)的组选出的至少之一的合金，但是本公开不限于此。也就是，数据布线(100、110、120和130)的材料没有具体地限于以上描述的示例。
第二阻挡层(102、112和122)可以设置在数据布线(100、110、120和130)上。第二阻挡层(102、112和122)可以设置为被整个数据布线(100、110、120和130)或部分的数据布线(100、110、120和130)交叠。也就是，例如，第二阻挡层(102、112和122)、数据布线(100、110、120和130)和第一阻挡层(101_1、111_1和121_1)彼此交叠，从而形成三层结构。第二阻挡层(102、112和122)的侧壁可以与数据布线(100、110、120和130)的相应侧壁对准，但是本公开不限于此。也就是，备选地，第二阻挡层(102、112和122)的侧壁可以突出超过数据布线(100、110、120和130)的相应侧壁，或可以从数据布线(100、110、120和130)的相应侧壁凹进。
第二阻挡层(102、112和122)可以由金属氧化物形成。在第二阻挡层(102、112和122)由金属氧化物形成的情形下，第二阻挡层(102、112和122)可以防止设置在其下面的数据布线(100、110、120和130)在基板氧化工艺期间氧化。
图1示出单一的TFT设置在单一像素中，但是本公开不限于此。也就是，在其它示例性实施方式中，多个TFT可以设置在每个像素中，这样的话，所有的或仅一些的TFT可以是显示装置的TFT。例如，如果总共三个TFT设置在每个像素中，每个像素的一个至三个TFT是根据本示例性实施方式的显示装置的TFT。
钝化层602可以设置在数据布线(100、110、120和130)、第二阻挡层(102、112和122)和半导体图案700上。钝化层602可以包括无机绝缘材料。例如，钝化层602可以由硅氧化物、硅氮化物、硅氮氧化物、铝氮氧化物、钛氮氧化物、锆氮氧化物、铪氮氧化物、钽氮氧化物或钨氮氧化物形成，但是本公开不限于此。也就是，钝化层602的材料没有具体地限于以上描述的示例。
接触孔140可以形成在钝化层602上以暴露漏电极延伸部130。
像素电极300可以设置在钝化层602上。像素电极300可以经由形成在钝化层602上的接触孔140电连接到漏电极120。
例如，像素电极300可以由透明导体诸如铟锡氧化物(ITO)、铟锌氧化物(IZO)或反射导体诸如Al形成。
图1示出如具有板形状的像素电极300，但是本公开不限于此。也就是，在其它示例性实施方式中，像素电极300可具有有一个或更多狭缝的结构。在再一示例性实施方式中，多个像素电极300可以设置在每个像素中，这样的话，不同的电压可以被施加到所述多个像素电极300。
在下文，将参考图3至8描述根据本公开的其它示例性实施方式的显示装置。在图1至8中，相同的附图标记表示相同的元件，因而，其详细描述可以被省略。
图3是根据另一示例性实施方式的显示装置的截面图。
参考图3，显示装置可以包括形成在第一阻挡层(101_2、111_2和121_2)的每个段的至少一侧上的底切132。第一阻挡层(101_2、111_2和121_2)的侧壁可以位于相对于数据布线(100、110、120和130)的相应侧壁的内部。
例如，第一阻挡层(101_2、111_2和121_2)的侧壁可以形成在相对于数据布线(100、110、120和130)的相应侧壁的内侧。换言之，部分地由于，但是不限于，根据本示例性实施方式的显示装置如何制造，数据布线(110、120、100和130)的侧壁可以突出超过第一阻挡层(101_2、111_2和121_2)的相应侧壁。
底切132可以形成在第一阻挡层(101_2、111_2和121_2)的每个段的两个侧壁上。图3将底切132示为形成在第一阻挡层(101_2、111_2和121_2)的每个段的两个侧壁上，但是本公开不限于此。也就是，备选地，底切132可以仅形成在从包括设置在源电极110下面的第一阻挡层段111_2、设置在漏电极120下面的第一阻挡层段121_2和设置在数据线100下面的第一阻挡层段101_2的组选出的至少之一的侧壁上。仍备选地，底切132可以仅形成在第一阻挡层段111_2、121_2和101_2的每个的侧壁之一上。也就是，第一阻挡层段111_2、121_2和101_2的每个的侧壁之一可以与数据布线(110、120和100)的相应的侧壁对准，并且底切132可以形成在第一阻挡层段111_2、121_2和101_2的每个的另一侧壁上。第一阻挡层(101_2、111_2和121_2)可以包括Mo或钼氧化物。也就是，第一阻挡层(101_2、111_2和121_2)可以包括包含钼氧化物的钼氧化物区域以及包含Mo但是没有钼氧化物的Mo区域。钼氧化物区域可以包括单独的钼氧化物，或钼氧化物和Mo二者。底切132可以形成在钼氧化物区域中。钼氧化物区域中的钼氧化物可以在随后将描述的水冲洗过程期间被冲走，结果，底切132可以形成在钼氧化物区域中。
第一阻挡层(101_2、111_2和121_2)的在该处形成底切132的侧壁可以逐渐变细。也就是，第一阻挡层(101_2、111_2和121_2)的侧壁可以向上倾斜使得第一阻挡层(101_2、111_2和121_2)的侧壁的上端可以分别位于相对于第一阻挡层(101_2、111_2和121_2)的侧壁的下端的内侧。
图4是图3的显示装置的变形示例的截面图。图4的显示装置在以下方面不同于图3的显示装置：底切133形成在第一阻挡层(101_3、111_3和121_3)的每个段的两侧，而且第一阻挡层(101_3、111_3和121_3)的每个段的侧壁可以反向地逐渐变窄。
底切133可以形成在第一阻挡层(101_3、111_3和121_3)的每段的两个侧壁上。图4将底切133示为形成在第一阻挡层(101_3、111_3和121_3)的每段的两个侧壁上，但是本公开不限于此。也就是，备选地，底切133可以仅形成在从包括设置在源电极110下面的第一阻挡层段111_3、设置在漏电极120下面的第一阻挡层段121_3和设置在数据线100下面的第一阻挡层段101_3的组选出的至少之一的侧壁上。仍备选地，底切133可以仅形成在第一阻挡层段111_3、121_3和101_3的每个的侧壁之一上。也就是，第一阻挡层段111_3、121_3或101_3的每个的侧壁之一可以与数据布线(110、120和100)的相应的侧壁对准，并且底切133可以形成在第一阻挡层段111_3、121_3或101_3的每个的另一侧壁上。
第一阻挡层(101_3、111_3和121_3)的在该处形成底切133的侧壁可以反向地逐渐变窄。也就是，第一阻挡层(101_3、111_3和121_3)的侧壁可以向下倾斜使得第一阻挡层(101_3、111_3和121_3)的每个的侧壁的上端可以分别位于相对于第一阻挡层(101_3、111_3和121_3)的侧壁的下端的外侧。
第一阻挡层(101_3、111_3和121_3)可以包括Mo和钼氧化物。也就是，第一阻挡层(101_3、111_3和121_3)可以包括包含钼氧化物的钼氧化物区域以及包含Mo但是没有钼氧化物的Mo区域。也就是，钼氧化物区域可以包括单独的钼氧化物，或钼氧化物和Mo二者。底切133可以形成在钼氧化物区域中。钼氧化物区域中的钼氧化物可以在随后将描述的水冲洗过程期间被冲走，结果，底切133可以形成在钼氧化物区域中。
图5是根据另一示例性实施方式的显示装置的截面图。
参考图5，钼氧化物区域A1可以设置在第一阻挡层(101_4、111_4和121_4)的每段的外侧，Mo区域A2可以设置在第一阻挡层(101_4、111_4和121_4)的每段的内侧。
在此使用时，术语“第一阻挡层的每段的外侧”可以表示包括或靠近第一阻挡层(101_4、111_4和121_4)的每段的侧壁的区域，并且在此使用时，术语“第一阻挡层的每段的内侧”可以表示除了第一阻挡层(101_4、111_4和121_4)的每段的外侧之外的整个第一阻挡层(101_4、111_4和121_4)。也就是，设置在源电极110下面的第一阻挡层段111_4可以包括在其内侧的Mo区域A2以及在Mo区域A2外侧的钼氧化物区域A1。如上所述，第一阻挡层段111_4的钼氧化物区域A1可以包括钼氧化物，第一阻挡层段111_4的Mo区域A2可以包括Mo，但是没有钼氧化物。也就是，第一阻挡层段111_4的钼氧化物区域A1可以包括单独的钼氧化物，或钼氧化物和Mo二者。
设置在漏电极120下面的第一阻挡层段121_4可以包括在其内侧的Mo区域A2以及在Mo区域A2外侧的钼氧化物区域A1。如上所述，第一阻挡层段121_4的钼氧化物区域A1可以包括钼氧化物，第一阻挡层段121_4的Mo区域A2可以包括Mo，但是没有钼氧化物。也就是，第一阻挡层段121_4的钼氧化物区域A1可以包括单独的钼氧化物，或钼氧化物和Mo二者。
设置在数据线100下面的第一阻挡层段101_4可以包括在其内侧的Mo区域A2以及在Mo区域A2外侧的钼氧化物区域A1。如上所述，第一阻挡层段101_4的钼氧化物区域A1可以包括钼氧化物，第一阻挡层段101_4的Mo区域A2可以包括Mo，但是没有钼氧化物。也就是，第一阻挡层段101_4的钼氧化物区域A1可以包括单独的钼氧化物，或钼氧化物和Mo二者。
图6是根据另一示例性实施方式的显示装置的截面图。
参考图6，半导体图案701可以包括Mo。更具体而言，除氧化物半导体之外，半导体图案701还可以包括Mo。半导体图案701的Mo可以通过自第一阻挡层(101_1、111_1和121_1)的扩散出现，但是本公开不限于此。
半导体图案701中的Mo的浓度可以在半导体图案701的上部分中比在半导体图案701的下部分中相对更高。也就是，半导体图案701中的Mo的浓度可以从半导体图案701的顶部分到底部分逐渐减小。结果，在半导体图案701的下部分中的Mo的浓度可以低于在半导体图案701的上部分中的Mo的浓度，或者甚至可以是零。也就是，在半导体图案701的下部分中可能不含Mo。
在本示例性实施方式中，在该处半导体图案701交叠源电极110或漏电极120的重叠区域A4以及半导体图案701的对应于TFT的沟道部分的非重叠区域A3可以被限定。例如，重叠区域A4中Mo的浓度可以高于非重叠区域A3中Mo的浓度，部分地由于，但是不限于，根据本示例性实施方式的显示装置如何制造。
图7A是根据另一示例性实施方式的显示装置的截面图。
参考图7A，显示装置可以包括在该处数据布线(110_1、120_1和100_1)至少部分地被氧化的氧化区域A5。数据布线(110_1、120_1和100_1)可以至少部分地被氧化，并且在下文中，数据布线(110_1、120_1和100_1)的被氧化的部分将被称为氧化区域A5。氧化区域A5可以设置在数据布线(110_1、120_1和100_1)的外侧。
图7A将氧化区域A5示为设置在数据布线(110_1、120_1和100_1)的两个侧壁上，但是本公开不限于此。也就是，备选地，氧化区域A5可以仅设置在从包括源电极110_1、漏电极120_1和数据线100_1的组选出的至少之一的侧壁上。仍备选地，氧化区域A5可以仅设置在数据布线(110_1、120_1和100_1)的侧壁之一上。
图7B是根据另一示例性实施方式的显示装置的截面图。
图7B的显示装置在以下方面不同于图2的显示装置：钼氧化物层152设置在源电极110和漏电极120之间。
钼氧化物层152可以设置在半导体图案700上。更具体而言，钼氧化物层152可以设置为覆盖半导体图案700的顶表面的在源电极110和漏电极120之间暴露的至少一部分。因此，钼氧化物层152可以至少部分地交叠沟道部分190。
钼氧化物层152可以单独地由钼氧化物形成。
钼氧化物层152的厚度可以小于被源电极110交叠的第一阻挡层段111_1的厚度和被漏电极120交叠的第一阻挡层段121_1的厚度，部分地由于，但是不限于，根据本示例性实施方式的显示装置如何制造。
在钼氧化物层152设置在半导体图案700上的情形下，形成数据布线(110、120和100)的金属材料可以扩散到半导体图案700的顶表面，结果，可以防止半导体图案700的电性能的退化。
图8是根据另一示例性实施方式的显示装置的截面图。更具体而言，图8示出根据一示例性实施方式的垂直配向(VA)模式显示装置。
参考图8，显示装置可以包括面对基板500的上基板900，设置在上基板900上的黑矩阵800、滤色器850、外涂层820和公共电极810。
也就是，黑矩阵800可以设置在上基板900上，其中该黑矩阵800是用于防止相邻的像素区域之间的光泄漏和光干涉的光阻挡构件。具有红色、绿色和蓝色的滤色器850可以分别设置在像素中。由有机材料形成的外涂层820可以设置在黑矩阵800和滤色器850上。外涂层820可以是众所周知的外涂层之一或组合，因而，其详细描述可以被省略。
公共电极810可以设置在外涂层820上。公共电极810可以是全表面电极，并且可以由透明导体诸如ITO、IZO或反射导体诸如Al形成。
图8将滤色器850和黑矩阵800示为设置在上基板900上，但是在备选的示例性实施方式中，滤色器850和/或黑矩阵800可以设置在基板500上。也就是，根据本示例性实施方式的显示装置也可以应用于阵列上滤色器(COA)模式液晶显示器(LCD)或黑色柱间隔物(BCS)模式液晶显示器(LCD)。
图8将公共电极810示为设置在上基板900上，但是本公开不限于此。也就是，备选地，公共电极810可以设置在基板500上。也就是，根据本示例性实施方式的显示装置也可以应用于平面内切换(IPS)模式LCD或面线切换(PLS)模式LCD。
在下文中，将参考图9至17描述根据一示例性实施方式的显示装置的制造方法。在图1至17中，相同的附图标记表示相同的元件，因而，其详细描述可以被省略。
图9至17是示出根据一示例性实施方式的显示装置的制造方法的截面图。
参考图9至17，制造方法包括：准备基板，在基板上形成了栅电极、设置在栅电极上的半导体层、设置在半导体层上并包含Mo的第一阻挡层、设置在第一阻挡层上的导电层以及设置在导电层上的第二阻挡层；在导电层上形成具有第一区域和第二区域的第一感光层图案，在第一区域中，第一感光层图案具有第一厚度，在第二区域中，第一感光层图案具有大于第一厚度的第二厚度；以及通过使用感光层图案作为掩模蚀刻半导体层、第一阻挡层、导电层和第二阻挡层而形成数据线和半导体图案；通过去除第一感光层图案的第一区域而形成暴露导电层的一部分的第二感光层图案；通过使用第二感光层图案作为掩模蚀刻第二阻挡层和导电层，形成源电极、漏电极和设置在源电极和漏电极之间的沟道部分；以及去除第二感光层图案；在第一阻挡层的对应于沟道部分的段上形成钼氧化物层以及在第一阻挡层的被源电极、漏电极和数据线交叠的段的每个的外侧上通过氧化基板而形成钼氧化物区域；以及通过冲洗基板，至少部分地去除钼氧化物层。
参考图9，包括栅电极210的栅布线形成在基板500上。栅布线可以通过在基板500上形成栅极导体层以及图案化该栅极导体层而形成。栅极导体层可以通过借助溅射或化学气相沉积(CVD)工艺沉积金属材料而形成。栅极导体层的图案化可以通过光刻执行。
此后，栅绝缘层601、半导体层710、第一阻挡层150、导电层160以及第二阻挡层170顺序地形成在栅电极210上。
半导体层710可以被蚀刻，因而可以变成根据示例性实施方式的显示装置的半导体图案。第一和第二阻挡层150和170也可以被蚀刻，并因而可以分别变成根据示例性实施方式的显示装置的第一和第二阻挡层。导电层160也可以被蚀刻，并因而可以形成根据示例性实施方式的显示装置的数据布线。
第一感光层图案PR1可以设置在基板500的导电层160上，在基板500上，顺序地设置栅电极210、栅绝缘层601、半导体层710、第一阻挡层150、导电层160和第二阻挡层170。第一感光层图案PR1可以通过施加感光层并利用半色调掩模(未示出)或狭缝掩模(未示出)使感光层经受曝光和显影而形成。第一感光层图案PR1可以包括在其中第一感光层图案PR1具有第一厚度d1的第一区域A1以及在其中第一感光层图案PR1具有大于第一厚度d1的第二厚度d2的第二区域A2。例如，第一区域a1可以位于对应于TFT的沟道部分的区域中，第二区域A2可以位于在其中数据布线将保留的区域中。
此后，参考图10，半导体层710、第一阻挡层150、导电层160和第二阻挡层170利用第一感光层图案PR1作为掩模被蚀刻。例如，湿法蚀刻可以用于蚀刻半导体层710、第一阻挡层150、导电层160和第二阻挡层170，但是本公开不限于此。也就是，备选地，可以使用干蚀刻。仍备选地，可以使用湿法蚀刻和干蚀刻二者。例如，第一阻挡层150、导电层160和第二阻挡层170可以被湿法蚀刻，并且半导体层710可以被干法蚀刻。然而，本公开不限于这些示例。
由于半导体层710、第一阻挡层150、导电层160和第二阻挡层170的蚀刻，可以形成图案，并且可以保留栅绝缘层601。此外，可以形成半导体图案700和交叠半导体图案700的数据线100。
此后，参考图11，第二感光层图案PR2通过减小第一感光层图案PR1的厚度以去除第一区域a1而形成。结果，第二阻挡层170可以在对应于TFT的沟道部分的区域中暴露。通过减小第一感光层图案PR1的厚度以及去除第一感光层图案PR1的第一区域a1形成第二感光层图案PR2可以通过回蚀刻或灰化工艺执行，但是本公开不限于此。此后，参考图12，第二阻挡层170和导电层160利用第二感光层图案PR2作为掩模被蚀刻。第二阻挡层170和导电层160的蚀刻可以通过湿法蚀刻执行，但是本公开不限于此。在第二阻挡层170和导电层160的蚀刻期间，第一阻挡层160可以保持不被蚀刻。由于第二阻挡层170和导电层160的蚀刻，形成源电极110和漏电极120以及沟道部分190，并且源电极110和漏电极120彼此间隔开，沟道部分190插置在其间。此后，参考图13，可以去除第二感光层图案PR2。
此后，参考图14，可以在基板500上执行氧化工艺以去除第二感光层图案PR2。氧化工艺可以利用等离子体执行。氧化工艺可以在基板500的整个表面上或仅一部分表面上执行。
图15示出在氧化工艺之后基板500的状态。在基板500的整个表面被氧化之后，如图14所示，基板500可以变成如图15中示出的那样。更具体而言，钼氧化物区域A1可以设置在数据布线(100、110、120和130)下面的第一阻挡层101_1、111_1和121_1的每个的外侧上(关于细节见图5)。氧化区域A5可以形成在数据布线(100、110、120和130)的外侧上(关于细节见图7A)。此外，钼氧化物层151可以由于第一阻挡层150被氧化而形成在沟道部分190中。
此后，参考图16，可以执行冲洗过程。例如，水可以被用作冲洗液体。通过在冲洗过程中使用水，钼氧化物层151的至少一部分可以被去除而不会导致对其它元件的损坏。
参考图17，钼氧化物层151的至少一部分可以通过冲洗过程被去除。图17将钼氧化物层151示为被完全去除，但是本公开不限于此。也就是，备选地，即使在冲洗过程之后，钼氧化物层151的至少一部分可以仍保留，这样的话，基板500可具有如图7B所示的结构。
在根据本示例性实施方式的制造方法中，一个氧化工艺然后一个冲洗过程被执行，但是本公开不限于此。也就是，多于一个的冲洗过程可以在氧化过程之后被重复地执行，并且可以持续直到完全去除钼氧化物层151。
在其中使用冲洗液体诸如水执行冲洗过程的情形下，在数据布线(100、110、120和130)下面的第一阻挡层101_1、111_1和121_1的每个的外侧可以与钼氧化物层151一起被部分地去除。结果，第一阻挡层101_1、111_1和121_1的每个可以在部分侧壁上向内凹，从而形成基本上如图3或图4所示的底切。
在基板500利用冲洗液体被冲洗之后，至少一部分钼氧化物层151可以被去除，而不影响在钼氧化物层151下面的半导体图案700。也就是，根据本示例性实施方式，在与源电极110或漏电极120的重叠区域中的半导体图案700的厚度W1可以基本上与在沟道部分190中的半导体图案700的厚度W2相同。在这种情形下，与其中厚度W1和W2彼此不同的情形相比，TFT可以实现优良的性能。也就是，TFT的分布可以改善。
虽然已经参考本公开的示例性实施方式特别示出并描述了本公开，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离本公开的精神和范围。示例性实施方式应该仅以说明性含义被理解，而不是用于限制目的。
本申请要求享有2015年10月月23日在韩国知识产权局提交的韩国专利申请第10-2015-0148083号的优先权，其公开通过整体引用合并于此。

Claims (24)

1.一种显示装置，包括：
基板；
栅电极，设置在所述基板上；
半导体图案，设置在所述栅电极上；
数据布线，设置在所述半导体图案上并且包含数据线、源电极和漏电极；
第一阻挡层，设置在所述数据布线和所述半导体图案之间；以及
底切，设置在所述第一阻挡层的每段的至少一侧上。
2.根据权利要求1所述的显示装置，其中所述第一阻挡层包含含有钼氧化物的钼氧化物区域以及含有钼(Mo)但是没有钼氧化物的Mo区域。
3.根据权利要求2所述的显示装置，其中所述钼氧化物区域设置在所述第一阻挡层的每段的外侧上并且所述Mo区域分别设置在所述钼氧化物区域的内侧。
4.根据权利要求2所述的显示装置，其中所述底切设置在所述钼氧化物区域中。
5.根据权利要求2所述的显示装置，其中所述第一阻挡层的每段的在该处形成所述底切的侧壁逐渐变窄或者反向地逐渐变窄。
6.根据权利要求2所述的显示装置，其中在所述钼氧化物区域的每个中的钼氧化物的浓度从对应的钼氧化物区域的外侧到内侧逐渐减小。
7.根据权利要求2所述的显示装置，其中所述半导体图案包含Mo。
8.根据权利要求2所述的显示装置，其中所述半导体图案的被所述源电极或所述漏电极交叠的区域被限定为重叠区域，所述半导体图案的其它区域被限定为非重叠区域，并且其中Mo的浓度在所述重叠区域中比在所述非重叠区域中高。
9.根据权利要求8所述的显示装置，其中所述Mo的浓度从所述非重叠区域的顶部分到底部分逐渐减小。
10.根据权利要求1所述的显示装置，还包括：
设置在所述数据布线上的第二阻挡层。
11.根据权利要求10所述的显示装置，其中所述第二阻挡层包含金属氧化物。
12.根据权利要求1所述的显示装置，其中所述数据布线包含形成在所述数据布线的外侧的氧化物区域。
13.一种显示装置，包括：
基板；
栅电极，设置在所述基板上；
半导体图案，设置在所述栅电极上；
数据布线，形成在所述半导体图案上并且包含数据线、源电极和漏电极；
第一阻挡层，设置在所述数据布线和所述半导体图案之间；以及
钼氧化物层，设置在所述半导体图案的在所述源电极和所述漏电极之间的部分上。
14.根据权利要求13所述的显示装置，其中所述钼氧化物层覆盖所述半导体图案的顶表面的至少一部分。
15.根据权利要求13所述的显示装置，其中沟道部分形成在所述源电极和所述漏电极之间并且所述钼氧化物层部分地交叠所述沟道部分。
16.根据权利要求13所述的显示装置，其中所述第一阻挡层包含含有钼氧化物的钼氧化物区域以及含有Mo但是没有钼氧化物的Mo区域。
17.根据权利要求16所述的显示装置，其中所述钼氧化物区域设置在所述第一阻挡层的每段的外侧上并且所述Mo区域分别设置在所述钼氧化物区域的内侧。
18.根据权利要求13所述的显示装置，其中在所述钼氧化物区域的每个中的钼氧化物的浓度从对应的钼氧化物区域的外侧到内侧逐渐减小。
19.根据权利要求13所述的显示装置，其中所述半导体图案包含Mo。
20.一种显示装置的制造方法，包括：
制备基板，在该基板上，形成栅电极、设置在所述栅电极上的半导体层、设置在所述半导体层上并且包含Mo的第一阻挡层、设置在所述第一阻挡层上的导电层、以及设置在所述导电层上的第二阻挡层；
在所述导电层上形成具有第一区域和第二区域的第一感光层图案，在所述第一区域中，所述第一感光层图案具有第一厚度，在所述第二区域中，所述第一感光层图案具有大于所述第一厚度的第二厚度；以及通过使用所述感光层图案作为掩模来蚀刻所述半导体层、所述第一阻挡层、所述导电层以及所述第二阻挡层而形成数据线和半导体图案；
通过去除所述第一感光层图案的所述第一区域形成暴露所述导电层的一部分的第二感光层图案；通过使用所述第二感光层图案作为掩模蚀刻所述第二阻挡层和所述导电层形成源电极、漏电极和设置在所述源电极与所述漏电极之间的沟道部分；以及去除所述第二感光层图案；
在所述第一阻挡层的对应于所述沟道部分的段上形成钼氧化物层以及在所述第一阻挡层的被所述源电极、所述漏电极和所述数据线交叠的段的每个的外侧上通过氧化所述基板而形成钼氧化物区域；以及
通过冲洗所述基板而至少部分地去除所述钼氧化物层。
21.根据权利要求20所述的制造方法，其中所述至少部分地去除所述钼氧化物层包含在所述钼氧化物区域中形成底切。
22.根据权利要求20所述的制造方法，其中所述形成所述钼氧化物层和所述钼氧化物区域包含在所述源电极、所述漏电极和所述数据线的每个的外侧上形成氧化区域。
23.根据权利要求20所述的制造方法，其中所述至少部分地去除所述钼氧化物层包含用水冲洗所述基板。
24.根据权利要求20所述的制造方法，其中所述氧化所述基板和所述冲洗所述基板被执行至少两次。
CN201610920772.6A 2015-10-23 2016-10-21 显示装置以及该显示装置的制造方法 Active CN106997892B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0148083 2015-10-23
KR1020150148083A KR102436641B1 (ko) 2015-10-23 2015-10-23 표시 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
CN106997892A true CN106997892A (zh) 2017-08-01
CN106997892B CN106997892B (zh) 2022-09-09

Family

ID=58562015

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610920772.6A Active CN106997892B (zh) 2015-10-23 2016-10-21 显示装置以及该显示装置的制造方法

Country Status (3)

Country Link
US (1) US9786694B2 (zh)
KR (1) KR102436641B1 (zh)
CN (1) CN106997892B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108877519A (zh) * 2018-06-26 2018-11-23 上海天马微电子有限公司 一种显示装置
US20210225988A1 (en) * 2020-01-17 2021-07-22 Samsung Display Co., Ltd. Method of manufacturing display panel and display panel manufactured by the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109270754B (zh) * 2017-07-17 2021-04-27 京东方科技集团股份有限公司 阵列基板和显示装置
KR102526507B1 (ko) * 2018-07-17 2023-04-26 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 배선 기판 및 이를 포함하는 표시 장치
CN109979946B (zh) * 2019-03-15 2021-06-11 惠科股份有限公司 一种阵列基板及其制造方法和显示面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020084475A1 (en) * 2000-12-29 2002-07-04 Kyo Ho Moon Method of fabricating X-ray detecting device
KR20060098018A (ko) * 2005-03-08 2006-09-18 삼성전자주식회사 Ｔｆｔ기판의 제조 방법
CN102148258A (zh) * 2010-01-26 2011-08-10 索尼公司 薄膜晶体管、其制造方法、显示单元和电子装置
CN102916016A (zh) * 2011-08-02 2013-02-06 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
US20130299817A1 (en) * 2012-05-11 2013-11-14 Samsung Display Co., Ltd. Thin film transistor array panel
WO2014187718A1 (en) * 2013-05-23 2014-11-27 Koninklijke Philips N.V. Organic light-emitting device
US20150171111A1 (en) * 2013-12-16 2015-06-18 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
CN105097947A (zh) * 2013-04-30 2015-11-25 乐金显示有限公司 薄膜晶体管阵列基板及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002086B1 (ko) 1993-04-16 1996-02-10 엘지전자주식회사 박막 트랜지스터의 제조방법
KR100905052B1 (ko) * 2003-02-26 2009-06-30 엘지디스플레이 주식회사 몰리브덴/구리 배선의 제조 방법
CN1918672B (zh) * 2004-03-09 2012-10-03 出光兴产株式会社 薄膜晶体管、薄膜晶体管基板、液晶显示装置、溅射靶、透明导电膜、透明电极及它们的制造方法
JP2007242848A (ja) 2006-03-08 2007-09-20 Mitsubishi Electric Corp 基板の製造方法及び基板処理装置
KR101160448B1 (ko) 2010-11-10 2012-06-27 (주)유비쿼스 이더넷 또는 ｐｏｎ 기반 원격 전원제어 장치 및 방법
CN102629609A (zh) * 2011-07-22 2012-08-08 京东方科技集团股份有限公司 阵列基板及其制作方法、液晶面板、显示装置
KR101389911B1 (ko) * 2012-06-29 2014-04-29 삼성디스플레이 주식회사 박막트랜지스터 및 이를 위한 산화아연계 스퍼터링 타겟
CN103489900B (zh) * 2013-09-04 2016-05-04 京东方科技集团股份有限公司 一种阻挡层及其制备方法、薄膜晶体管、阵列基板
KR102223139B1 (ko) * 2014-09-02 2021-03-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 패널

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020084475A1 (en) * 2000-12-29 2002-07-04 Kyo Ho Moon Method of fabricating X-ray detecting device
KR20060098018A (ko) * 2005-03-08 2006-09-18 삼성전자주식회사 Ｔｆｔ기판의 제조 방법
CN102148258A (zh) * 2010-01-26 2011-08-10 索尼公司 薄膜晶体管、其制造方法、显示单元和电子装置
CN102916016A (zh) * 2011-08-02 2013-02-06 三星电子株式会社 薄膜晶体管阵列面板及其制造方法
US20130299817A1 (en) * 2012-05-11 2013-11-14 Samsung Display Co., Ltd. Thin film transistor array panel
CN105097947A (zh) * 2013-04-30 2015-11-25 乐金显示有限公司 薄膜晶体管阵列基板及其制造方法
WO2014187718A1 (en) * 2013-05-23 2014-11-27 Koninklijke Philips N.V. Organic light-emitting device
US20150171111A1 (en) * 2013-12-16 2015-06-18 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108877519A (zh) * 2018-06-26 2018-11-23 上海天马微电子有限公司 一种显示装置
US20210225988A1 (en) * 2020-01-17 2021-07-22 Samsung Display Co., Ltd. Method of manufacturing display panel and display panel manufactured by the same
US11637167B2 (en) * 2020-01-17 2023-04-25 Samsung Display Co., Ltd. Method of manufacturing display panel utilizing ratio of etching removal speeds and display panel manufactured by the same
US11910679B2 (en) 2020-01-17 2024-02-20 Samsung Display Co., Ltd. Method of manufacturing display panel with circuit-layer stack including metal, oxide, and capping layers, and display panel manufactured by the same

Also Published As

Publication number Publication date
CN106997892B (zh) 2022-09-09
US20170117298A1 (en) 2017-04-27
KR102436641B1 (ko) 2022-08-26
US9786694B2 (en) 2017-10-10
KR20170047690A (ko) 2017-05-08

Similar Documents

Publication Publication Date Title
KR101415561B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
CN106997892A (zh) 显示装置以及该显示装置的制造方法
TWI538210B (zh) 半導體裝置及其製造方法
JP2018061044A (ja) 薄膜トランジスタ基板
US9613990B2 (en) Semiconductor device and method for manufacturing same
CN109326614B (zh) 显示基板及其制造方法、显示装置
US20100044708A1 (en) Thin film transistor, pixel structure and fabrication methods thereof
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
US20130001573A1 (en) Thin film transistor and method of manufacturing the same
US9219085B2 (en) Thin film transistor display panel and manufacturing method thereof
KR100841379B1 (ko) 전기광학 표시장치 및 그 제조방법
JP2015133479A (ja) 薄膜トランジスタ表示板
US9281343B2 (en) Thin film transistor display panel and method of manufacturing the same
US20110114940A1 (en) Thin film display panel and method of manufacturing the same
CN107078165A (zh) 半导体装置、液晶显示装置和半导体装置的制造方法
US9595545B2 (en) Semiconductor device
CN108054140A (zh) Ffs模式阵列基板及其制造方法
KR101484966B1 (ko) 어레이 기판 및 이의 제조방법
KR20150010065A (ko) 산화물 반도체 소자의 제조 방법 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
CN107768447A (zh) 薄膜晶体管、其制造方法以及包括其的显示装置
KR102224457B1 (ko) 표시장치와 그 제조 방법
CN109698205A (zh) 有源矩阵基板及其制造方法
KR20130066247A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR101948750B1 (ko) 어레이 기판 및 이의 제조방법
US10276600B2 (en) Pixel structure and related fabrication method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant