CN106981470A - 引线架及其制造方法 - Google Patents

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CN106981470A
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lead
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林真太郎
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Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
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Shinko Electric Co Ltd
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Abstract

提供一种引线架，包括：成为半导体装置的单个区域；及外框部，从周边对所述单个区域进行支撑。所述外框部的厚度大于所述单个区域的厚度。

Description

引线架及其制造方法
技术领域
本发明涉及一种引线架及其制造方法。
背景技术
现有技术中熟知的有一种被称为QFN(Quad Flat Non-leaded package)的无引线半导体装置。QFN型半导体装置例如可通过将半导体芯片安装在引线架上并由树脂密封后再进行单片化而形成。
QFN型半导体装置所使用的引线架具有最后成为制品(半导体装置)的区域以及最后被除去而不成为制品(半导体装置)的区域。
专利文献1：(日本)特开2014-44980号公报
发明内容
然而，在从前的引线架中，最后成为制品(半导体装置)的区域和最后被除去而不成为制品(半导体装置)的区域具有相同的厚度。为此，如果为了对半导体装置进行薄型化而对整个引线架的板厚进行薄型化，则刚性可能会下降进而导致产生变形。所以进行了如下研讨，即，通过在引线架本身的形状方面想办法或采用更硬的其他材料等确保刚性，以对引线架整体的板厚进行薄型化。
但是，如果对引线架的形状或材料进行了变更，则存在着会对所制成的半导体装置的性能产生影响的情况。所以这样的变更实际上并不容易，结果还是难以在维持刚性的前提下对引线架板的厚进行薄型化。
本发明是鉴于上述问题而提出的，其目的在于提供一种在维持刚性的同时可被薄型化的引线架。
本引线架的要件为，具有作为半导体装置的单片化区域以及从周边对所述单片化区域(以下有时也称“单个区域”)进行支撑的外框部，所述外框部的厚度比所述单片化区域的厚度厚。
根据所公开的技术，能够提供一种在维持刚性的同时可被薄型化的引线架。
附图说明
图1A～图1B是第1实施方式的引线架的示例图。
图2A～图2B是第1实施方式的引线架的制造步骤的示例图(其1)。
图3A～图3B是第1实施方式的引线架的制造步骤的示例图(其2)。
图4A～图4B是第1实施方式的引线架的制造步骤的示例图(其3)。
图5A～图5B是第1实施方式的引线架的制造步骤的示例图(其4)。
图6A～图6B是第1实施方式的引线架的制造步骤的示例图(其5)。
图7A～图7B是第1实施方式的引线架的制造步骤的示例图(其6)。
图8A～图8B是第1实施方式的引线架的制造步骤的示例图(其7)。
图9A～图9B是第2实施方式的引线架的示例图。
图10是S比(S ratio)的说明图。
图11A～图11D是第2实施方式的引线架的制造步骤的示例图(其1)。
图12A～图12D是第2实施方式的引线架的制造步骤的示例图(其2)。
图13A～图13D是第2实施方式的引线架的制造步骤的示例图(其3)。
图14A～图14D是使用了第2实施方式的引线架的导体装置的制造步骤的示例图。
图15A～图15B是第1实施方式的变形例1的引线架的示例图。
图16A～图16B是第1实施方式的变形例2的引线架的示例图。
图17A～图17D是第1实施方式的变形例3的引线架的制造步骤的示例图。
图18A～图18B是杯剪切(cup shear)试验的试验样品等的说明图。
图19是实施例1的杯剪切试验结果的示例图。
图20是实施例2的杯剪切试验结果的示例图。
图21是实施例3的杯剪切试验结果的示例图。
图22是基于第2实施方式的另一半导体装置的截面图。
符号说明
10、10S、10U、10V 引线架(lead frame)
10B 板材
11 芯片垫(die pad)
11x、12x 段差部(高低部)
12 引线
13 凹凸部
15 连接部
17 黏结材
18 镀膜
20 半导体芯片
30 金属线
40 树脂部
151 外框部
152、152A、152B 阻隔条(dam bar)
153 支撑条(support bar)
具体实施方式
下面参照附图对本发明的实施方式进行说明。需要说明的是，各图中存在着对相同的构成部分赋予了相同的符号并对其重复说明进行了省略的情况。
〈第1实施方式〉
(第1实施方式的引线架结构)
首先对第1实施方式的引线架结构进行说明。图1是第1实施方式的引线架的示例图，图1的(a)是平面图，图1的(b)是沿图1的(a)的A-A线的截面图。需要说明的是，在图1的(a)的平面图中，为了方便起见，实施了与图1的(b)的截面图相对应的阴影处理。
参照图1，引线架10S是多个(在本申请中，多个是指两个以上)单片化区域C配置为行列状，并藉由连接部15进行了连接的结构。各单片化区域C是用于在引线架10S上安装半导体芯片，并在由树脂部密封后藉由切割以进行单片化而形成的半导体装置的一部分的区域。作为引线架10S的材料例如可使用铜(Cu)或铜合金、42合金(Fe和Ni的合金)等金属材料。在引线架10S的整个表面或一部分表面上可通过电镀等被覆手段形成Ag膜、Au膜、Ni/Au膜(依次对Ni膜和Au膜进行层叠而得的金属膜)、Ni/Pd/Au膜(依次对Ni膜、Pd膜和Au膜进行层叠而得的金属膜)等。
各单片化区域C上设置有用于安装半导体芯片的芯片垫11(芯片安装部)和多个引线12(端子部)。另外，芯片垫11的下表面的外周处设置了段差部11x。换言之，芯片垫11的下表面被形成为其面积小于上表面的面积。另外，除了与外框部151或阻隔条152连接的那侧之外的引线12的下表面的外周处也设置了段差部12x。换言之，引线12的下表面也被形成为其面积为小于上表面的面积。通过设置段差部11x和12x，在将半导体芯片安装在引线架10S上并由树脂部进行密封时，构成树脂部的树脂会流入段差部11x和12x，所以可防止芯片垫11和引线12从树脂部脱落。
连接部15具有在引线架10S的外周部形成为框架状并从周边侧对单片化区域C进行支撑的外框部151以及在外框部151的内侧于各单片化区域C之间配置为格子状并与外框部151连接的阻隔条152。另外，连接部15还具有在各单片化区域C内斜着设置的支撑条153。支撑条153的一端与外框部151或阻隔条152连接，另一端与芯片垫11的四角连接，并对芯片垫11进行支撑。支撑条153的里面进行了半蚀刻，支撑条153的厚度与段差部11x和12x大致相同。在外框部151或阻隔条152的各单片化区域C侧以围绕芯片垫11的方式设置有多个引线12。
在引线架10S中，外框部151和阻隔条152被形成为比芯片垫11、引线12和支撑条153的厚度还厚。外框部151和阻隔条152的厚度t1例如可为200μm左右。芯片垫11和引线12的厚度t2例如可为100μm左右。设置了段差部11x和12x的部分的芯片垫11和引线12的厚度以及支撑条153的厚度t3例如可为50μm左右。
在引线架10S中，外框部151的上表面和阻隔条152的上表面被形成为同面(即，位于同一平面)。芯片垫11的上表面、引线12的上表面以及支撑条153的上表面被形成为同面。段差部11x的下表面、段差部12x的下表面以及支撑条153的下表面被形成为同面。另外，外框部151的下表面、阻隔条152的下表面、芯片垫11的下表面以及引线12的下表面也被形成为同面。
另外，从外框部151的上表面和阻隔条152的上表面至芯片垫11的上表面、引线12的上表面以及支撑条153的上表面的间隔(深度)大于从外框部151的下表面、阻隔条152的下表面、芯片垫11的下表面以及引线12的下表面至段差部11x的下表面、段差部12x的下表面以及支撑条153的下表面的间隔(深度)。另外，段差部11x、段差部12x以及支撑条153的厚度比芯片垫11和引线12的厚度还薄。
(第1实施方式的引线架制造方法)
接下来对第1实施方式的引线架制造方法进行说明。图2～图8是第1实施方式的引线架的制造步骤的示例图。首先在图2所示的步骤中准备一个具有预定形状的金属制板材10B。板材10B具有作为单片化区域C的多个区域。作为板材10B的材料例如可使用铜(Cu)或铜合金、42合金等。板材10B的厚度例如可为200μm左右。需要说明的是，图2的(a)是平面图，图2的(b)是沿图2的(a)的A-A线的截面图。在图2的(a)的平面图中，为了方便起见，进行了与图2的(b)的截面图相对应的阴影处理。
接下来在图3所示的步骤中，在板材10B的上表面形成感光性光阻300，并在下表面也形成感光性光阻310。之后通过对光阻300和310进行曝光和显影处理，可在预定位置形成开口部300x和310x。开口部300x和310x是用于在板材10B上形成芯片垫11、引线12、段差部11x、12x、以及连接部15的开口部。
需要说明的是，图3仅示出了图2中的一个单片化区域C，图3的(a)是平面图，图3的(b)是沿图3的(a)的A-A线的截面图。另外，在图3的(a)的平面图中，为了方便起见，进行了与图3的(b)的截面图相对应的阴影处理。后述的图4～图也同样。
接下来在图4所示的步骤中，以光阻300和310为蚀刻掩膜对板材10B进行蚀刻。在开口部300x和310x的平面观察时重叠形成的部分对板材10B进行贯通，以形成芯片垫11、多个引线12以及连接部15。另外，在平面观察时仅形成了开口部310x的部分(即，开口部310x的大于开口部300x的部分)仅对板材10B的下表面侧进行半蚀刻，以形成段差部11x和12x。另外，作为支撑条153的部分的下表面从开口部310x露出，在该部分仅对板材10B的下表面侧进行半蚀刻，以形成厚度与段差部11x和12x大致相同的支撑条153。接下来在图5所示的步骤中除去图4所示的光阻300和310。
接下来在图6所示的步骤中，在板材10B的上表面形成感光性光阻320，并在板材10B的下表面形成感光性光阻330。之后通过对光阻320进行曝光和显影处理，可在预定位置形成开口部320x。开口部320x是用于对板材10B的上表面侧的一部分进行蚀刻以进行薄型化的开口部。需要说明的是，尽管光阻330上不需要形成开口部，但是也可在与图4所示的开口部310x同样的位置形成同样形状的开口部。
这样，就可形成露出芯片垫11的上表面、引线12的上表面以及支撑条153的上表面，并覆盖外框部151和阻隔条152的上表面的光阻320(第1光阻)。另外，还可形成覆盖芯片垫11的下表面、引线12的下表面以及连接部15的下表面的光阻330(第2光阻)。
接下来在图7所示的步骤中，以光阻320和330为蚀刻掩膜对板材10B进行蚀刻。在形成了开口部320x的部分仅对板材10B的上表面侧进行蚀刻，这样，板材10B就可被薄型化并变成引线架10S。具体而言，仅对芯片垫11、引线12和支撑条153进行薄型化，而外框部151和阻隔条152的厚度则与板材10B相等。需要说明的是，通过调整蚀刻条件，可将芯片垫11、引线12和支撑条153蚀刻为任意厚度。接下来在图8所示的步骤中除去图7所示的光阻320和330。据此，制成引线架10S。
在图8的步骤之后，可在引线架10S的所要部分通过电镀等被覆手段形成Ag膜、Au膜、Ni/Au膜(依次对Ni膜和Au膜进行层叠而得的金属膜)、Ni/Pd/Au膜(依次对Ni膜、Pd膜和Au膜进行层叠而得的金属膜)等。例如，为了提高引线键合性，可在引线12的上表面进行镀银处理。
这样，在第1实施方式的引线架10S中，最后被除去而不作为制品(半导体装置)的部分的厚度大于最后作为制品(半导体装置)的部分的厚度。为此，即可维持较高的刚性，又可对最后作为制品(半导体装置)的部分进行薄型化。其结果为，可对作为最终制品的半导体装置进行薄型化。
另外，因为并没有通过采用使引线架本身的形状复杂化或采用更硬的其他材料等手段来维持刚性，所以不会对所制成的半导体装置的性能产生任何影响。
另外，因为可将最后作为制品(半导体装置)的部分的厚度蚀刻为任意薄的厚度，所以可制造出具有市场上的非一般厚度(即，具有特殊厚度)的引线架的半导体装置。
需要说明的是，在本例中，最后被除去而不成为制品(半导体装置)的部分是外框部151和阻隔条152。而最后作为制品(半导体装置)的部分则是芯片垫11、引线12和支撑条153。
〈第2实施方式〉
第2实施方式中示出了采用与第1实施方式不同的制造方法对引线架的一部分进行薄型化的例子。需要说明的是，第2实施方式中存在着对与所述实施方式相同的构成部分的说明进行了省略的情况。
(第2实施方式的引线架结构)
首先对第2实施方式的引线架结构进行说明。图9是第2实施方式的引线架的示例图，图9的(a)是平面图，图9的(b)是沿图9的(a)的A-A线的截面图。需要说明的是，在图9的(a)的平面图中，为了方便起见，进行了与图9(b)的截面图相对应的阴影处理。
参照图9，在引线架10T中，外框部151和阻隔条152被形成为比芯片垫11、引线12和支撑条153的厚度还厚，这点与引线架10S(参照图1)同样。但是，在薄型化了的芯片垫11、引线12和支撑条153的各自的上表面、段差部11x和12x的下表面(引线架10的里面的半蚀刻部分)、支撑条153的下表面则形成了高密度的凹凸部13，这点与引线架10S(参照图1)不同。需要说明的是，设置了高密度的凹凸部13的区域在图9的(a)中以类似梨皮的模样被进行了表示，而在图9的(b)中则以波浪线的方式被进行了表示。
高密度的凹凸部13例如是平面形状为大致圆形的微小的凹部(dimple)高密度纵横排列的部分。高密度的凹凸部13例如可排列为面心格子等格子状。另外，高密度的凹凸部13的凹凸(凹部和凸部)规则排列(形成)。
凹部的直径优选为0.020～0.060mm，较佳为0.020～0.040mm。凹部的间隔(pitch)优选为0.040～0.080mm。凹部的深度优选为引线架10的板厚的35～70％左右，例如可为0.010～0.050mm左右。
但是，高密度的凹凸部13中的凹部的平面形状也可不是大致圆形，例如还可为六边形等多边形。此时，多边形的外接圆的直径优选为0.020～0.060mm，较佳为0.020～0.040mm。多边形的外接圆的间距(pitch)优选为0.040～0.080mm。
需要说明的是，在本申请中，高密度的凹凸部是指凹凸部的凹部的平面形状是直径为0.02mm以上且0.060mm以下的圆形或者是各顶点与直径为0.02mm以上且0.060mm以下的外接圆相交的多边形，并且，凹凸部的S比为1.7以上。这里，S比是指如图10所示的在表面积为So的平坦面上形成凹凸部并且该凹凸部的表面积为S的情况下的So和S的比率。即，S比＝S/So。
凹部的直径或多边形的外接圆的直径小于0.020mm或大于0.06mm时，都难以增加S比，不会提高与树脂部之间的密着性。
这样，通过设置高密度的凹凸部13，在引线架10T上安装半导体芯片并由树脂部进行密封时，由于与树脂部接触的部分的表面积增加了，所以会产生固着(anchor)效果，并可提高引线架10T和树脂部之间的密着性。其结果为，可防止引线架10T和树脂部的界面剥离。另外，由于段差部11x、段差部12x和支撑条153的下表面也都形成了高密度的凹凸部13，所以还可进一步提高与树脂部之间的密着性。需要说明的是，因为从前的凹凸部的S比仅为1～1.2左右，所以难以确保具有与树脂部之间的充分的密着性。
作为引线架10T的材料例如可使用铜(Cu)或铜合金、42合金(FE和Ni的合金)等，但为了提高引线键合性等，有时也会在引线架10T的上表面等处实施镀银(Ag)等电镀处理。银镀层的厚度通常为2～6μm左右。由于在实施了银镀的情况下高密度的凹凸部13也不会平坦化，所以可维持与实施银镀前大致相同的S比。为此，在引线架10T的上表面等处进行了镀银(Ag)的情况下，也可提高引线架10T与树脂部之间的密着性。
另外，即使在取代银膜以电镀等被覆手段形成了Au膜、Ni/Au膜(依次对Ni膜和Au膜进行层叠而得的金属膜)、Ni/Pd/Au膜(依次对Ni膜、Pd膜和Au膜进行层叠而得的金属膜)等的情况下，仍可提高引线架10T和树脂部之间的密着性。
在引线架10T中，外框部151的上表面和阻隔条152的上表面被形成为同面。芯片垫11的上表面、引线12的上表面以及支撑条153的上表面被形成为同面。段差部11x的下表面、段差部12x的下表面以及支撑条153的下表面被形成为同面。另外，外框部151的下表面、阻隔条152的下表面、芯片垫11的下表面以及引线12的下表面也被形成为同面。
另外，从外框部151的上表面和阻隔条152的上表面至芯片垫11的上表面、引线12的上表面以及支撑条153的上表面的间隔(深度)大于从外框部151的下表面、阻隔条152的下表面、芯片垫11的下表面以及引线12的下表面至段差部11x的下表面、段差部12x的下表面以及支撑条153的下表面的间隔(深度)。另外，段差部11x、段差部12x以及支撑条153的厚度也比芯片垫11和引线12的厚度还薄。
(第2实施方式的引线架制造方法)
接下来对第2实施方式的引线架制造方法进行说明。图11～图13是第2实施方式的引线架的制造步骤的示例图。
首先在图11所示的步骤中，准备一个具有与图2同样的预定形状的金属制板材10B，之后在板材10B的上表面形成感光性光阻340，并在板材10B的下表面也形成感光性光阻350。接下来，通过对光阻340和350进行曝光和显影处理，可在预定位置形成开口部340x和340y以及开口部350x和350y。
开口部340x和350x是用于在板材10B上形成芯片垫11、多个引线12和连接部15的开口部，平面观察时它们被设置在互相重叠的位置。另外，开口部340y是用于形成高密度的凹凸部13并对板材10B的上表面侧进行薄型化的开口部，被设置在作为芯片垫11、引线12和支撑条153的部分的上表面。另外，开口部350y是用于形成高密度的凹凸部13并对板材10B的下表面侧进行薄型化的开口部，被设置在形成段差部11x和12x部分以及形成支撑条153的部分。
开口部340y和350y是例如多个圆形的开口纵横排列的开口部。圆形开口的直径优选为0.020～0.060mm，较佳为0.020～0.040mm。圆形开口的间隔(pitch)优选为0.040～0.080mm。单片化区域C是安装半导体芯片后由树脂部40(密封树脂)被覆的被覆区域。高密度的凹凸部13形成在被覆区域的至少一部分上。另外，开口部340y和350y的多个开口的形状并不限定于圆形，也可为六边形等多边形，此时，该多边形的外接圆的直径优选为0.020～0.060mm，较佳为0.020～0.040mm。
这样，就可形成覆盖作为芯片垫11、引线12和支撑条153的部分的上表面以及作为外框部151和阻隔条152的部分的上表面的光阻340(第1光阻)。这里需要说明的是，在光阻340的覆盖作为芯片垫11、引线12和支撑条153的部分的上表面的区域形成开口部340y。
另外，还可形成覆盖作为芯片垫11、引线12和支撑条153的下表面以及作为外框部151和阻隔条152的部分的下表面的光阻350(第2光阻)。这里需要说明的是，在光阻350的覆盖作为段差部11x、段差部12x和支撑条153的部分的下表面的区域形成开口部350y。
需要说明的是，图11仅示出了图9中的一个单片化区域C，图11的(a)是平面图，图11的(b)是沿图11的(a)的A－A线的截面图，图11的(c)是图11的(b)的B的部分扩大截面图，图11的(d)是图11的(b)的B的局部扩大平面图。另外，在图11的(a)和图11的(d)中，为了方便起见，进行了与图11的(b)的截面图相对应的阴影处理。另外，设置了用于形成高密度的凹凸部13的开口部340y的区域在图11的(a)中以类似梨皮的模样被进行了表示，而在图11的(b)中则以波浪线的方式被进行了表示。后述的图12和图13也同样。
接下来在图12所示的步骤中，以光阻340和350为蚀刻掩膜对板材10B进行蚀刻(例如，湿蚀刻)。之后在图13所示的步骤中除去图12所示的光阻340和350。据此，制成引线架10T。
藉由蚀刻，在开口部340x和350x的平面观察时重叠形成的部分对板材10B进行贯通。
另外，就形成了开口部340y的部分而言，由于在蚀刻的初期蚀刻液被限制进入各圆形开口的周围(形成了光阻340的部分)，所以不会对板材10B进行部分蚀刻。之后，从蚀刻的中期至后期，蚀刻液会从周围进入，整个开口部340y都被腐食。其结果为，各圆形开口的周围与各圆形开口的内部相比蚀刻深度较浅，所以各圆形开口的内部与各圆形开口的周围相比更凹陷，变成平面形状为圆形的凹部，这样就形成了高密度的凹凸部13，并且整体厚度也变薄了。
即，形成了开口部340y的芯片垫11、引线12和支撑条153的各自的上表面都比没有形成开口部的外框部151和阻隔条152的上表面更凹陷，所以芯片垫11、引线12和支撑条153的部分被进行了薄型化。
另外，就形成了开口部350y的部分而言，与形成了开口部340y的部分同样地，也形成了高密度的凹凸部13，并且厚度也变薄了。即，形成了开口部350y的段差部11x、段差部12x和支撑条153的各自的下表面比没有形成开口部的部分的下表面更凹陷，这样，不仅可形成段差部11x和12x，还可对支撑条153的部分进行薄型化。这样，就在段差部11x、段差部12x和支撑条153的各自的下表面形成了高密度的凹凸部13。
在开口部340y和开口部350处通过改变开口的平面形状和/或大小、间隔等，可形成具有各种各样的形状和/或深度的凹部的高密度的凹凸部13。另外，在开口部340y和开口部350y处通过改变开口的平面形状和/或大小、间隔等，蚀刻量也会发生变化，所以可将芯片垫11、引线12、段差部11x、段差部12x和支撑条153薄型化至任意厚度。
另外，在开口部350y处通过改变开口的平面形状和/或大小、间隔等，可在段差部11x、段差部12x和支撑条153的下表面形成平坦的半蚀刻面。即，不形成高密度的凹凸部13就可进行半蚀刻。例如，通过将开口部350y处理成后述的如图17的(b)所示的市松模样(checkered pattern)的光阻图案，就可形成平面为平坦的半蚀刻面。
需要说明的是，图13的(c)中尽管高密度的凹凸部13的各凹部的截面被表示为矩形形状，但是实际上也可形成为凹部底面向下湾曲的曲面状的截面。
在图13的步骤之后，可在引线架10T的所要部分藉由电镀等被覆手段形成Ag膜、Au膜、Ni/Au膜(依次对Ni膜和Au膜进行层叠而得的金属膜)、Ni/Pd/Au膜(依次对Ni膜、Pd膜和Au膜进行层叠而得的金属膜)等。例如，为了提高引线键合性，可在引线12的上表面实施银镀处理。
需要说明的是，引线12的上表面的进行引线键合的区域也可形成高密度的凹凸部13，此时也不会对引线键合产生任何障碍。此时，在引线12的上表面的进行引线键合的区域的高密度的凹凸部13上，为了提高引线键合性也可实施银镀处理等。在实施了银镀等的情况下，也可确保具有与树脂部之间的密着性。
继续对半导体装置的制作步骤进行说明。首先在图14的(a)所示的步骤中，以面朝上(face up)的状态将半导体芯片20安装在各单片化区域C的芯片垫11上。半导体芯片20例如可藉由芯片黏结薄膜(die attach film)等黏结材(图中未示)安装在芯片垫11上(diebonding(芯片键合))。此时，通过加热至预定温度可使芯片黏结薄膜硬化。也可以使用糊(paste)状的黏结材取代芯片黏结薄膜，以将半导体芯片20安装在芯片垫11。
需要说明的是，通过在芯片垫11的上表面设置高密度的凹凸部13，就在芯片垫11的上表面藉由黏结材进行了芯片键合的半导体芯片20的结合强度而言，黏结材的固着效果可使其进一步提高。
接下来在图14的(b)所示的步骤中，将半导体芯片20的上表面侧所形成的电极端子藉由金属线30与引线12电气连接。金属线30例如可通过引线键合与半导体芯片20的电极端子和引线12连接。此时，为了提高金属线30的结合性(配线键合性)，也可在引线12的引线键合部实施银镀等(图中未示)处理。
需要说明的是，在本实施方式中，引线12的上表面的与金属线连接的区域也形成了高密度的凹凸部13。但是，根据与金属线30的连接条件(引线键合的条件)的不同，不存在高密度的凹凸部13的情况有时也为优选，在这种情况下，引线12的上表面的与金属线30连接的区域也可不形成高密度的凹凸部13。
接下来在图14的(c)所示的步骤中，形成对引线架10T、半导体芯片20和金属线30进行密封的树脂部40。作为树脂部40例如可使用使环氧树脂含有填料的所谓的模压树脂等。树脂部40例如可通过传递模压(transfer mold)法或直接模压(compression mold)法等形成。
需要说明的是，在形成树脂部40时，为了不使树脂流至引线架10T的下表面，可在引线架10T的下表面贴上保护胶带等。由于引线架10T的下表面没有形成高密度的凹凸部13，可在引线架10T的下表面无间隙地贴上保护胶带等，进而可确实地防止树脂流至该处。
但是，由于只要能确实地贴上保护胶带等即可，所以例如也可仅使芯片垫11的下表面的外周部成为平坦面，并在其内侧形成高密度的凹凸部13。此时，在完成了半导体装置1的制作后进行实装时，具有可提高芯片垫11的下表面和芯片垫11的下表面所设置的焊料等结合材之间的密着性的效果。
之后，沿切割线对图14的(c)所示的结构体进行切割，使其单片化为各单片化区域C，据此可完成多个图14的(d)所示的半导体装置的制作。切割例如可通过切割机(slicer)等来进行。
需要说明的是，图14的(d)所示的半导体装置中示出了将半导体芯片20安装至芯片垫11(芯片键合)时所使用的黏结材17以及为了提高金属线30的结合性(配线键合性)而在引线12的引线键合部所实施的镀膜18。
这样，在引线架10T的制造步骤中，就可在通过蚀刻板材10B以形成芯片垫11和/或引线12等时所使用的蚀刻掩膜上制作用于形成高密度的凹凸部13的预定图案。据此，通过进行一次蚀刻，不仅可形成芯片垫11和/或引线12等，而且还可对形成了高密度的凹凸部13用的预定图案的部分进行薄型化。即，由于可在形成芯片垫11和/或引线12等的步骤中也对预定部分进行薄型化，所以可提高制造步骤的效率，并可降低制造成本。
另外，由于使用1个蚀刻掩膜就可同时形成芯片垫11和/或引线12等以及高密度的凹凸部13，所以从理论上来说这些部件之间不会发生位置偏差。因此，可在芯片垫11和/或引线12等的预期的位置形成高密度的凹凸部13。
需要说明的是，就如以往那样在与形成芯片垫11和/或引线12的蚀刻步骤不同的步骤中实施对表面进行粗化的蚀刻的方法而言，其制造步骤复杂，成本也高，并且粗化区域的位置精度也较差。
另外，通过在芯片垫11的上表面和/或引线12的上表面、支撑条153的上表面形成高密度的凹凸部13，除了具有第1实施方式所述的效果之外，还具有如下效果，即，在使用引线架10T形成了半导体装置时，由于增加了与芯片垫11和/或引线12、支撑条153的树脂部40相接触的部分的表面积，所以会产生固着效果，进而可提高引线架10T和树脂部40之间的密着性。其结果为，可防止引线架10T和树脂部40的界面剥离。
基于第2实施方式的另一半导体装置的例子如下。图22示出了该另一半导体装置的截面图。图22所示的该另一半导体装置包括引线12，但并没有包括芯片垫和支撑条。半导体芯片20以芯片倒装(flip chip bonding)的方式安装在引线架10上，以使半导体芯片20的电极端子藉由连接端子50(连接部件)与引线12的上表面12a相连。该连接端子50例如可为焊料隆起(solder bump)、金隆起(gold bump)、或铜隆起(copper bump)等金属隆起。此时，半导体芯片20的背面(图22中的上表面)可暴露于树脂40的上表面，据此，可降低半导体装置的厚度，并可提高半导体芯片20的散热性。然而，半导体芯片20的背面也可被树脂40所覆盖。
〈第1实施方式的变形例1〉
在第1实施方式的变形例1中示出了对阻隔条进行薄型化的例子。需要说明的是，在第1实施方式的变形例1中存在着对与所述实施方式相同的构成部分的说明进行了省略的情况。
图15是第1实施方式的变形例1的引线架的示例图，图15的(a)是平面图，图15的(b)是沿图15的(a)的A－A线的截面图。需要说明的是，在图15的(a)的平面图中，为了方便起见，进行了与图15的(b)的截面图相对应的阴影处理。
参照图15，在引线架10U中，阻隔条152被置换为阻隔条152A，这点与引线架10S(参照图1)不同。阻隔条152A的下表面侧进行了半蚀刻，整体上比阻隔条152还被进行了薄型化。
在引线架10U中，外框部151的上表面和阻隔条152A的上表面被形成为同面。芯片垫11的上表面、引线12的上表面和支撑条153的上表面被形成为同面。段差部11x的下表面、段差部12x的下表面、阻隔条152A的下表面和支撑条153的下表面被形成为同面。另外，外框部151的下表面、芯片垫11的下表面和引线12的下表面也被形成为同面。
另外，从外框部151的上表面和阻隔条152A的上表面至芯片垫11的上表面、引线12的上表面和支撑条153的上表面为止的间隔(深度)大于从外框部151的下表面、芯片垫11的下表面和引线12的下表面至段差部11x的下表面、段差部12x的下表面、阻隔条152A的下表面和支撑条153的下表面为止的间隔(深度)。另外，段差部11x、段差部12x和支撑条153的厚度薄于芯片垫11和引线12的厚度。另外，阻隔条152A的厚度比外框部151的厚度薄但比芯片垫11和引线12的厚度厚。
对阻隔条152A进行薄型化时，例如可在第1实施方式的图3所示的步骤中，在光阻310上追加设置使作为阻隔条152A的部分的下表面露出的开口部，之后再执行与图4相同的步骤即可。据此，可形成芯片垫11和/或引线12等，并可同时形成下表面侧被进行了半蚀刻的阻隔条152A。
引线架10U的阻隔条152A被进行了薄型化，但其外框部151却没有被进行薄型化，所以可维持引线架10U整体的刚性。通过对阻隔条152A的下表面侧进行薄型化，可降低对引线架10U使用切割刀沿切割线进行切割以将其单片化为各单片化区域C时的应力。另外，不仅可降低引线架10U的切割部产生毛刺(burr)的可能性，而且还可延长切割刀中所使用的刀片的寿命。
需要说明的是，也可在第2实施方式中增加同样的变形。此时，例如可在第2实施方式的图11所示的步骤中，在光阻350上追加设置使作为阻隔条152A的部分的下表面露出的开口部，之后再执行与图12相同的步骤即可。据此，可形成芯片垫11和/或引线12等，并可同时形成下表面侧被进行了半蚀刻的阻隔条152A。
或者，可在第2实施方式的图11所示的步骤中，在光阻350的作为阻隔条152A的部分追加设置与开口部340y同样的开口部，之后再执行与图12同样的步骤即可。据此，可形成芯片垫11和/或引线12等，并可同时形成下表面侧被进行了半蚀刻的阻隔条152A。此时，阻隔条152A的下表面可形成高密度的凹凸部13。
在该方法中，通过调整用于形成高密度的凹凸部13的光阻的开口的平面形状和/或大小、间隔等，可改变蚀刻量。据此，可将阻隔条152A蚀刻为具有与其他薄型化部分不同的任意厚度。
〈第1实施方式的变形例2〉
在第1实施方式的变形例2中示出了对阻隔条进行薄型化的其他例子。需要说明的是，在第1实施方式的变形例2中存在着对与所述实施方式相同的构成部分的说明进行了省略的情况。
图16是第1实施方式的变形例2的引线架的示例图，图16的(a)是平面图，图16的(b)是沿图16的(a)的A-A线的截面图。需要说明的是，在图16的(a)的平面图中，为了方便起见，进行了与图16(b)的截面图相对应的阴影处理。
参照图16，在引线架10V中，阻隔条152被置换为阻隔条152B，这点与引线架10S(参照图1)不同。阻隔条152B的上表面侧进行了半蚀刻，整体上比阻隔条152还被进行了薄型化。
在引线架10V中，芯片垫11的上表面、引线12的上表面、阻隔条152B的上表面和支撑条153的上表面被形成为同面。段差部11x的下表面、段差部12x的下表面和支撑条153的下表面被形成为同面。另外，外框部151的下表面、阻隔条152B的下表面、芯片垫11的下表面和引线12的下表面也被形成为同面。
另外，从外框部151的上表面至芯片垫11的上表面、引线12的上表面、阻隔条152B的上表面和支撑条153的上表面为止的间隔(深度)大于从外框部151的下表面、阻隔条152B的下表面、芯片垫11的下表面和引线12的下表面至段差部11x的下表面、段差部12x的下表面和支撑条153的下表面为止的间隔(深度)。另外，段差部11x、段差部12x和支撑条153的厚度薄于芯片垫11和引线12的厚度。另外，阻隔条152B的厚度比外框部151的厚度薄但与芯片垫11和引线12的厚度相等。
对阻隔条152B进行薄型化时，例如可在第1实施方式的图6所示步骤中形成光阻320的开口部320x，以使作为阻隔条152B的部分的上表面露出，之后再执行与图7同样的步骤即可。据此可与芯片垫11和/或引线12同样地对阻隔条152B进行薄型化。
引线架10V的阻隔条152B被进行了薄型化，但其外框部151却没有被进行薄型化，所以可维持引线架10V整体的刚性。通过对阻隔条152B的上表面侧进行薄型化，可降低对引线架10V使用切割刀沿切割线进行切割以将其单片化为各单片化区域C时的应力。另外，不仅可降低引线架10V的切割部产生毛刺的可能性，而且还可延长切割刀中所使用的刀片的寿命。
需要说明的是，在第2实施方式中也可增加同样的变形。此时，例如可在第2实施方式的图11所示的步骤中，在光阻340上追加设置使作为阻隔条152B的部分的上表面露出的开口部，之后再执行与图12同样的步骤即可。据此，可形成芯片垫11和/或引线12等，还可同时形成上表面侧被进行了半蚀刻的阻隔条152B。
或者，可在第2实施方式的图11所示的步骤中，在光阻340的作为阻隔条152B的部分追加设置与开口部340y同样的开口部，之后再执行与图12同样的步骤即可。据此，可形成芯片垫11和/或引线12等，并可同时形成上表面侧被进行了半蚀刻的阻隔条152B。在此情况下，可在阻隔条152B的上表面形成高密度的凹凸部13。
在该方法中，通过调整用于形成高密度的凹凸部13的光阻的开口的平面形状和/或到小、间隔等，可改变蚀刻量。据此，可将阻隔条152B蚀刻为具有与其他薄型化部分不同的任意厚度。
〈第1实施方式的变形例3〉
在第1实施方式的变形例3中示出了用于获得第1实施方式的引线架10S的其他制造方法的例子。需要说明的是，在第1实施方式的变形例3中存在着对与所述实施方式相同的构成部分的说明进行了省略的情况。
图17是第1实施方式的变形例3的引线架的制造步骤的示例图，图17的(a)、图17的(c)和图17的(d)示出了与图3的(b)相对应的截面。另外，图17的(b)是图17的(a)的D的局部扩大平面图。
首先，在图17的(a)所示的步骤中与图2所示的步骤同样地准备具有预定形状的金属制板材10B，之后在板材10B的上表面形成感光性光阻360，并在下表面也形成感光性光阻370。接下来，通过对光阻360和370进行曝光和显影，可在预定位置形成开口部360x和360y以及开口部370x和370y。
开口部360x和370x是在板材10B上用于形成芯片垫11、多个引线12和连接部15开口部。即，是用于对板材10B进行蚀刻而对其进行贯通的开口部。另外，开口部360y和370y是用于对半蚀刻的深度进行控制的开口部，例如，可如图17的(b)所示，设计成市松模样(checkered pattern)的光阻图案。开口部360y分别形成在作为芯片垫11、引线12和支撑条153的部分的上表面。另外，开口部360y分别形成在作为段差部11x和12x的部分的下表面以及作为支撑条153的部分的下表面。
接下来，在图17的(c)所示的步骤中以光阻360和370为蚀刻掩膜对板材10B进行蚀刻(例如，湿蚀刻)。之后，在图17的(d)所示的步骤中除去图17的(c)所示的光阻360和370。据此，制成引线架10S。
通过进行蚀刻，在开口部360x和370x的平面观察时重叠形成的部分对板材10B进行贯通，在形成了开口部360y的部分仅对板材10B的上表面侧进行半蚀刻而进行薄型化，并在形成了开口部370y的部分仅对板材10B的下表面侧进行半蚀刻而进行薄型化。据此，可形成上表面侧被薄型化了的芯片垫11、引线12和支撑条153，可在下表面侧形成段差部11x和12x，并可对支撑条153的下表面侧与段差部11x和12x同样地进行薄型化。
需要说明的是，在图17的(b)所示的光阻图案中，通过对构成开口部360y和370y的各开口的形状和/或间隔进行适当的设计，可在芯片垫11、引线12和支撑条153的上表面以及/或者段差部11x和12x和支撑条153的下表面形成平面平坦的半蚀刻面。
这样，通过在图17所示的制造步骤中对图17的(b)所示的光阻图案进行适当的设计，仅实施一次蚀刻就可形成引线架10S。据此，不仅可提高制造步骤的效率，还可降低制造成本。
〈实施例1〉
首先，制作图18所示的试验样品。具体而言，在由铜构成的平坦的金属板即引线架材100的上表面，形成凹部的平面形状为直径0.02mm以上且0.060mm以下的圆即凹凸部。之后，不对凹凸部的表面实施电镀等被覆处理，而仅在凹凸部上依据表1所示的制作条件形成树脂杯140。需要说明的是，针对6个种类的S比分别制作了6个的试验样品，并进行了6次测定。这里，S比＝1表示没有形成凹凸部的试验样品(比较例：以往的样品)。另外，求S比时的表面积的测定是通过使用3维测定激光显微镜(Olympus公式制LEXT OLS4100)进行的。
需要说明的是，如表1所示，作为热历史，在氮气环境气体中将试验样品置于175℃的温度下一个小时，之后在大气中将其置于230℃的温度下10分钟，据此对该试验样品进行了加热。该热历史是假设了从引线架至半导体装置的制作步骤中的在由树脂部对半导体芯片等进行密封前所进行的半导体芯片安装步骤(芯片粘结步骤)和引线键合步骤中的加热的热历史。
[表1]
树脂的种类 环氧类树脂
高度h 3mm
底面直径d1 3.568mm
上表面直径d2 3mm
表面积 10.2mm2
热历史 175℃×1h(N2)+230℃×10min(空气)
树脂的硬化条件 175℃×6h(空气)
即，藉由这些步骤中的加热，存在着不少引线架氧化所导致的对树脂部和引线架之间的密着力的影响。为此，在本试验中，也是在对试验样品的引线架材100施加了相当于实际芯片粘结步骤和引线键合步骤的加热的热历史之后，再形成树脂杯140。据此，可获得高可信度的试验结果。
接下来，按照SEMI标准G69－0996所规定的步骤进行了杯剪切试验。具体而言，将测量仪(gauge)(图中未示)按在各试验样品的树脂杯140上，以使其沿图18的(b)的箭头方向移动，由此对剪切强度进行了测定。试验是在室温(约25℃)下测量仪的高度为20μm、速度为200μm/秒的条件下进行的。
结果示于图19。由图19可知，比较例的试验样品(S比＝1)的剪切强度平均值为13(Kgf)左右，而S比为1.8以上的试验样品的剪切强度平均值为17(Kgf)以上。即，S比为1.8以上时，与以往相比可大幅度地提高引线架和树脂之间的密着性。需要说明的是，如果S比为2.5左右，则剪切强度的上升会达到饱和状态，其原因在于，在发生引线框和树脂的界面剥离之前，树脂的一部分已经发生了剥离(即，发生了破坏)。
〈实施例2〉
在由铜构成的引线架材100的上表面形成与实施例1同样的凹凸部，并在凹凸部的表面实施银镀，然后在实施了银镀的凹凸部上再形成树脂杯140，除此之外均与实施例1相同，并进行了杯剪切试验。需要说明的是，银镀膜的厚度约为6μm。
结果示于图20。由图20可知，比较例的试验样品(S比＝1)的剪切强度平均值为13(Kgf)左右，而S比为1.7以上的试验样品的剪切强度平均值为17(Kgf)以上。即，S比为1.7以上时，与以往相比可大幅度提高引线架上所形成的银镀膜和树脂之间的密着性。
〈实施例3〉
在由铜构成的引线架材100的上表面形成与实施例1同样的凹凸部，并在凹凸部的表面实施镀Ni/Pd/Au处理，之后在实施了镀Ni/Pd/Au的凹凸部上再形成树脂杯140，除此之外均与实施例1相同，并进行了杯剪切试验。
需要说明的是，镀Ni/Pd/Au是指在引线架材100的上表面依次层叠镀镍膜、镀钯膜和镀金膜。在本实施例中，镀镍膜的厚度约为0.8μm，镀钯膜的厚度约为0.03μm，镀金膜的厚度约为0.006μm。
结果示于图21。由图21可知，比较例的试验样品(S比＝1)的剪切强度平均值为6(Kgf)左右，而S比为1.8以上的试验样品的剪切强度平均值为17(Kgf)以上。即，S比为1.8以上时，与以往相比可大幅度提高引线架上所形成的镀Ni/Pd/Au膜和树脂之间的密着性。
〈实施例的总结〉
藉由在由铜构成的引线架的上表面形成凹部的平面形状是直径为0.02mm以上且0.060mm以下的圆且S比为1.7以上的凹凸部、即、高密度的凹凸部，可增加与树脂部相接触的部分的表面积。由此会产生固着效果，进而可提高引线架和树脂部之间的密着性。
另外，高密度的凹凸部在实施了镀银或镀Ni/Pd/Au之后也可维持一定以上的S比，所以即使在电镀后的表面形成了树脂部的情况下，也可提高引线架和树脂部之间的密着性。
另外，S比为1.7～2.5左右是较佳的可使用范围，从密着力的提高效果和/或密着力的提高会达到饱和的角度来看，S比的更好的范围为1.8～2.0左右。
需要说明的是，在凹凸部的凹部的平面形状是各顶点都与直径为0.02mm以上且0.060mm以下的外接圆相交的多边形的情况下，也确认到了同样的效果。
以上对较佳实施方式等进行了详细说明，但本发明并不限定于上述实施方式等，在权利要求书所记载的范围内还可对上述实施方式等进行各种各样的变形和置换。
例如，上述实施方式中尽管示出了在引线架上将多个单片化区域配置为行列状的例子，但也可将多个单片化区域配置为1列。另外，引线架还可由1个单片化区域和从周边侧对该单片化区域进行支撑的外框部构成。
另外，在上述实施方式中尽管以QFN型引线架为例进行了说明，但本发明也可应用于其他类型的引线架。作为其他类型的例子可列举出QFP(Quad Flat Package)型、LOC(Lead On Chip)型等。
另外，上述实施方式中尽管示出了QFN型引线架具有芯片垫的例子，但在QFN型引线架中也存在着不设置芯片垫的情况，本发明同样也可应用于该情况。
另外，在第2实施方式以外的实施方式中也可与第2实施方式同样地将半导体芯片安装在引线架上，并由此制作半导体装置。
基于上述，本发明的一方面提供一种引线架，包括：成为半导体装置的单个区域；及外框部，从所述单个区域的周边对所述单个区域进行支撑。所述外框部的厚度大于所述单个区域的厚度。
其中，所述单个区域包括由密封树脂覆盖的被覆区域，在所述被覆区域内形成包括多个凹部的凹凸部，所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
其中，所述被覆区域包括与金属线连接的连接区域，及所述凹凸部形成在所述连接区域内。
其中，对所述凹凸部的表面实施镀膜，所述凹凸部的表面积为所述凹凸部的所述镀膜表面的面积。
本发明的另一方面提供一种引线架，包括：成为半导体装置的多个单个区域；外框部，具有框架形状并对所述多个单个区域进行包围和支撑；及阻隔条，与所述外框部连接并位于所述外框部内的所述多个单个区域之间。所述外框部的厚度大于所述多个单个区域的厚度。
其中，所述外框部的厚度大于所述阻隔条的厚度。
其中，所述多个单个区域的每一个包括由密封树脂覆盖的被覆区域，在所述多个单个区域的每一个的所述被覆区域内形成包括多个凹部的凹凸部，所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
其中，所述多个单个区域的每一个的所述被覆区域包括与金属线连接的连接区域，所述所述凹凸部形成在所述连接区域内。
其中，对所述凹凸部的表面实施镀膜，所述凹凸部的表面积为所述凹凸部的所述镀膜表面的面积。
所述引线架还包括多个支撑条，每个支撑条分别设置于所述多个单个区域的一个单个区域，并与所述外框部和所述阻隔条中的至少一个连接。所述外框部的厚度大于所述多个支撑条的厚度。
其中，所述外框部的厚度等于所述阻隔条的厚度。
本发明的另一方面提供一种半导体装置，包括；引线架，包括引线；半导体芯片，安装于所述引线架；及密封树脂，对所述引线架和所述半导体芯片进行密封。在所述引线的表面形成包括多个凹部的凹凸部，所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
所述半导体装置还包括连接部件，对所述半导体芯片和所述引线的表面进行电连接，并被所述密封树脂所密封。
其中，所述连接部件为金属线或金属隆起。
所述半导体装置还包括金属线，对所述半导体芯片和所述引线的表面进行电连接，并被所述密封树脂所密封。所述引线架还包括芯片垫，所述半导体芯片安装在所述芯片垫的表面。
其中，所述凹凸部还形成在所述芯片垫的表面。
本发明的另一方面提供一种引线架的制造方法，具有：在金属制的板材上形成成为半导体装置的单个区域以及从周边对所述单个区域进行支撑的外框部的步骤；形成使所述单个区域的上表面露出并覆盖所述外框部的上表面的第1光阻以及覆盖所述单个区域的下表面和所述外框部的下表面的第2光阻的步骤；及以所述第1光阻和所述第2光阻为蚀刻掩膜进行蚀刻，使所述单个区域薄于所述外框部的步骤。
本发明的另一方面提供一种引线架的制造方法，具有：在金属制的板材上形成覆盖成为形成半导体装置的单个区域的部分的上表面和成为从周边对所述单个区域进行支撑的外框部的部分的上表面的第1光阻、以及覆盖成为所述单个区域的部分的下表面和成为所述外框部的部分的下表面的第2光阻的第一步骤；及以所述第1光阻和所述第2光阻为蚀刻掩膜进行蚀刻，形成所述单个区域和所述外框部，并使所述单个区域薄于所述外框部的步骤。在形成所述第1光阻和所述第2光阻的步骤中，在所述第1光阻的覆盖成为所述单个区域的部分的上表面的区域内纵横地形成多个开口部。
其中，在使所述单个区域薄于所述外框部的步骤中，在所述单个区域的上表面形成包括多个凹部的凹凸部，所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
其中，在形成所述单个区域和所述外框部的步骤中，形成多个所述单个区域；在多个所述单个区域的周边被形成为框架状的所述外框部；在所述外框部的内侧设置于每个所述单个区域之间并与所述外框部连接的阻隔条；及设置在每个所述单个区域内并与所述外框部或所述阻隔条连接的支撑条。在使所述单个区域薄于所述外框部的步骤中，使所述支撑条薄于所述外框部。
其中，在使所述单个区域薄于所述外框部的步骤中，使所述支撑条和所述阻隔条薄于所述外框部。

Claims (21)

1.一种引线架，包括：
成为半导体装置的单个区域；及
外框部，从所述单个区域的周边对所述单个区域进行支撑，
其中，所述外框部的厚度大于所述单个区域的厚度。
2.如权利要求1所述的引线架，其中：
所述单个区域包括由密封树脂覆盖的被覆区域，
在所述被覆区域内形成包括多个凹部的凹凸部，
所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，及
在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
3.如权利要求2所述的引线架，其中：
所述被覆区域包括与金属线连接的连接区域，及
所述凹凸部形成在所述连接区域内。
4.如权利要求2所述的引线架，其中：
对所述凹凸部的表面实施镀膜，及
所述凹凸部的表面积为所述凹凸部的所述镀膜表面的面积。
5.一种引线架，包括：
成为半导体装置的多个单个区域；
外框部，具有框架形状并对所述多个单个区域进行包围和支撑；及
阻隔条，与所述外框部连接并位于所述外框部内的所述多个单个区域之间，
其中，所述外框部的厚度大于所述多个单个区域的厚度。
6.如权利要求5所述的引线架，其中：
所述外框部的厚度大于所述阻隔条的厚度。
7.如权利要求5所述的引线架，其中：
所述多个单个区域的每一个包括由密封树脂覆盖的被覆区域，
在所述多个单个区域的每一个的所述被覆区域内形成包括多个凹部的凹凸部，
所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，及
在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
8.如权利要求7所述的引线架，其中：
所述多个单个区域的每一个的所述被覆区域包括与金属线连接的连接区域，及
所述凹凸部形成在所述连接区域内。
9.如权利要求7所述的引线架，其中：
对所述凹凸部的表面实施镀膜，及
所述凹凸部的表面积为所述凹凸部的所述镀膜表面的面积。
10.如权利要求5所述的引线架，还包括：
多个支撑条，每个支撑条分别设置于所述多个单个区域的一个单个区域，并与所述外框部和所述阻隔条中的至少一个连接，
其中，所述外框部的厚度大于所述多个支撑条的厚度。
11.如权利要求5所述的引线架，其中：
所述外框部的厚度等于所述阻隔条的厚度。
12.一种半导体装置，包括；
引线架，包括引线；
半导体芯片，安装于所述引线架；及
密封树脂，对所述引线架和所述半导体芯片进行密封，
其中，在所述引线的表面形成包括多个凹部的凹凸部，
其中，所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，及
其中，在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
13.如权利要求12所述的半导体装置，还包括；
连接部件，对所述半导体芯片和所述引线的表面进行电连接，并被所述密封树脂所密封。
14.如权利要求13所述的半导体装置，其中：
所述连接部件为金属线或金属隆起。
15.如权利要求12所述的半导体装置，还包括：
金属线，对所述半导体芯片和所述引线的表面进行电连接，并被所述密封树脂所密封，
其中，所述引线架还包括芯片垫，所述半导体芯片安装在所述芯片垫的表面。
16.如权利要求15所述的半导体装置，其中：
所述凹凸部还形成在所述芯片垫的表面。
17.一种引线架的制造方法，具有：
在金属制的板材上形成成为半导体装置的单个区域以及从周边对所述单个区域进行支撑的外框部的步骤；
形成使所述单个区域的上表面露出并覆盖所述外框部的上表面的第1光阻以及覆盖所述单个区域的下表面和所述外框部的下表面的第2光阻的步骤；及
以所述第1光阻和所述第2光阻为蚀刻掩膜进行蚀刻，使所述单个区域薄于所述外框部的步骤。
18.一种引线架的制造方法，具有：
在金属制的板材上形成覆盖成为形成半导体装置的单个区域的部分的上表面和成为从周边对所述单个区域进行支撑的外框部的部分的上表面的第1光阻、以及覆盖成为所述单个区域的部分的下表面和成为所述外框部的部分的下表面的第2光阻的第一步骤；及
以所述第1光阻和所述第2光阻为蚀刻掩膜进行蚀刻，形成所述单个区域和所述外框部，并使所述单个区域薄于所述外框部的步骤，
其中，在形成所述第1光阻和所述第2光阻的步骤中，在所述第1光阻的覆盖成为所述单个区域的部分的上表面的区域内纵横地形成多个开口部。
19.如权利要求18所述的引线架的制造方法，其中：
在使所述单个区域薄于所述外框部的步骤中，在所述单个区域的上表面形成包括多个凹部的凹凸部，
所述多个凹部的每一个的平面形状为圆形或多边形，该圆形的直径为0.020mm以上且0.060mm以下，该多边形的外接圆的直径为0.020mm以上且0.060mm以下，及
在将所述凹凸部形成于平面的情况下，所述凹凸部的表面积相对于所述平面的表面积的比为1.7以上。
20.如权利要求18或19所述的引线架的制造方法，其中：
在形成所述单个区域和所述外框部的步骤中，形成
多个所述单个区域；
在多个所述单个区域的周边被形成为框架状的所述外框部；
在所述外框部的内侧设置于每个所述单个区域之间并与所述外框部连接的阻隔条；及
设置在每个所述单个区域内并与所述外框部或所述阻隔条连接的支撑条，
在使所述单个区域薄于所述外框部的步骤中，使所述支撑条薄于所述外框部。
21.如权利要求20所述的引线架的制造方法，其中：
在使所述单个区域薄于所述外框部的步骤中，使所述支撑条和所述阻隔条薄于所述外框部。
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