CN106062958B - 用于双向器件制造的系统和方法 - Google Patents

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Abstract

用于双侧面半导体器件制造的方法和系统。可以使用耐高温操作晶片和耐中温操作晶片制造在每个表面上具有多个引线的器件。掺杂剂可以被引入在两个侧面上,之后不久,单次长时间高温扩散步骤将所有的掺杂剂在两个侧面上扩散到大致相等的深度。所有的高温处理在没有附接操作晶片的情况下发生,或者在附接有高温操作晶片的情况下发生。一旦中温操作晶片被附接,则不会发生高温处理步骤。高温可以被认为是存在铝基金属时可能对所述器件造成损坏的那些温度。

Description

用于双向器件制造的系统和方法
交叉引用
要求通过引用被并入本文的2013年12月11日递交的61/914491的优先权。
还要求通过引用被并入本文的2014年1月8日递交的61/924884的优先权。
还要求通过引用被并入本文的2014年1月21日递交的61/929874的优先权。
还要求通过引用被并入本文的2014年6月24日递交的14/313960的优先权。
还要求通过引用被并入本文的2014年1月17日递交的61/928644的优先权。
背景
本申请涉及半导体器件制造,并且更具体地涉及双侧面和双向半导体器件的制造。
注意到下文讨论的要点可能体现由已公开的发明得到的后见之明,并且不一定被承认为现有技术。
通过引用被并入本文的共同所有并且共同未决的申请14/313960教导了新颖的被称为B-TRAN的双向双极晶体管。B-TRAN是每个表面上具有至少两个引线(leads)的三层四端子的双向双极晶体管。取决于所施加的电压的极性,B-TRAN的每个表面上的一个结充当发射极或者集电极。照惯例,因为大部分常规的制造没有被设计为允许每个晶片表面上具有多个电极,因此双侧面器件(如B-TRAN和双向IGBT)的制造是复杂并且昂贵的。
大多数集成电路使得所述集成电路的所有单个部件都被制造在芯片的前表面上,尽管可以对芯片的后表面作出电接触。具有三个或更多个端子的大多数分立器件被类似地配置,其中顶部表面具有两个或更多个单独的引线,而整个后表面是另一个电引线。然而,将器件的一个侧面限制为只有单个电引线必然妨碍在两个表面上都具有两个或更多个引线的任何器件的制造。
用于双向器件制造的系统和方法
除了其他创新之外,本申请教导用于制造双侧面半导体器件的方法,其中多个引线可以被形成在器件的每个表面上。
除了其他创新之外,本申请还教导用于制造双侧面半导体器件的系统,其中多个引线可以被形成在器件的每个表面上。
除了其他创新之外,本申请还教导用于操作用以制造双侧面半导体器件的系统的方法,其中多个引线可以被形成在器件的每个表面上。
在各种公开的实施例中,通过使用至少两个操作晶片的制造顺序实施上述创新,包括单次长时间掺杂剂扩散步骤,该步骤可以被使用来在器件的两个侧面上注入掺杂剂。耐高温和耐中温的操作晶片有利于制造。
附图说明
公开的发明将参考所附的附图被描述,所述附图示出重要的示例性实施例并且所述附图通过引用被合并在本文的说明书中,其中:
图1图示示出根据本发明的处理流程的一个示例性实施例。
图2A示出根据本发明制造的B-TRAN的一个示例性实施例。
图2B示出根据本发明制造的双向p沟道IGBT的一个示例性实施例。
图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J和3K示出根据本发明的制造工艺的一个示例性实施例。
图4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K和4L示出根据本发明的制造工艺的另一个示例性实施例。
图5A、5B、5C和5D示出根据本发明的部分制造工艺的另一个示例性实施例。
示例性实施例的详细说明
本申请的许多创新性教导将具体参考目前优选的实施例(通过举例而非限制的方式)被说明。本申请描述若干发明,并且下文陈述中没有应该被认为是一般地限制权利要求书的内容。
本申请公开双侧面器件制造的新方法。
本发明的创新性技术教导,尤其是用于双侧面半导体器件的创新性制造方法,并且特别有利地是垂直对称的双侧面半导体器件的创新性制造方法。
在大部分目前优选的示例性实施例(如图1的示例性实施例)中,大部分高温处理步骤首先在一个侧面上执行,直至但不包括掺杂剂扩散步骤。用于第一侧面的所有掺杂剂优选地在高温处理步骤的最后一个步骤中被引入,以最小化由于之后的高温步骤的掺杂剂的不想要的过度扩散或者扩散不足。保护性止蚀层被沉积在第一侧面上,以在之后的处理期间保护第一侧面免遭无意的或者不想要的改变。
高温操作晶片随后被附接到止蚀层,这帮助之后移除高温操作晶片。高温操作晶片、止蚀层,以及结合这两者的方法都被选择为基本上不受在之后的掺杂剂注入步骤中使用的高温的影响。
在一些目前优选的示例性实施例中,器件晶片随后可以可选地从第二侧面例如通过磨制和抛光变薄,以在第二侧面上的处理开始之前获得最终期望的器件厚度。
高温处理步骤随后优选地在第二侧面上执行,其中掺杂剂引入再次优选地在这些步骤中的最后一个步骤中。在所有掺杂剂都已被引入之后,单个相对长时间的掺杂剂注入步骤可以同时地使所有掺杂剂在两个侧面上都扩散到期望的深度,有利地在两个侧面之间在期望的位置提供基本上对称的掺杂剂扩散。
中温处理步骤随后可以在外露的第二侧面上执行,在所述中温处理步骤之后,中温操作晶片可以被附接到第二侧面。高温操作晶片被移除,并且中温处理步骤可以在现在外露的第一侧面上执行。中温操作晶片随后可以被移除。常规的晶片处理基本上在这时结束。低温处理可以继续进行,包括电镀晶片的一个或者两个侧面,切割以及测试所得到的芯片。
在一些目前优选的示例性实施例中,高温超过在给定的实施例中使用的一种金属或者多种金属的合金化温度。
当使用铝基金属系统时,常规的硅晶片可以经受而不遭受不可逆的损坏的最大温度在大约450-500℃的范围内。高过该温度范围,铝开始与硅相互作用,造成泄露、短路和其他熟知的故障。金属沉积由此优选地标志中温处理的开始,其中中温可以被定义为低于可能损坏晶片的那些温度的温度。
在大部分目前优选的示例性实施例中,中温还指用于在给定的实施例中使用的一种金属或者多种金属的合金化温度的大致范围内的温度。
在大部分目前优选的示例性实施例中,低温是约低于焊料的熔融温度的那些温度。
图3A-3L的示例性处理流程示出本发明的一个示例性实施例,所述实施例可以被使用来制造如图2A那样的B-TRAN。
在一个示例性实施例中,在图3A中制造开始于p型半导体晶片301的侧面321的高温处理。该高温处理可以,例如,包括操作,如热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)、高温退火,以及在掺杂剂引入之前发生的其他处理。任何终止结构最优选地在这个处理阶段被形成。n型掺杂剂303和p型掺杂剂305最优选地在这些高温步骤的最后一个步骤中被引入到晶片301中。侧面321的这个高温处理阶段就在高温掺杂剂扩散步骤将常规地执行之前停止。侧面321被二氧化硅层335覆盖。
在该示例性实施例中,n型掺杂剂303最后扩散以形成N+区,取决于电流方向,所述N+区充当用于B-TRAN的发射极区或者集电极区。在侧面321的其他区中的p型掺杂剂305形成将变成P+基极接触区的区域。
在图3B中,保护层307随后被沉积在侧面321上。在之后对晶片301的相对侧面323的处理期间,保护层307帮助最小化对侧面321的不想要的改变。
在一个示例性实施例中,保护层307可以是单层的,例如,CVD二氧化硅层。
在另一个示例性实施例中,保护层307可以是,例如,保护层的夹心结构,例如,被一CVD氮化硅层隔开的两个CVD二氧化硅层。
高温操作晶片309在高温下被附接到侧面321上的保护层307,如图3C中看到的那样。高温操作晶片309被选择为基本上不受在高温制造中使用在晶片301上的温度的影响,并且尤其不受在之后的掺杂剂注入步骤中使用的温度的影响。(例如,硅和石英的热膨胀系数的不一致在约400℃或更高的结合温度下可能使硅晶片翘曲。石英因此作为高温操作晶片一般是不可接受的,但是可以在一些示例性实施例中被用作中温操作晶片。)也可以选择将高温操作晶片309结合到保护层307的方法以耐受这些高温。
在一个目前优选的示例性实施例中,硅高温操作晶片可以通过在中温(例如,400℃)下将极平的晶片表面放置在一起来形成弱结合而被直接结合到二氧化硅保护层。晶片随后可以被放置在熔炉中,例如,在例如1100℃下达两个小时,以致使硅操作晶片直接结合到二氧化硅保护层。
除了防止侧面321上不想要的改变以外,保护层307还提供止蚀点以避免当操作晶片309之后被移除时损坏晶片(例如由于过度变薄)。
在图3A一3K的示例性实施例中,晶片301的初始厚度大于最终产品所期望的厚度。晶片301因此之后从侧面323变薄到用于集成电路或者分立器件的最终厚度,如图3D中的那样。在一个示例性实施例中,该变薄可以通过磨制、研磨和抛光的组合来执行,以便形成器件质量的表面。
之后在侧面323上执行高温处理,直至完成n型掺杂剂303和p型掺杂剂305的引入,如图3E中的那样。这优选地在侧面323上反映之前在侧面321上执行的高温处理。相对长时间的高温扩散步骤随后使掺杂剂303和305在晶片的两个侧面上都扩散到期望的结深度。该掺杂剂扩散导致N+发射极/集电极区311和P+基极接触区313,如图3F中看到的那样。
在一个示例性实施例中,期望的结深度为例如3-5μm深,并且扩散步骤可以在例如1050-1100℃的温度下执行达例如3-10小时。
随后在侧面323上执行中温处理,如图3G中看到的那样。这可以包括,例如,掩膜金属沉积和蚀刻,以分别在侧面323上的N+区311和P+区313之上形成金属接触盘315和317。金属接触盘315和317透过氧化层355与相应的区域311和313接触。中温处理还可以包括,例如,接触盘315和317的钝化。如上文讨论的,典型地,一旦存在金属盘315和317,则不发生高温处理。
在图3H中,在完成侧面323的中温处理之后,中温操作晶片319被附接到侧面323。在一个示例性实施例中,中温操作晶片319包括粘合剂层以利于结合到器件晶片。在一个这样的示例性实施例中,该粘合剂层的一些部分可以部分或者全部地填充在两个晶片之间的间隙中,如通过粘合剂部分337例示的。高温操作晶片309随后从侧面321被移除,优选地随后移除大部分或者全部的保护层307,如图3I中的那样。
在图3J中,之后在侧面321上执行中温处理,再次分别在侧面321上的N+区311和P+区313之上形成金属接触盘315和317。在图3K中,中温操作晶片319被移除,由此完成晶片301的常规晶片处理。
类似的示例性处理流程可以被使用在另一个示例性实施例中,以利于形成如图2B中看到的那样的双向IGBT。在图4A中,晶片301的侧面321的初始高温处理包括形成沟槽栅425,以及,例如,形成任何终止结构以及执行任何其他合适的步骤。在图4B中,靠近侧面321的高温处理端,n型掺杂剂403和p型掺杂剂405被引入。
在图4C中,保护层307被形成在侧面321上,其在氧化层335之上。在图4D中,高温操作晶片309随后被附接到保护层307。在一个示例性实施例中,晶片301的初始厚度大于最终器件所期望的厚度,因此在图4E中,晶片301从侧面323变薄。在图4F中,在侧面323上执行高温处理,包括形成沟槽栅425和氧化层335,以及引入n型掺杂剂403和p型掺杂剂405。在相对长时间的高温扩散步骤之后,在两个侧面321和323上的掺杂剂403和405都扩散以形成P+源极区427、N+主体接触区429和N型主体区431。
侧面323上的中温处理继续进行,包括在图4H中形成源极接触金属433和接触盘,以及与沟槽栅425接触(未示出)。在基本上完成侧面323的中温处理之后,中温操作晶片319在图4I中被附接到侧面323以使得处理侧面321变得可能。在一个示例性实施例中,中温操作晶片319使用中温粘合剂被附接到侧面323,所述中温粘合剂的一部分可以作为粘合剂337在间隙中被看到。高温操作晶片309连同(在该示例性实施例中)保护层307一起从侧面321被移除,释放侧面321,如图4J中看到的那样。
在图4K中,侧面321的中温处理继续进行,包括在侧面321上形成源极接触金属433和接触盘,以及与沟槽栅425接触(未示出)。在图4L中,随着中温操作晶片319(以及任何多余的粘合剂337)的移除,晶片301的常规的晶片处理结束。
在一些示例性实施例中,初始器件晶片太薄以至于所述初始器件晶片不能够承受常规的处理步骤。在如图5A-5D的示例性实施例中,使用总共三个操作晶片而非两个:两个操作晶片在高温下被结合,而一个操作晶片在中温下被结合。在图5A中,在第一侧面321上的处理开始之前,薄的器件晶片301的侧面323被附接到高温操作晶片509。
在存在操作晶片509的情况下,图5B、5C和5D分别类似于图3A、3B和3C的处理步骤。一旦晶片301被附接到高温操作晶片309,操作晶片509可以被移除,并且制造可以如在图3D一3K的示例性实施例中看到的那样继续进行。
优点
在各种实施例中公开的创新提供至少以下优点中的一个或更多个。然而,并非所有的这些优点都能从所公开的创新中的每一个中得到,并且该优点列表不限制各个所要求的发明。
●简化双侧面器件的制造;
●使掺杂剂在两个侧面上都扩散到可接受地类似的深度;
●允许多个有源区和多个电极在器件的两个侧面上的有效制造;
●允许通过常规的制造方法和系统加工极薄的器件晶片,因为在变薄之后,晶片总是通过常规的晶片制造的剩余部分被附接到操作晶片;
●允许垂直对称的器件的制造,而不损坏器件。
根据一些但不一定所有的实施例,提供:用于双侧面半导体器件制造的方法和系统。可以使用耐高温操作晶片和耐中温操作晶片制造每个表面具有多个引线的器件。掺杂剂可以被引入在两个侧面上,之后不久,单次长时间高温扩散步骤将所有的掺杂剂在两个侧面上扩散到大致相等的深度。所有的高温处理在没有附接操作晶片的情况下发生,或者在附接有高温操作晶片的情况下发生。一旦中温操作晶片被附接,则不会发生高温处理步骤。高温可以被认为是存在铝基金属时可能对所述器件造成损坏的那些温度。
根据一些但不一定所有的实施例,提供:一种制造半导体器件的方法,所述方法包括:将第一导电型掺杂剂引入到半导体块的第一面上的第一区中;将第二导电型掺杂剂引入到所述第一面上的第二区中;将高温操作晶片附接到所述第一面;将第一导电型掺杂剂引入到所述半导体块的平行于所述第一面的第二面上的第三区中;将第二导电型掺杂剂引入到所述第二面上的第四区中;执行高温扩散步骤;凭借所述扩散步骤使所述第一导电型掺杂剂和所第二导电型掺杂剂在所述半导体块中扩散到期望的深度;在所述第二面上执行中温制造步骤;将中温操作晶片附接到所述第二面;移除所述高温操作晶片;以及在所述第一面上执行中温制造步骤。
根据一些但不一定所有的实施例,提供:一种制造半导体器件的方法,所述方法包括:在半导体晶片的第一面上执行高温制造步骤;将第一导电型掺杂剂引入到所述第一面上的第一区中;将第二导电型掺杂剂引入到所述第一面上的第二区中;将高温操作晶片结合到所述第一面;在所述半导体晶片的平行于所述第一面的第二面上执行高温制造步骤;将第一导电型掺杂剂引入到所述第二面上的第三区中;将第二导电型掺杂剂引入到所述第二面上的第四区中;在超过约600℃的温度下执行扩散步骤;凭借所述扩散步骤使所述第一导电型掺杂剂和所述第二导电型掺杂剂在所述半导体晶片中扩散到期望的深度;在低于约450℃的温度下在所述第二面上执行中温制造步骤;将中温操作晶片结合到所述第二面;从所述第一面移除所述高温操作晶片;在低于约450℃的温度下在所述第一面上执行中温制造步骤;从所述第二面移除所述中温操作晶片;以及在低于约240℃的温度下在所述半导体晶片上执行低温处理步骤;其中至少一些所述高温制造步骤是在超过约600℃的温度下执行的。
根据一些但不一定所有的实施例,提供:一种制造半导体器件的方法,所述方法包括:在半导体晶片的第一面上执行高温制造步骤;将第一导电型掺杂剂引入到半导体晶片的第一面上的第一区中;将第二导电型掺杂剂引入到所述第一面上的第二区中;在所述第一面上形成保护层;将高温操作晶片结合到所述第一面上的所述保护层;使所述半导体从所述半导体晶片的平行于所述第一面的第二面晶片变薄到期望的厚度;在所述第二面上执行高温制造步骤;将第一导电型掺杂剂引入到所述第二面上的第三区中;将第二导电型掺杂剂引入到所述第二面上的第四区中;执行扩散步骤;凭借所述扩散步骤使所述第一导电型掺杂剂和所述第二导电型掺杂剂在所述半导体晶片中扩散到期望的深度;在所述第二面上执行中温制造步骤;在所述第二面上形成有图案的金属;将中温操作晶片结合到所述第二面,在所述有图案的金属之上;从所述第一面移除所述高温操作晶片;从所述第一面移除所述保护层;在所述第一面上执行中温制造步骤;在所述第一面上形成附加的有图案的金属;从所述第二面移除所述中温操作晶片;以及在低于约240℃的温度下在所述半导体晶片上执行低温处理步骤;其中每个所述操作晶片和所述半导体晶片之间的结合基本上不受在相应的结合步骤之后使用的温度的影响;其中所述扩散步骤以及至少一些所述高温制造步骤是在超过约600℃的温度下执行的;其中所述中温制造步骤是在低于约450℃的温度下执行的。
根据一些但不一定所有的实施例,提供:一种制造双侧面半导体器件的方法,所述双侧面半导体器件在半导体晶片的两个面上都具有带图案的电流运送接触区域,所述方法以除指定以外的任何顺序包括:a)以两个相应的图案将掺杂剂引入到所述晶片的第一面中;并且随后b)将第一操作晶片附接到所述晶片的所述第一面;c)以两个相应的图案将掺杂剂引入到所述晶片的第二面中;d)加热所述晶片,以由此使所述掺杂剂在所述晶片的所述第一和第二面两者中扩散和活化;e)在所述晶片的所述第二面上形成带图案的金属,并且随后将第二操作晶片附接在所述带图案的金属之上;f)移除所述第一操作晶片,并且随后在所述晶片的所述第一面上形成附加的带图案的金属;并且随后g)移除所述第二操作晶片,并且完成双侧面半导体器件的制造。
根据一些但不一定所有的实施例,提供:一种制造双侧面半导体器件的方法,所述双侧面半导体器件在半导体晶片的两个面上都具有带图案的电流运送接触区域,所述方法以除指定以外的任何顺序包括:a)以一图案将掺杂剂引入到所述晶片的第一面中;并且随后b)将第一操作晶片附接到所述晶片的所述第一面;c)以一图案将掺杂剂引入到所述晶片的第二面中;d)加热所述晶片,以由此使所述掺杂剂在所述晶片的所述第一和第二面两者中扩散和活化;e)在所述晶片的所述第二面上形成带图案的金属,并且随后将具有与所述第一操作晶片不同的构成的第二操作晶片附接在所述带图案的金属之上;f)移除所述第一操作晶片,并且随后在所述晶片的所述第一面上形成附加的带图案的金属;并且随后g)移除所述第二操作晶片,并且完成双侧面半导体器件的制造。
根据一些但不一定所有的实施例,提供:一种制造双侧面功率半导体器件的方法,所述双侧面功率半导体器件在半导体晶片的两个面上都具有带图案的电流运送连接以及控制端子连接两者,所述方法以除指定以外的任何顺序包括:a)以一图案并且非全部地将p型和n型掺杂剂两者引入到所述晶片的第一面中;b)将第一操作晶片附接到所述晶片的所述第一面;c)以一图案并且非全部地将p型和n型掺杂剂两者引入到所述晶片的第二面中;d)加热所述晶片,以由此使所述掺杂剂在所述晶片的所述第一和第二面两者中扩散和活化;e)在所述晶片的所述第二面上形成带图案的金属,并且随后将第二操作晶片附接在所述带图案的金属之上;f)移除所述第一操作晶片,并且随后在所述晶片的所述第一面上形成附加的带图案的金属;并且随后g)移除所述第二操作晶片,并且完成双侧面半导体器件的制造。
根据一些但不一定所有的实施例,提供:一种制造双侧面功率半导体器件的方法,所述双侧面功率半导体器件在半导体晶片的两个面上都具有带图案的电流运送连接以及控制端子连接两者,所述方法以除指定以外的任何顺序包括:a)在将形成电流运送连接的位置,以及在两个面上不会形成电流运送连接的位置,以一图案将掺杂剂引入到所述晶片的第一面中;b)将第一操作晶片附接到所述晶片的所述第一面;c)在将形成电流运送连接的位置,以及在两个面上不会形成电流运送连接的位置,以一图案将掺杂剂引入到所述晶片的第二面中;d)加热所述晶片,以由此使所述掺杂剂在所述晶片的所述第一和第二面两者中扩散和活化;e)在所述晶片的所述第二面上形成带图案的金属,并且随后将第二操作晶片附接在所述带图案的金属之上;f)移除所述第一操作晶片,并且随后在所述晶片的所述第一面上形成附加的带图案的金属;并且随后g)移除所述第二操作晶片,并且完成双侧面半导体器件的制造。
根据一些但不一定所有的实施例,提供:一种制造双侧面功率半导体器件的方法,所述双侧面功率半导体器件在半导体晶片的两个面上都具有带图案的电流运送连接以及控制端子连接两者,所述方法以除指定以外的任何顺序包括:a)以两个相应的图案将p型和n型掺杂剂两者引入到所述晶片的第一面中;b)将第一操作晶片附接到所述晶片的所述第一面;c)以两个相应的图案将p型和n型掺杂剂两者引入到所述晶片的第二面中;d)加热所述晶片,以由此使所述掺杂剂在所述晶片的所述第一和第二面两者中扩散和活化;e)在所述晶片的所述第二面上形成带图案的金属,并且随后将第二操作晶片附接在所述带图案的金属之上;f)移除所述第一操作晶片,并且随后在所述晶片的所述第一面上形成附加的带图案的金属;并且随后g)移除所述第二操作晶片,并且完成双侧面半导体器件的制造;并且进一步包括在所述步骤b)之前将初始操作晶片附接到所述晶片的初始步骤。根据一些但不一定所有的实施例,提供:一种制造双侧面半导体器件的方法,所述双侧面半导体器件在半导体晶片的两个面上都具有带图案的电流运送接触区域,所述方法包括:在所述晶片的所述两个面上都形成沟槽栅;以一图案将掺杂剂引入到所述晶片的所述两个面中;将第一操作晶片附接到所述晶片的第一所述面;加热所述晶片,以由此使所述掺杂剂扩散和活化;在所述晶片的第二所述面上形成带图案的金属,并且随后将第二操作晶片附接在所述带图案的金属之上;移除所述第一操作晶片,并且随后在所述晶片的所述第一面上形成附加的带图案的金属;并且随后移除所述第二操作晶片,并且完成双侧面半导体器件的制造;其中每个所述面上的一个所述带图案的金属接触相应的面上的所述沟槽栅。
修正和改变
如将被本领域技术人员认识到的,本申请中描述的创新性理念可以在很大范围的应用上被修正和改变,并且因此专利保护主题的范围不被所给出的具体的示例性教导中的任何一个限制。意在包含所有这样的落在所附的权利要求书的精神和宽范围之内的替换、修正和变化。
在一些目前优选的实施例中,p型掺杂剂优选地为硼,并且n型掺杂剂优选地为砷和/或磷。在一些实施例中,硼被使用来提供晶片的大部分p型掺杂质。在其他实施例中,这可以不同。
在一些实施例中,掺杂剂可以通过例如掩膜注入被引入。在其他实施例中,这可以不同。
在一些目前优选的实施例中,高温操作晶片可以是蓝宝石、硅、二氧化硅、氮化镓或者碳化硅。在其他实施例中,这可以不同。
在一些示例性实施例中,中温操作晶片可以是蓝宝石、硅、碳化硅、石英、氮化镓、难熔金属或者玻璃。在其他实施例中,该材料可以不同。
在一些示例性实施例中,合适的难熔金属可以包括钨、钼、钛、钽及其合金。在其他实施例中,可以使用其他难熔金属。
在一些示例性实施例中,保护层可以是,例如,由化学气相沉积(CVD)形成的二氧化硅层、氮化硅层、多晶硅层或者非晶硅层。在其他示例性实施例中,保护层可以是,例如,由CVD形成的一组三层的这些材料,例如CVD二氧化硅、CVD氮化硅和CVD二氧化硅。在其他实施例中,该层可以不同。
在CVD被使用来形成保护层的一些实施例中,保护层的顶部表面优选地为在被结合到高温操作晶片之前例如通过化学一机械抛光(CMP)被平面化。
在高温操作晶片为硅并且保护层的外露表面为二氧化硅的一些示例性实施例中,操作晶片可以在高温下直接结合到保护层。在其他实施例中,可以酌情使用其他结合方法。
在大部分目前优选的示例性实施例中,覆盖在两个表面上的绝缘层优选地为二氧化硅。然而,在其他实施例中,这可以不同。
在一些实施例中,初始绝缘层可以在第一侧面被省略,并且当高温操作晶片被移除时,来自保护层的至少一些氧化物可以被留在晶片的第一侧面上,而不是被完全移除。该氧化层可以提供被蚀穿以与器件接触的氧化层。在一些这样的实施例中,可以在第二侧面的高温掺杂剂注入和中温处理开始之间,在第二侧面上形成类似的氧化层(所述氧化层可以是,例如,二氧化硅层和BPSG)。在一个这样的示例性实施例中,这样的SiO2层可以为例如0.1μm厚,并且这样的BPSG层可以为例如0.6μm厚。
在一些目前优选的示例性实施例中,例如AlCu(1%)的金属导体被使用于接触金属。在其他实施例中,例如AlCuSi的金属导体被使用于接触金属。在再其它实施例中,该导体可以不同。
在一些实施例中,前表面至后表面晶片对齐可以通过一开始以双侧面抛光的初始晶片并且通过在高温结合步骤之后使用对齐算法在被结合的晶片叠层的两个外露表面上都放置对齐标志来获得。在其他实施例中,前表面至后表面对齐可以通过使用红外对齐来获得,所述红外对齐允许一个晶片表面上的特征在对齐期间透过晶片被“看到”。在再其他实施例中,对齐可以通过机械手段来获得,如当在第二表面上存在掩膜时对齐到晶片的第一表面。这些技术中的每一种具有优点和缺点,以及相关联的设备成本。在再其他实施例中,对齐可以以不同方式来获得。
在大部分目前优选的实施例中,根据本发明制造的器件是垂直对称的双向器件。然而,在其他实施例中,可以根据本创新性方法来制造非对称的器件,例如可以是单向器件。在再其他实施例中,该器件取向可以不同。
在一些垂直对称的实施例中,同一组掩膜可以被使用在晶片的两个侧面上,以进一步简化制造和处理。垂直对称的器件可以通过将掩膜组设计为围绕器件在或者“x”轴或者“y”轴上的中心线是对称的来获得。
在一些实施例中,在完成第一侧面的中温处理之后但在中温操作晶片从第二侧面被移除之前,胶带(tape)可以被施加到晶片的一个侧面。在其他实施例中,在中温操作晶片被移除之前,晶片可以被安装在衬底上。在再其他实施例中,这可以不同。
在胶带在第一侧面的中温处理之后被施加到第一侧面的一些实施例中,该胶带可以是在晶片锯切期间晶片粘附至的胶带。
在一些实施例中,晶片的一个或者两个侧面可以在中温操作晶片被移除之后被电镀。在其他实施例中,晶片的第一侧面可以在完成第一侧面的中温处理之后但在中温操作晶片从第二侧面被移除之前被电镀。
在一些实施例中,高温可以是那些超过约450℃的温度。在其他实施例中,高温可以是那些超过约600℃的温度。在再其他实施例中,该温度范围可以不同。
在一些预期的实施例中,如果器件晶片被直接结合到具有相同构成的操作晶片,则具有相同的晶体结构但是更低的熔点的另一个半导体薄层可以被布置在两个表面之间,以利于更稳健的结合。例如,在初始硅器件晶片被直接结合到硅操作晶片的一些三个操作晶片的实施例中,就是这样。中间半导体的熔点确定针对中温结合或者高温结合的适用性。在一些实施例中,锗可以利于在中温下的稳健的结合,并且要预期到某些硅/锗合金可以利于高温硅一硅结合。
在大部分目前优选的实施例中,器件晶片可以具有例如400μm的初始厚度,并且在两个侧面上被抛光。在其他实施例中,这可以不同。
在晶片在处理期间变薄的大部分目前优选实施例中,变薄操作可以将晶片的厚度减小到例如小于80μm。
在大部分目前优选的实施例中,磨制、研磨、抛光、蚀刻、CMP或其任意组合可以被使用于例如使器件晶片变薄、移除操作晶片以及移除止蚀层的步骤,如本文教导的那些。在一些预期的实施例中,激光解除结合可以被使用来移除合适的透明的操作晶片。在再预期的实施例中,操作晶片可以是合适的多孔衬底,所述多孔衬底可以用粘合剂结合并且使用溶剂系统解除结合。然而,将被理解的是,其他处理可以被使用于这样的目的,并且被认为落在本发明的范围之内。
帮助示出变化和实施的附加的综合背景,以及可以与下文要求的发明协同实施的一些特征,可以在以下的美国专利申请中找到。所有这些申请与本申请具有至少一些共同的所有权、相互依存以及发明权,并且所有这些申请,以及直接或者间接合并在所述申请中的任何材料,通过引用被并入本文:US 8406265、US 8400800、US8395910、US 8391033、US8345452、US 8300426、US8295069、US7778045、US7599196、US 2012-0279567A1、US 2012-0268975A1、US 2012-0274138A1、US 2013-0038129A1、US 2012-0051100A1:PCT/US14/16740、PCT/US14/26822、PCT/US14/35954、PCT/US14/35960;14/182243、14/182236、14/182245、14/182246、14/183403、14/182249、14/182250、14/182251、14/182256、14/182268、14/183259、14/182265、14/183415、14/182280、14/183422、14/182252、14/183245、14/183274、14/183289、14/183309、14/183335、14/183371、14/182270、14/182277、14/207039、14/209885、14/260120、14/265300、14/265312、14/265315、14/313960、14/479857、14/514878、14/514988、14/515348;2013年12月11日递交的美国临时61/914491、61/914538;2014年1月8日递交的61/924884;2014年1月9日递交的61/925311;2014年1月16日递交的61/928133;2014年1月17日递交的61/928644;2014年1月21日递交的61/929731和61/929874;2014年1月27日递交的61/931785;2014年1月28日递交的61/932422;2014年1月30日递交的61/933442;2014年6月3日递交的62/007004;2014年6月5日递交的62/008275;2014年6月20日递交的62/015096;2014年9月18日递交的62/052358;2014年9月24日递交的62/054621;2014年9月25日递交的62/055167;2014年10月6日递交的62/060312;2014年10月13日递交的62/063090;2014年10月16日递交的62/064616;2014年10月20日递交的62/065916;2014年10月31日递交的62/073809;以及上文所有申请中的任一个的所有优先权申请,所述申请中的每一个通过引用被并入本文。
本申请中的说明书中没有内容应该被解读为暗示任何具体的元素、步骤或者功能是必须要被包括在所要求的范围中的必要元素:专利主题的范围仅被所附的权利要求书限定。而且,这些权利要求中没有内容意在援引35USC 112节第六段,除非确切使用的单词“用于……的装置”后跟随一分词。
所递交的权利要求意为尽可能广泛的,并且没有主题是要故意撤回(relinquished)、捐献(dedicated)或者放弃(abandoned)的。

Claims (78)

1.一种制造半导体器件的方法,所述方法包括:
将第一导电型掺杂剂引入到半导体块的第一面上的第一区中;将第二导电型掺杂剂引入到所述第一面上的第二区中;
将高温操作晶片附接到所述第一面;
将第一导电型掺杂剂引入到所述半导体块的平行于所述第一面的第二面上的第三区中;将第二导电型掺杂剂引入到所述第二面上的第四区中;
在超过600℃的温度下执行高温扩散步骤,凭借所述扩散步骤使所述第一导电型掺杂剂和所述第二导电型掺杂剂从所述第一面和所述第二面两者在所述半导体块中扩散到期望的深度;
在低于450℃的温度下,在所述第二面上执行中温制造步骤;
将中温操作晶片附接到所述第二面,所述中温操作晶片具有与所述高温操作晶片不同的构成;
移除所述高温操作晶片;以及
在低于450℃的温度下,在所述第一面上执行中温制造步骤。
2.如权利要求1所述的方法,其中p型和n型掺杂剂两者都以相应的图案并且非全部地被引入在所述半导体块的所述第一面和所述第二面两者上。
3.如权利要求1所述的方法,其中所述扩散步骤使用比其后任何步骤都更高的持续温度。
4.如权利要求1所述的方法,其中将掺杂剂引入到所述第一面上的所述第一区和所述第二区中的步骤分别使用与将掺杂剂引入到所述第二面上的第三区和所述第四区中的步骤相同的图案。
5.如权利要求1所述的方法,其中每个操作晶片和所述半导体块之间的连接基本上不受在相应的附接步骤之后使用的温度的影响。
6.如权利要求1所述的方法,进一步包括在将所述掺杂剂引入到每个面之前在相应的面上形成沟槽栅,和/或
进一步包括以下步骤:在将所述高温操作晶片附接到所述第一面的步骤之后,以及在将所述第一导电型掺杂剂引入到所述第二面上的第三区中的步骤之前,将所述半导体块从所述第二面开始打薄到期望的厚度;和/或
进一步包括在将所述高温操作晶片附接到所述第一面的步骤之前的初始步骤,即,将初始操作晶片附接到所述半导体块。
7.如权利要求1所述的方法,其中所述半导体块是由硅制成的。
8.如权利要求1所述的方法,其中所述第一导电型是N型。
9.如权利要求1所述的方法,其中所述中温制造步骤在所述第一面上以及在所述第二面两者上是以基本上相同的方式执行的。
10.如权利要求1所述的方法,其中所述高温操作晶片是硅。
11.如权利要求1所述的方法,其中所述高温操作晶片是二氧化硅。
12.如权利要求1所述的方法,其中所述高温操作晶片是碳化硅。
13.如权利要求1所述的方法,其中所述高温操作晶片是蓝宝石。
14.如权利要求1所述的方法,其中所述高温操作晶片是氮化镓。
15.如权利要求1所述的方法,其中所述中温操作晶片是石英。
16.如权利要求1所述的方法,其中所述中温操作晶片是玻璃。
17.如权利要求1所述的方法,其中所述中温操作晶片是硅。
18.如权利要求1所述的方法,其中所述中温操作晶片是二氧化硅。
19.如权利要求1所述的方法,其中所述中温操作晶片是碳化硅。
20.如权利要求1所述的方法,其中所述中温操作晶片是蓝宝石。
21.如权利要求1所述的方法,其中所述中温操作晶片是氮化镓。
22.如权利要求1所述的方法,其中所述中温操作晶片是难熔金属。
23.一种制造半导体器件的方法,所述方法包括:
在半导体晶片的第一面上执行高温制造步骤;
将第一导电型掺杂剂引入到所述第一面上的第一区中;将第二导电型掺杂剂引入到所述第一面上的第二区中;
将高温操作晶片结合到所述第一面;
在所述半导体晶片的平行于所述第一面的第二面上执行高温制造步骤;
将第一导电型掺杂剂引入到所述第二面上的第三区中;将第二导电型掺杂剂引入到所述第二面上的第四区中;
在超过600℃的温度下执行扩散步骤,凭借所述扩散步骤使所述第一导电型掺杂剂和所述第二导电型掺杂剂从所述第一面和所述第二面两者在所述半导体晶片中扩散到期望的深度;
在低于450℃的温度下在所述第二面上执行中温制造步骤;
将中温操作晶片结合到所述第二面,所述中温操作晶片具有与所述高温操作晶片不同的构成;
从所述第一面移除所述高温操作晶片;
在低于450℃的温度下在所述第一面上执行中温制造步骤;
从所述第二面移除所述中温操作晶片;以及
在低于240℃的温度下在所述半导体晶片上执行低温处理步骤;
其中,所述高温制造步骤的至少一些是在超过600℃的温度下执行的。
24.如权利要求23所述的方法,其中p型和n型掺杂剂两者都以相应的图案并且非全部地被引入在所述半导体晶片的所述第一面和所述第二面两者上。
25.如权利要求23所述的方法,其中所述扩散步骤使用比其后任何步骤都更高的持续温度。
26.如权利要求23所述的方法,其中将掺杂剂引入到所述第一面上的所述第一区和所述第二区中的步骤分别使用与将掺杂剂引入到所述第二面上的所述第三区和所述第四区中的步骤相同的图案。
27.如权利要求23所述的方法,进一步包括在将掺杂剂引入到每个面之前在相应的面上形成沟槽栅。
28.如权利要求23所述的方法,其中所述第一导电型是N型。
29.如权利要求23所述的方法,其中所述中温制造步骤在所述第一面上以及在所述第二面两者上是以基本上相同的方式执行的。
30.如权利要求23所述的方法,其中所述扩散步骤是在超过1000℃的温度下执行的。
31.如权利要求23所述的方法,其中每个操作晶片和所述半导体晶片之间的结合基本上不受在相应的结合步骤之后使用的温度的影响。
32.如权利要求23所述的方法,其中所述高温操作晶片是硅。
33.如权利要求23所述的方法,其中所述高温操作晶片是二氧化硅。
34.如权利要求23所述的方法,其中所述高温操作晶片是碳化硅。
35.如权利要求23所述的方法,其中所述高温操作晶片是蓝宝石。
36.如权利要求23所述的方法,其中所述高温操作晶片是氮化镓。
37.如权利要求23所述的方法,其中所述中温操作晶片是石英。
38.如权利要求23所述的方法,其中所述中温操作晶片是玻璃。
39.如权利要求23所述的方法,其中所述中温操作晶片是硅。
40.如权利要求23所述的方法,其中所述中温操作晶片是二氧化硅。
41.如权利要求23所述的方法,其中所述中温操作晶片是碳化硅。
42.如权利要求23所述的方法,其中所述中温操作晶片是蓝宝石。
43.如权利要求23所述的方法,其中所述中温操作晶片是氮化镓。
44.如权利要求23所述的方法,其中所述中温操作晶片是难熔金属。
45.一种制造半导体器件的方法,所述方法包括:
在半导体晶片的第一面上执行高温制造步骤;
将第一导电型掺杂剂引入到半导体晶片的第一面上的第一区中;将第二导电型掺杂剂引入到所述第一面上的第二区中;
在所述第一面上形成保护层;
将高温操作晶片结合到所述第一面上的所述保护层;
从所述半导体晶片的平行于所述第一面的第二面开始使所述半导体晶片变薄到期望的厚度;
在所述第二面上执行高温制造步骤;
将第一导电型掺杂剂引入到所述第二面上的第三区中;将第二导电型掺杂剂引入到所述第二面上的第四区中;
执行扩散步骤,凭借所述扩散步骤使所述第一导电型掺杂剂和所述第二导电型掺杂剂从所述第一面和所述第二面两者在所述半导体晶片中扩散到期望的深度;
在所述第二面上执行中温制造步骤,包括在所述第二面上形成带图案的金属;
在所述带图案的金属之上将中温操作晶片结合到所述第二面,所述中温操作晶片具有与所述高温操作晶片不同的构成;
从所述第一面移除所述高温操作晶片;
从所述第一面移除所述保护层;
在所述第一面上执行中温制造步骤,包括在所述第一面上形成附加的带图案的金属;
从所述第二面移除所述中温操作晶片;以及
在低于240℃的温度下在所述半导体晶片上执行低温处理步骤;
其中,每个操作晶片和所述半导体晶片之间的结合基本上不受在相应的结合步骤之后使用的温度的影响;
其中,所述扩散步骤以及所述高温制造步骤的至少一些是在超过600℃的温度下执行的;
其中,所述中温制造步骤是在低于450℃的温度下执行的。
46.如权利要求45所述的方法,进一步包括使用化学-机械抛光法来使所述保护层变得平坦。
47.如权利要求45所述的方法,其中所述高温制造步骤包括热氧化、化学气相沉积、高温退火以及形成一个或多个沟槽栅中的至少一者。
48.如权利要求45所述的方法,其中所述中温制造步骤包括执行接触掩膜步骤、钝化层沉积、盘蚀刻,以及金属沉积和掩膜中的至少一者。
49.如权利要求45所述的方法,其中所述低温处理步骤包括电镀所述第一面和所述第二面中的至少一个以及将所述半导体晶片切割成芯片。
50.如权利要求45所述的方法,进一步包括在移除所述中温操作晶片的步骤之前电镀所述第一面。
51.如权利要求45所述的方法,进一步包括在移除所述中温操作晶片的步骤之前对所述第一面施加胶带。
52.如权利要求45所述的方法,进一步包括在移除所述中温操作晶片的步骤之前将所述半导体晶片安装在衬底上。
53.如权利要求45所述的方法,其中所述扩散步骤是在超过1100℃的温度下执行的。
54.如权利要求45所述的方法,其中所述扩散步骤使用比金属出现之后的任何步骤都更高的持续温度。
55.如权利要求45所述的方法,其中所述中温制造步骤在所述第一面上以及在所述第二面两者上是以基本上相同的方式执行的。
56.如权利要求45所述的方法,其中在所述第一面上形成附加的金属的步骤使用与在所述第二面上形成带图案的金属的步骤相同的图案。
57.如权利要求45所述的方法,其中p型和n型掺杂剂两者都以相应的图案并且非全部地被引入在所述半导体晶片的所述第一面和所述第二面两者上。
58.如权利要求45所述的方法,其中所述半导体晶片是硅晶片。
59.如权利要求45所述的方法,其中当每个带图案的金属被形成时,附加的介电元件和接触元件也被形成。
60.如权利要求45所述的方法,其中所述带图案的金属包括铝。
61.如权利要求45所述的方法,其中所述扩散步骤使用比其后任何步骤都更高的持续温度。
62.如权利要求45所述的方法,其中将掺杂剂引入到所述第一面上的所述第一区和所述第二区中的步骤分别使用与将掺杂剂引入到所述第二面上的所述第三区和所述第四区中的步骤相同的图案。
63.如权利要求45所述的方法,进一步包括在将所述掺杂剂引入到每个面之前在相应的面上形成沟槽栅。
64.如权利要求45所述的方法,其中所述第一导电型是N型。
65.如权利要求45所述的方法,其中所述高温操作晶片是硅。
66.如权利要求45所述的方法,其中所述高温操作晶片是二氧化硅。
67.如权利要求45所述的方法,其中所述高温操作晶片是碳化硅。
68.如权利要求45所述的方法,其中所述高温操作晶片是蓝宝石。
69.如权利要求45所述的方法,其中所述高温操作晶片是氮化镓。
70.如权利要求45所述的方法,其中所述中温操作晶片是石英。
71.如权利要求45所述的方法,其中所述中温操作晶片是玻璃。
72.如权利要求45所述的方法,其中所述中温操作晶片是硅。
73.如权利要求45所述的方法,其中所述中温操作晶片是二氧化硅。
74.如权利要求45所述的方法,其中所述中温操作晶片是碳化硅。
75.如权利要求45所述的方法,其中所述中温操作晶片是蓝宝石。
76.如权利要求45所述的方法,其中所述中温操作晶片是氮化镓。
77.如权利要求45所述的方法,其中所述中温操作晶片是难熔金属。
78.一种通过如权利要求1、23或45所述的方法形成的半导体器件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109872979A (zh) * 2019-02-14 2019-06-11 南通通富微电子有限公司 一种扇出型封装器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5108945A (en) * 1990-01-10 1992-04-28 Microunity Systems Engineering, Inc. Process for fabricating polysilicon resistors and interconnects
US5608237A (en) * 1994-03-14 1997-03-04 Kabushiki Kaisha Toshiba Bidirectional semiconductor switch
CN1691349A (zh) * 2004-04-28 2005-11-02 三菱电机株式会社 反向导通型半导体元件及其制造方法
CN101552465A (zh) * 2008-04-04 2009-10-07 半导体元件工业有限责任公司 瞬变电压抑制器和方法
CN102172826A (zh) * 2010-12-29 2011-09-07 杭州东华链条集团有限公司 一种正时链条的装配方法及装配装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2269938B (en) * 1990-01-10 1994-09-07 Microunity Systems Eng Method of forming self-aligned contacts in a semi-conductor process
US7064069B2 (en) * 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
DE102004005384B4 (de) 2004-02-03 2006-10-26 De Doncker, Rik W., Prof. Dr. ir. Bidirektionales, MOS-gesteuertes Halbleiterbauelement, Verfahren zu seinem Betreiben, Verfahren zu seiner Herstellung und seine Verwendung
US7354809B2 (en) * 2006-02-13 2008-04-08 Wisconsin Alumi Research Foundation Method for double-sided processing of thin film transistors
CN104300771B (zh) 2006-06-06 2018-10-30 威廉·亚历山大 通用功率变换器
DE102007058952A1 (de) 2007-09-24 2009-04-09 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
US8163624B2 (en) * 2008-07-30 2012-04-24 Bowman Ronald R Discrete semiconductor device and method of forming sealed trench junction termination
CN102714465A (zh) 2009-06-29 2012-10-03 理想能量转换器有限公司 带有旁路能量转移电抗的消弧开关的功率转移器件、方法和系统
BR112012003612A2 (pt) 2009-08-17 2017-05-23 Ideal Power Converters Inc conversão de força com pseudofase acrescentada
EP2317553B1 (en) * 2009-10-28 2012-12-26 STMicroelectronics Srl Double-sided semiconductor structure and method for manufacturing the same
JP5379767B2 (ja) * 2010-09-02 2013-12-25 PVG Solutions株式会社 太陽電池セルおよびその製造方法
US9159825B2 (en) * 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
WO2012075189A2 (en) 2010-11-30 2012-06-07 Ideal Power Converters Inc. Photovoltaic array systems, methods, and devices with bidirectional converter
US8531858B2 (en) 2011-02-18 2013-09-10 Ideal Power, Inc. Power conversion with current sensing coupled through saturating element
US20120279567A1 (en) 2011-02-18 2012-11-08 Ideal Power Converters Inc. Solar Energy System with Automatic Dehumidification of Electronics
GB2522362B (en) * 2013-06-24 2015-11-11 Ideal Power Inc Systems, circuits, devices, and methods with bidirectional bipolar transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5108945A (en) * 1990-01-10 1992-04-28 Microunity Systems Engineering, Inc. Process for fabricating polysilicon resistors and interconnects
US5608237A (en) * 1994-03-14 1997-03-04 Kabushiki Kaisha Toshiba Bidirectional semiconductor switch
CN1691349A (zh) * 2004-04-28 2005-11-02 三菱电机株式会社 反向导通型半导体元件及其制造方法
CN101552465A (zh) * 2008-04-04 2009-10-07 半导体元件工业有限责任公司 瞬变电压抑制器和方法
CN102172826A (zh) * 2010-12-29 2011-09-07 杭州东华链条集团有限公司 一种正时链条的装配方法及装配装置

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