CN105977267A - 阵列基板及其制作方法、显示装置 - Google Patents
阵列基板及其制作方法、显示装置 Download PDFInfo
- Publication number
- CN105977267A CN105977267A CN201610585610.1A CN201610585610A CN105977267A CN 105977267 A CN105977267 A CN 105977267A CN 201610585610 A CN201610585610 A CN 201610585610A CN 105977267 A CN105977267 A CN 105977267A
- Authority
- CN
- China
- Prior art keywords
- conductive pattern
- dottle pin
- underlay substrate
- base palte
- array base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 67
- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000002161 passivation Methods 0.000 claims description 28
- 239000010409 thin film Substances 0.000 claims description 23
- 238000009413 insulation Methods 0.000 claims description 22
- 230000004888 barrier function Effects 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 15
- 238000002955 isolation Methods 0.000 abstract 3
- 230000007547 defect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 18
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供了一种阵列基板及其制作方法、显示装置，属于显示技术领域。其中，所述制作方法包括：在衬底基板上的预设位置形成隔垫图形；在所述隔垫图形上形成第一导电图形；在形成有所述第一导电图形的衬底基板上形成包括有过孔的绝缘层；在所述绝缘层上形成第二导电图形，所述第一导电图形与所述第二导电图形通过贯穿所述绝缘层的过孔连接，所述过孔在所述衬底基板上的正投影与所述隔垫图形在所述衬底基板上的正投影至少部分重合。本发明的技术方案能够避免出现Mura不良，改善显示装置的显示效果。
Description
技术领域
本发明涉及显示技术领域，特别是指一种阵列基板及其制作方法、显示装置。
背景技术
现有技术中，阵列基板上的像素电极和薄膜晶体管的漏电极位于不同层，在像素电极和薄膜晶体管的漏电极上覆盖有钝化层，钝化层上形成有导电连接线，导电连接线通过贯穿钝化层的过孔连接像素电极和薄膜晶体管的漏电极，由于钝化层的厚度比较大，因此过孔的深度也比较大，由于在深孔处容易出现凹陷，导致在阵列基板上涂覆配向膜时，配向膜容易在深孔处易发生扩散不均，导致最终的显示产品出现显示Mura(不均匀)的问题。
发明内容
本发明要解决的技术问题是提供一种阵列基板及其制作方法、显示装置，能够避免出现Mura不良，改善显示装置的显示效果。
为解决上述技术问题，本发明的实施例提供技术方案如下：
一方面，提供一种阵列基板的制作方法，所述制作方法包括：
在衬底基板上的预设位置形成隔垫图形；
在所述隔垫图形上形成第一导电图形；
在形成有所述第一导电图形的衬底基板上形成包括有过孔的绝缘层；
在所述绝缘层上形成第二导电图形，所述第一导电图形与所述第二导电图形通过贯穿所述绝缘层的过孔连接，所述过孔在所述衬底基板上的正投影与所述隔垫图形在所述衬底基板上的正投影至少部分重合。
进一步地，所述隔垫图形在所述衬底基板上的正投影与所述过孔的底部在所述衬底基板上的正投影完全重合。
进一步地，形成所述隔垫图形包括：
通过一次构图工艺形成栅线、薄膜晶体管的栅电极和所述隔垫图形。
进一步地，所述隔垫图形的高度为
本发明实施例还提供了一种阵列基板，所述阵列基板包括位于衬底基板上的第一导电图形、位于所述第一导电图形上的绝缘层、位于所述绝缘层上的第二导电图形，所述第一导电图形与所述第二导电图形通过贯穿所述绝缘层的过孔连接，其特征在于，所述阵列基板还包括：
位于所述第一导电图形下的隔垫图形，所述隔垫图形在所述衬底基板上的正投影与所述过孔在所述衬底基板上的正投影至少部分重合。
进一步地，所述隔垫图形在所述衬底基板上的正投影与所述过孔底部在所述衬底基板上的正投影完全重合。
进一步地，所述隔垫图形与阵列基板的栅线以及薄膜晶体管的栅电极同层同材料设置。
进一步地，所述第一导电图形为像素电极，所述第二导电图形为连接像素电极与薄膜晶体管的漏极的导电连接线，所述绝缘层包括钝化层和栅绝缘层。
进一步地，所述阵列基板具体包括：
衬底基板；
位于所述衬底基板上的栅线、薄膜晶体管的栅电极和所述隔垫图形；
位于所述隔垫图形上的像素电极；
栅绝缘层；
位于所述栅绝缘层上的有源层；
位于所述有源层上的欧姆接触层；
位于所述欧姆接触层上的薄膜晶体管的源电极和漏电极；
钝化层，所述钝化层包括有对应所述漏电极的第一过孔和对应所述像素电极的第二过孔，所述第二过孔还贯穿所述栅绝缘层；
位于所述钝化层上的公共电极和导电连接线，所述导电连接线分别通过所述第一过孔和所述第二过孔连接所述漏电极和所述像素电极。
本发明实施例还提供了一种显示装置，包括如上所述的阵列基板。
本发明的实施例具有以下有益效果：
上述方案中，在形成第一导电图形之前，在第一导电图形底部形成隔垫图形，该隔垫图形能够垫高第一导电图形的高度，从而减小第一导电图形处过孔的深度，这样之后在阵列基板上涂覆配向膜时，能够提高配向膜在过孔处的扩散效果，从而避免出现Mura不良，改善显示装置的显示效果。
附图说明
图1为现有阵列基板的结构示意图；
图2为本发明实施例阵列基板的结构示意图。
附图标记
1 衬底基板 2 栅电极 3 像素电极 4 栅绝缘层 5 有源层
6 欧姆接触层 7 漏电极 8 钝化层 9 导电连接线
10 隔垫图形 11 源电极
具体实施方式
为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明的实施例针对现有技术中在深孔处容易出现凹陷，导致在阵列基板上涂覆配向膜时，配向膜容易在深孔处易发生扩散不均，导致最终的显示产品出现显示Mura的问题，提供一种阵列基板及其制作方法、显示装置，能够避免出现Mura不良，改善显示装置的显示效果。
实施例一
本实施例提供一种阵列基板的制作方法，所述制作方法包括：
在衬底基板上的预设位置形成隔垫图形；
在所述隔垫图形上形成第一导电图形；
在形成有所述第一导电图形的衬底基板上形成包括有过孔的绝缘层；
在所述绝缘层上形成第二导电图形，所述第一导电图形与所述第二导电图形通过贯穿所述绝缘层的过孔连接，所述过孔在所述衬底基板上的正投影与所述隔垫图形在所述衬底基板上的正投影至少部分重合。
本实施例中，在形成第一导电图形之前，在第一导电图形底部形成隔垫图形，该隔垫图形能够垫高第一导电图形的高度，从而减小第一导电图形处过孔的深度，这样之后在阵列基板上涂覆配向膜时，能够提高配向膜在过孔处的扩散效果，从而避免出现Mura不良，改善显示装置的显示效果。
进一步地，所述隔垫图形在所述衬底基板上的正投影与所述过孔的底部在所述衬底基板上的正投影完全重合，这样隔垫图形既能够垫高过孔处第一导电图形的高度，又不会影响其他位置第一导电图形的高度。
进一步地，形成所述隔垫图形包括：
通过一次构图工艺形成栅线、薄膜晶体管的栅电极和所述隔垫图形，这样能够在不增加构图工艺的前提下形成隔垫图形，不提高阵列基板的生产成本。
一般情况下，过孔的深度为左右，本实施例中将隔垫图形的高度设为这样能够使过孔的深度减少近一半，这样之后在阵列基板上涂覆配向膜时，能够显著提高配向膜在过孔处的扩散效果，从而避免出现Mura不良，改善显示装置的显示效果。如果将隔垫图形的高度设置的较小，则改善Mura不良的效果不明显，如果将隔垫图形的高度设置的过大，则对阵列基板的结构影响较大，将会影响到阵列基板的良率。
实施例二
本实施例提供了一种阵列基板，所述阵列基板包括位于衬底基板上的第一导电图形、位于所述第一导电图形上的绝缘层、位于所述绝缘层上的第二导电图形，所述第一导电图形与所述第二导电图形通过贯穿所述绝缘层的过孔连接，其特征在于，所述阵列基板还包括：
位于所述第一导电图形下的隔垫图形，所述隔垫图形在所述衬底基板上的正投影与所述过孔在所述衬底基板上的正投影至少部分重合。
本实施例中，在第一导电图形底部设置有隔垫图形，该隔垫图形能够垫高第一导电图形的高度，从而减小第一导电图形处过孔的深度，这样之后在阵列基板上涂覆配向膜时，能够提高配向膜在过孔处的扩散效果，从而避免出现Mura不良，改善显示装置的显示效果。
优选地，隔垫图形在衬底基板上的正投影与过孔的底部在衬底基板上的正投影完全重合，这样隔垫图形既能够垫高过孔处第一导电图形的高度，又不会影响其他位置第一导电图形的高度。
优选地，隔垫图形与阵列基板的栅线以及薄膜晶体管的栅电极同层同材料设置，这样隔垫图形与栅线和薄膜晶体管的栅电极可以通过一次构图工艺同时形成，这样能够在不增加构图工艺的前提下形成隔垫图形，不提高阵列基板的生产成本。
具体实施例中，第一导电图形为像素电极，第二导电图形为连接像素电极与薄膜晶体管的漏极的导电连接线，绝缘层包括钝化层和栅绝缘层。
进一步地，所述阵列基板具体包括：
衬底基板；
位于所述衬底基板上的栅线、薄膜晶体管的栅电极和所述隔垫图形；
位于所述隔垫图形上的像素电极；
栅绝缘层；
位于所述栅绝缘层上的有源层；
位于所述有源层上的欧姆接触层；
位于所述欧姆接触层上的薄膜晶体管的源电极和漏电极；
钝化层，所述钝化层包括有对应所述漏电极的第一过孔和对应所述像素电极的第二过孔，所述第二过孔还贯穿所述栅绝缘层；
位于所述钝化层上的公共电极和导电连接线，所述导电连接线分别通过所述第一过孔和所述第二过孔连接所述漏电极和所述像素电极。
实施例三
本实施例提供了一种显示装置，包括如上所述的阵列基板。所述显示装置可以为：液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板。
实施例四
如图1所示，现有的阵列基板包括衬底基板1，位于衬底基板1上的栅线、薄膜晶体管的栅电极2和像素电极3，栅绝缘层4，位于栅绝缘层4上的有源层5，位于有源层5上的欧姆接触层6，位于欧姆接触层6上的薄膜晶体管的源电极11和漏电极7，钝化层8，钝化层8包括有对应漏电极7的第一过孔和对应像素电极3的第二过孔，第二过孔还贯穿栅绝缘层4，位于钝化层8上与公共电极同层同材料设置的导电连接线9，导电连接线9通过第一过孔和第二过孔连接漏电极7和像素电极3。由于钝化层8的厚度比较大，导致第二过孔的深度比较大，在第二过孔处容易出现凹陷，导致在阵列基板上涂覆配向膜时，配向膜容易在第二过孔处易发生扩散不均，导致最终的显示产品出现显示Mura的问题。
为了解决上述问题，本实施例提供了一种阵列基板的制作方法，该制作方法具体包括以下步骤：
步骤1、提供一衬底基板1，衬底基板1可以为石英基板或者玻璃基板。在衬底基板1上沉积栅金属层，对栅金属层进行构图形成栅线、薄膜晶体管的栅电极2和隔垫图形10；
步骤2、在经过步骤1的衬底基板1上沉积第一透明导电层，第一透明导电层可以采用ITO或IZO，对第一透明导电层进行构图形成像素电极3的图形，像素电极3的一部分位于隔垫图形10上，由于隔垫图形10存在一定的高度，因此，像素电极3位于隔垫图形10上的部分也被垫高，隔垫图形的厚度与栅线和栅电极2的厚度相等，一般在左右；
步骤3、在经过步骤2的衬底基板1上沉积栅绝缘层3，栅绝缘层3可以采用氧化硅或者氮化硅；
步骤4、在经过步骤3的衬底基板1上沉积一层有源层材料，对有源层材料进行构图形成有源层5的图形；
步骤5、在经过步骤4的衬底基板1上沉积一层欧姆接触层材料，对欧姆接触层材料进行构图形成欧姆接触层6的图形；
步骤6、在经过步骤5的衬底基板1上沉积一层源漏金属层，对源漏金属层进行构图，形成薄膜晶体管的源电极11、漏电极7和数据线；
步骤7、在经过步骤6的衬底基板1上沉积钝化层8，钝化层8可以采用氧化硅或者氮化硅，对钝化层8和栅绝缘层4进行刻蚀，形成贯穿钝化层8的第一过孔和贯穿钝化层8和栅绝缘层4的第二过孔，其中，第一过孔对应于漏电极7设置，第二过孔对应于隔垫图形10设置，第二过孔在衬底基板1上的正投影与隔垫图形10在衬底基板1上的正投影完全重合；
由于第二过孔处的钝化层8和栅绝缘层4均被刻蚀掉，因此，第二过孔处的像素电极3将暴露出，并且由于隔垫图形10存在一定的高度，因此第二过孔的深度也会减少，如果钝化层和栅绝缘层的厚度之和为左右，那么如果在衬底基板上不设置隔垫图形，第二过孔的深度也将在左右，而在衬底基板上设置了隔垫图形之后，第二过孔的深度将减少一个隔垫图形的厚度，如果隔垫图形的厚度在左右，则第二过孔的深度将降至左右，第二过孔的深度将减少一半，这样之后在阵列基板上涂覆配向膜时，能够提高配向膜在过孔处的扩散效果，从而避免出现Mura不良，改善显示装置的显示效果。
步骤8、在经过步骤7的衬底基板1上沉积第二透明导电层，第二透明导电层可以采用ITO或IZO，对第二透明导电层进行构图形成到导电连接线9和公共电极的图形，导电连接线9通过第一过孔和第二过孔连接漏电极7和像素电极3；
经过上述步骤1-8即可形成如图2所示的本实施例的阵列基板，本实施例的阵列基板在像素电极底部设置有隔垫图形，该隔垫图形能够垫高像素电极的高度，从而减小像素电极处过孔的深度，这样之后在阵列基板上涂覆配向膜时，能够提高配向膜在过孔处的扩散效果，从而避免出现Mura不良，改善显示装置的显示效果。另外，本实施例的阵列基板在制作时，无需增加新的构图工艺，只需要在形成栅电极和栅线的图形时，对现有的栅金属层构图用掩膜板稍作修改，即可在形成栅电极和栅线的同时形成隔垫图形，不用增加阵列基板的生产成本。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种阵列基板的制作方法，其特征在于，所述制作方法包括：
在衬底基板上的预设位置形成隔垫图形；
在所述隔垫图形上形成第一导电图形；
在形成有所述第一导电图形的衬底基板上形成包括有过孔的绝缘层；
在所述绝缘层上形成第二导电图形，所述第一导电图形与所述第二导电图形通过贯穿所述绝缘层的过孔连接，所述过孔在所述衬底基板上的正投影与所述隔垫图形在所述衬底基板上的正投影至少部分重合。
2.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述隔垫图形在所述衬底基板上的正投影与所述过孔的底部在所述衬底基板上的正投影完全重合。
3.根据权利要求1所述的阵列基板的制作方法，其特征在于，形成所述隔垫图形包括：
通过一次构图工艺形成栅线、薄膜晶体管的栅电极和所述隔垫图形。
4.根据权利要求1所述的阵列基板的制作方法，其特征在于，所述隔垫图形的高度为
5.一种阵列基板，所述阵列基板包括位于衬底基板上的第一导电图形、位于所述第一导电图形上的绝缘层、位于所述绝缘层上的第二导电图形，所述第一导电图形与所述第二导电图形通过贯穿所述绝缘层的过孔连接，其特征在于，所述阵列基板还包括：
位于所述第一导电图形下的隔垫图形，所述隔垫图形在所述衬底基板上的正投影与所述过孔在所述衬底基板上的正投影至少部分重合。
6.根据权利要求5所述的阵列基板，其特征在于，所述隔垫图形在所述衬底基板上的正投影与所述过孔底部在所述衬底基板上的正投影完全重合。
7.根据权利要求5所述的阵列基板，其特征在于，所述隔垫图形与阵列基板的栅线以及薄膜晶体管的栅电极同层同材料设置。
8.根据权利要求5所述的阵列基板，其特征在于，所述第一导电图形为像素电极，所述第二导电图形为连接像素电极与薄膜晶体管的漏极的导电连接线，所述绝缘层包括钝化层和栅绝缘层。
9.根据权利要求8所述的阵列基板，其特征在于，所述阵列基板具体包括：
衬底基板；
位于所述衬底基板上的栅线、薄膜晶体管的栅电极和所述隔垫图形；
位于所述隔垫图形上的像素电极；
栅绝缘层；
位于所述栅绝缘层上的有源层；
位于所述有源层上的欧姆接触层；
位于所述欧姆接触层上的薄膜晶体管的源电极和漏电极；
钝化层，所述钝化层包括有对应所述漏电极的第一过孔和对应所述像素电极的第二过孔，所述第二过孔还贯穿所述栅绝缘层；
位于所述钝化层上的公共电极和导电连接线，所述导电连接线分别通过所述第一过孔和所述第二过孔连接所述漏电极和所述像素电极。
10.一种显示装置，其特征在于，包括如权利要求5-9中任一项所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610585610.1A CN105977267B (zh) | 2016-07-22 | 2016-07-22 | 阵列基板及其制作方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610585610.1A CN105977267B (zh) | 2016-07-22 | 2016-07-22 | 阵列基板及其制作方法、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105977267A true CN105977267A (zh) | 2016-09-28 |
| CN105977267B CN105977267B (zh) | 2019-02-05 |
Family
ID=56951960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610585610.1A Expired - Fee Related CN105977267B (zh) | 2016-07-22 | 2016-07-22 | 阵列基板及其制作方法、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105977267B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107093584A (zh) * | 2017-05-05 | 2017-08-25 | 上海中航光电子有限公司 | 阵列基板、显示面板、显示装置以及阵列基板的制作方法 |
| CN108108059A (zh) * | 2018-01-10 | 2018-06-01 | 京东方科技集团股份有限公司 | 一种显示面板及其制备方法和显示装置 |
| US20180219024A1 (en) * | 2016-06-29 | 2018-08-02 | Boe Technology Group Co., Ltd. | Array substrate, manufacturing method thereof and display device |
| WO2022133903A1 (zh) * | 2020-12-24 | 2022-06-30 | 京东方科技集团股份有限公司 | 显示面板及其制作方法和显示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715138A (zh) * | 2013-12-31 | 2014-04-09 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、显示装置 |
| US20140125909A1 (en) * | 2011-10-17 | 2014-05-08 | Boe Technology Group Co., Ltd. | Pixel unit, array substrate, liquid crystal panel and method for manufacturing the array substrate |
| CN104934443A (zh) * | 2015-05-04 | 2015-09-23 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
-
2016
- 2016-07-22 CN CN201610585610.1A patent/CN105977267B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140125909A1 (en) * | 2011-10-17 | 2014-05-08 | Boe Technology Group Co., Ltd. | Pixel unit, array substrate, liquid crystal panel and method for manufacturing the array substrate |
| CN103715138A (zh) * | 2013-12-31 | 2014-04-09 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、显示装置 |
| CN104934443A (zh) * | 2015-05-04 | 2015-09-23 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180219024A1 (en) * | 2016-06-29 | 2018-08-02 | Boe Technology Group Co., Ltd. | Array substrate, manufacturing method thereof and display device |
| US10109653B2 (en) * | 2016-06-29 | 2018-10-23 | Boe Technology Group Co., Ltd. | Array substrate, manufacturing method thereof and display device |
| CN107093584A (zh) * | 2017-05-05 | 2017-08-25 | 上海中航光电子有限公司 | 阵列基板、显示面板、显示装置以及阵列基板的制作方法 |
| CN108108059A (zh) * | 2018-01-10 | 2018-06-01 | 京东方科技集团股份有限公司 | 一种显示面板及其制备方法和显示装置 |
| CN108108059B (zh) * | 2018-01-10 | 2021-01-29 | 京东方科技集团股份有限公司 | 一种显示面板及其制备方法和显示装置 |
| WO2022133903A1 (zh) * | 2020-12-24 | 2022-06-30 | 京东方科技集团股份有限公司 | 显示面板及其制作方法和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105977267B (zh) | 2019-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9448445B2 (en) | Electrode structure and manufacturing method thereof, array substrate and manufacturing method thereof, and display device | |
| EP3088951B1 (en) | Array substrate, preparation method thereof, motherboard comprising array substrate and display apparatus | |
| US20160372490A1 (en) | Array substrate and manufacturing method thereof, and display panel | |
| CN105428355A (zh) | 阵列基板及其制作方法、显示装置 | |
| CN104914640A (zh) | 一种阵列基板及其制作方法、显示面板、显示装置 | |
| CN103021940B (zh) | 阵列基板及其制造方法、显示装置 | |
| WO2015090000A1 (zh) | 阵列基板及其制作方法，显示装置 | |
| CN106292036A (zh) | 一种阵列基板、显示装置及其制作方法 | |
| CN105552024B (zh) | 阵列基板及其制作方法、显示装置 | |
| CN104716196B (zh) | 薄膜晶体管及其制作方法、阵列基板及显示装置 | |
| CN106444187A (zh) | 阵列基板及显示装置 | |
| CN105977267A (zh) | 阵列基板及其制作方法、显示装置 | |
| US20160027797A1 (en) | Array substrate, manufacturing method thereof, and display device | |
| US11755133B2 (en) | Array substrate and method for manufacturing same, and display device | |
| CN104932161A (zh) | 阵列基板及其制作方法、修复方法、显示装置 | |
| CN105047722A (zh) | 一种薄膜晶体管及其制作方法、阵列基板、显示面板 | |
| CN102983135A (zh) | 一种阵列基板、显示装置及阵列基板的制备方法 | |
| CN106019679A (zh) | 阵列基板及制作方法、显示面板及显示装置 | |
| WO2015158052A1 (zh) | 大板加电线路及其制造方法 | |
| WO2016023243A1 (zh) | 阵列基板及其制造方法、显示装置 | |
| CN106229310A (zh) | 阵列基板及其制作方法 | |
| CN103489874A (zh) | 阵列基板及其制备方法、显示装置 | |
| CN107422543B (zh) | 一种显示面板及其制备方法、显示装置 | |
| CN105425492B (zh) | 阵列基板及其制备方法 | |
| CN107507850A (zh) | 一种阵列基板及其制作方法、显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190205 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |