CN107507850A - 一种阵列基板及其制作方法、显示装置 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 6
- 238000002161 passivation Methods 0.000 claims abstract description 189
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 claims description 63
- 239000000758 substrate Substances 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 229910021389 graphene Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 229910003437 indium oxide Inorganic materials 0.000 claims description 3
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 170
- 238000010586 diagram Methods 0.000 description 11
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000001755 magnetron sputter deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000011133 lead Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002305 electric material Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Mathematical Physics (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
本发明实施例公开了一种阵列基板及其制作方法、显示装置，该阵列基板包括：薄膜晶体管、连接层、第一钝化层、第二钝化层和像素电极；其中，连接层设置在薄膜晶体管的漏电极上，第一钝化层暴露出连接层，像素电极通过第二钝化层上的过孔与连接层连接，本发明的技术方案通过设置连接漏电极和像素电极的连接层，且连接层暴露出第一钝化层，实现了只在第二钝化层上设置过孔，避免了过孔底部底切现象的发生，保证了像素电极和源漏电极之间的正常连接，提高了阵列基板的良品率。
Description
技术领域
本发明实施例涉及显示技术领域，具体涉及一种阵列基板及其制作方法、显示装置。
背景技术
目前，随着电子设备的迅速发展，显示面板越来越多的应用于电子设备中，显示面板包括：阵列基板和彩膜基板，其中，阵列基板是显示基板的重要组成之一。
图1为传统阵列基板的局部结构示意图，如图1所示，在阵列基板中，像素电极5通常通过钝化层过孔与源漏电极1进行接触，其中，过孔是通过干刻的方式对钝化层刻蚀得到，过孔刻蚀效果的好坏直接影响到像素电极与源漏电极的接触连接情况，从而影响阵列基板的良品率。
目前，钝化层通常会选择氮化硅SiNx，在钝化层的制作过程中，钝化层会分为三层：底部钝化层2、主体钝化层3以及顶部钝化层4。底部钝化层2、主体钝化层3以及顶部钝化层4的制作条件不同，导致三层的致密度也不同，具体的，主体钝化层3和顶部钝化层4的致密度大于底部钝化层2，当刻蚀条件相同时，底部钝化层2的刻蚀速率明显大于主体钝化层3和顶部钝化层4的刻蚀速率，此时，过孔底部会出现横向刻蚀，即底切现象，而在进行像素电极制作时，过孔底部容易导致像素电极连接断裂，造成像素电极与源漏电极之间接触中断，降低了阵列基板的良品率。
发明内容
为了解决上述技术问题，本发明实施例提供了一种阵列基板及其制作方法、显示装置，能够避免过孔底部底切现象的发生，保证了像素电极和源漏电极之间的正常连接，提高了阵列基板的良品率。
为了达到本发明目的，本发明实施例提供了一种阵列基板，包括：薄膜晶体管、连接层、第一钝化层、第二钝化层和像素电极；
其中，所述连接层设置在薄膜晶体管的漏电极上，所述第一钝化层暴露出所述连接层，所述像素电极通过第二钝化层上的过孔与所述连接层连接。
进一步地，所述连接层在基底上的正投影覆盖所述第二钝化层上的过孔底部在基底上的正投影；所述第一钝化层设置在漏电极远离基底的一侧，所述第二钝化层设置在第一钝化层之上。
进一步地，所述第二钝化层包括：第一子钝化层和第二子钝化层；
所述第二子钝化层设置在所述第一子钝化层远离第一钝化层的一侧。
进一步地，所述连接层的厚度大于所述第一钝化层的厚度；
所述连接层的材料包括：掺锡氧化铟、掺杂石墨烯的导电材料、掺杂纳米银线的导电材料、金属或者合金。
进一步地，连接层的厚度为80-100埃，第一钝化层的厚度为40-60埃，第一子钝化层的厚度为5700-5900埃，第二子钝化层的厚度为140-160埃。
另外，本发明实施例还提供了一种显示装置，包括阵列基板。
另外，本发明实施例还提供了一种阵列基板制作方法，包括：
在薄膜晶体管的漏电极上形成连接层；
形成暴露出所述连接层的第一钝化层；
依次形成第二钝化层和像素电极，其中，所述像素电极通过第二钝化层的过孔与所述连接层连接。
进一步地，所述在薄膜晶体管的漏电极上形成连接层包括：
在形成有薄膜晶体管的基底上沉积导电薄膜；
通过构图工艺在薄膜晶体管的漏电极上形成连接层。
进一步地，所述形成暴露出所述连接层的第一钝化层包括：
在形成有连接层的基底上沉积第一钝化层薄膜；
通过构图工艺形成暴露出所述连接层的第一钝化层。
进一步地，所述依次形成第二钝化层和像素电极包括：
在形成有第一钝化层的基底上依次沉积第一子钝化层薄膜和第二子钝化层薄膜；
通过构图工艺形成包括第一子钝化层和第二子钝化层的第二钝化层；
在形成有第二钝化层的基底上形成像素电极。
本发明实施例提供一种阵列基板及其制作方法、显示装置，该阵列基板包括：薄膜晶体管、连接层、第一钝化层、第二钝化层和像素电极；其中，连接层设置在薄膜晶体管的漏电极上，第一钝化层暴露出连接层，像素电极通过第二钝化层上的过孔与连接层连接，本发明的技术方案通过设置连接漏电极和像素电极的连接层，且连接层暴露出第一钝化层，实现了只在第二钝化层上设置过孔，避免了过孔底部底切现象的发生，保证了像素电极和源漏电极之间的正常连接，提高了阵列基板的良品率。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为传统阵列基板的局部结构示意图；
图2为本发明实施例一提供的阵列基板的局部结构示意图；
图3为本发明实施例一提供的阵列基板的结构示意图；
图4为本发明实施例二提供的阵列基板制作方法的流程图；
图5(a)为本发明实施例二提供的阵列基板制作方法示意图一；
图5(b)为本发明实施例二提供的阵列基板制作方法示意图二；
图5(c)为本发明实施例二提供的阵列基板制作方法示意图三；
图5(d)为本发明实施例二提供的阵列基板制作方法示意图四；
图5(e)为本发明实施例二提供的阵列基板制作方法示意图五；
图5(f)为本发明实施例二提供的阵列基板制作方法示意图六；
图5(g)为本发明实施例二提供的阵列基板制作方法示意图七。
附图标记说明：
| 1-源漏电极； | 2-底部钝化层； | 3-主体钝化层； |
| 4-顶部钝化层； | 5、30-像素电极； | 11-漏电极； |
| 12-源电极； | 13-基底； | 14-有源层； |
| 15-栅绝缘层； | 16-栅电极； | 17-层间绝缘层； |
| 21-连接层； | 22-第一钝化层； | 23-第一子钝化层； |
| 24-第二子钝化层； | 210-导电薄膜； | 220-第一钝化层薄膜； |
| 230-第一子钝化层薄膜； | 240-第二子钝化层薄膜。 |
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
为了清晰起见，在用于描述本发明的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
实施例一
图2为本发明实施例一提供的阵列基板的局部结构示意图，图3为本发明实施例一提供的阵列基板的结构示意图，如图2和3所示，本发明实施例一提供的阵列基板，包括：薄膜晶体管、连接层21、第一钝化层22、第二钝化层和像素电极30，其中，连接层21设置在薄膜晶体管的漏电极11上，第一钝化层22暴露出连接层21，像素电极30通过第二钝化层上的过孔与连接层21连接。
在本实施例中，薄膜晶体管设置在基底13上，具体的，薄膜晶体管还包括：有源层14、栅绝缘层15、栅电极16、层间绝缘层17以及源电极12。其中，薄膜晶体管可以为顶栅结构或者底栅结构，本发明实施例对此不作任何限定。需要说明的是，图3是以顶栅结构为例进行说明的。
需要说明的是，第一钝化层22暴露出连接层21，指的是第一钝化层22并未覆盖连接层21，即连接层21在基底13上的正投影与第一钝化层22在基底13上的正投影存在间隔，且间隔等于0。另外，为了保证设置过孔时，第一钝化层不被刻蚀，需要连接层21的厚度大于第一钝化层22的厚度。
具体的，连接层21在基底13上的正投影覆盖第二钝化层上的过孔底部在基底13上的正投影。
可选地，连接层21包括：掺锡氧化铟(Indium Tin Oxide，简称ITO)、掺杂石墨烯导电材料、掺杂纳米银线的导电材料、金属或者合金，本发明对此不作任何限定。
可选地，连接层21的厚度d1为80-100埃，优选地，连接层21的厚度d1为90埃。
具体的，第一钝化层22设置在漏电极11远离基底13的一侧，第二钝化层设置在第一钝化层22之上，其中，第二钝化层包括：第一子钝化层23和第二子钝化层24，第二子钝化层24设置在第一子钝化层23远离第一钝化层22的一侧，即第一子钝化层23和第二子钝化层24依次设置在第一钝化层22上。
需要了解的是，第一钝化层22、第一子钝化层23和第二子钝化层24的材料均为氮化硅，且第一子钝化层23和第二子钝化层24的致密度大于第一钝化层22的致密度。
可选地，第一钝化层22的厚度d2为40-60埃，优选地，第一钝化层22的厚度d2为50埃。
可选地，第一子钝化层23的厚度d3为5700-5900埃，优选地，第一子钝化层23的厚度d3为5800埃。
可选地，第二子钝化层24的厚度d4为140-160埃，优选地，第二子钝化层24的厚度d4为150埃。
本发明实施例提供了一种阵列基板，包括：薄膜晶体管、连接层、第一钝化层、第二钝化层和像素电极；其中，连接层设置在薄膜晶体管的漏电极上，第一钝化层暴露出连接层，像素电极通过第二钝化层上的过孔与连接层连接，本发明的技术方案通过设置连接漏电极和像素电极的连接层，且连接层暴露出第一钝化层，实现了只在第二钝化层上设置过孔，避免了过孔底部底切现象的发生，保证了像素电极和源漏电极之间的正常连接，提高了阵列基板的良品率。
实施例二
基于上述实施例的发明构思，本发明实施例二提供了一种阵列基板制作方法，图4为本发明实施例二提供的阵列基板制作方法的流程图，如图4所示，本发明实施例二提供的阵列基板制作方法具体包括以下步骤：
步骤100、在薄膜晶体管的漏电极上形成连接层。
具体的，步骤100具体包括：
步骤101、在形成有薄膜晶体管的基底上沉积导电薄膜。
具体的，采用磁控溅射法或等离子体增强化学气相沉积法(Plasma EnhancedChemical Vapor Deposition，简称PECVD)法沉积导电薄膜；该导电薄膜覆盖整个基底。
其中，导电薄膜的材料包括：ITO、掺杂石墨烯的导电材料、掺杂纳米引线的导电材料、金属或者合金，需要说明的是，若导电薄膜的材料为ITO、掺杂纳米引线的导电材料、金属或者合金，则步骤100采用磁控溅射法沉积导电薄膜，若导电薄膜的材料为掺杂石墨烯的导电材料，则步骤100采用采用PECVD法沉积导电薄膜，导电薄膜的厚度为80-100埃。
步骤102、通过构图工艺在薄膜晶体管的漏电极上形成连接层。
其中，构图工艺包括光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺。
具体的，步骤102具体包括：在导电薄膜进行光刻胶涂覆；对非过孔区域进行曝光显影；对非过孔区域的光刻胶进行刻蚀；对过孔区域进行光刻胶的剥离，形成连接层，其中，光刻胶均为正性光刻胶。
步骤200、形成暴露出连接层的第一钝化层。
其中，第一钝化层的厚度小于连接层的厚度。
具体的，步骤200具体包括：
步骤201、在形成有连接层的基底上沉积第一钝化层薄膜。
其中，采用PECVD法在形成有连接层的基底上沉积第一钝化层薄膜。第一钝化层薄膜的厚度为40-60埃，第一钝化层薄膜的材料为氮化硅。
步骤202、通过构图工艺形成暴露出连接层的第一钝化层。
需要说明的是，第一钝化层暴露出连接层，指的是第一钝化层并未覆盖连接层，即连接层在基底上的正投影与第一钝化层在基底上的正投影存在间隔，且间隔等于0。
步骤300、依次形成第二钝化层和像素电极，像素电极通过第二钝化层的过孔与连接层连接。
具体的，步骤300具体包括：
步骤301、在形成有第一钝化层的基底上依次沉积第一子钝化层薄膜和第二子钝化层薄膜。
具体的，采用PECVD法沉积第一子钝化层薄膜和第二子钝化层薄膜。第一子钝化层薄膜的厚度为5700-5900埃，第一子钝化层薄膜的材料为氮化硅，第二子钝化层薄膜的厚度为140-160埃，第二子钝化层薄膜的材料为氮化硅。
步骤302、通过构图工艺形成包括第一子钝化层和第二子钝化层的第二钝化层。
具体的，第二钝化层上的过孔底部在基底上的正投影小于连接层在基底上的正投影。
步骤303、在形成有第二钝化层的基底上形成像素电极。
具体的，步骤303包括：在形成有第二钝化层的基底上的采用磁控溅射法或者PECVD法沉积透明导电薄膜，通过构图工艺在形成有第二钝化层的基底上形成像素电极。
另外，在步骤100之前，该阵列基板制作方法还包括：清洗源漏电极。
下面结合图5(a)-图5(g)，进一步地描述本发明实施例提供的阵列基板制作方法，其中，构图工艺包括光刻胶涂覆、曝光、显影、刻蚀、光刻胶剥离等工艺。
步骤401、在基底13上形成薄膜晶体管，具体如图5(a)所示。
具体的，薄膜晶体管包括：有源层14、栅绝缘层15、栅电极16、层间绝缘层17、源电极12和漏电极11，图5(a)是以薄膜晶体管的顶栅结构为例进行说明的。
步骤402、对源电极12和漏电极11进行清洗，并在基底13上沉积导电薄膜210，具体如图5(b)所示。
具体的，采用磁控溅射法或PECVD法沉积导电薄膜210，导电薄膜210可以为ITO、掺杂石墨烯的导电材料、掺杂纳米引线的导电材料、金属或者合金，且导电薄膜210的厚度为80-100埃。
步骤403、通过构图工艺对导电薄膜210进行处理，形成连接层21，具体如图5(c)所示。
其中，连接层21设置在漏电极11上，且连接层21在基底13上的正投影覆盖过孔底部在基底13上的正投影。
步骤404、在形成有连接层21的基底13上沉积第一钝化层薄膜220，具体如图5(d)所示。
具体的，采用PECVD法沉积第一钝化层薄膜220，第一钝化层薄膜220覆盖整个基底13，第一钝化层薄膜220的材料为氮化硅，且第一钝化层薄膜220的厚度为40-60埃。
步骤405、通过构图工艺对第一钝化层薄膜220进行处理，形成暴露出连接层21的第一钝化层22，具体如图5(e)所示。
具体的，第一钝化层22在基底13上的正投影与连接层21在基底13上的正投影存在间隔，且间隔为0，也就是说，第一钝化层22和连接层21并不重叠。
步骤406、依次沉积第一子钝化层薄膜230和第二子钝化层薄膜240，具体如图5(f)所示。
具体的，采用PECVD法沉积第一子钝化层薄膜230和第二子钝化层薄膜240，第一子钝化层薄膜230的材料为氮化硅，且第一子钝化层薄膜230的厚度为5700-5900埃，第二子钝化层薄膜240的材料为氮化硅，第二子钝化层薄膜240的厚度为140-160埃。
步骤407、通过构图工艺对第一子钝化层薄膜230和第二子钝化层薄膜240进行处理，形成包括第一子钝化层23和第二子钝化层24的第二钝化层，具体如图5(g)所示。
步骤408、沉积透明导电薄膜，通过构图工艺形成像素电极30，具体如图3所示。
具体的，像素电极30通过第二钝化层上的过孔与连接层21连接。
实施例三
基于实施例一的发明构思，本发明实施例三提供了一种显示装置，包括：阵列基板。
其中，本实施例中的阵列基板为本发明实施例一提供的阵列基板，其实现原理和实现效果类似，在此不再赘述。
需要说明的是，显示装置可以为液晶显示(Liquid Crystal Display，简称LCD)面板、电子纸、有机发光二极管(Organic Light-Emitting Diode，简称OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本发明实施例对比并不做任何限定。
另外，本发明实施例中所述的显示装置可以为扭曲向列(Twisted Nematic，简称TN)模式、垂直(Vertical Alignment，简称VA)模式、平面转换技术(In-plane Switching，简称IPS)模式或高级超维厂转换技术(Advance super Dimension Switch，简称ADS)模式，本发明对此不做任何限定。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (10)
1.一种阵列基板，其特征在于，包括：薄膜晶体管、连接层、第一钝化层、第二钝化层和像素电极；
其中，所述连接层设置在薄膜晶体管的漏电极上，所述第一钝化层暴露出所述连接层，所述像素电极通过第二钝化层上的过孔与所述连接层连接。
2.根据权利要求1所述的阵列基板，其特征在于，所述连接层在基底上的正投影覆盖第二钝化层上的过孔底部在基底上的正投影；所述第一钝化层设置在漏电极远离基底的一侧，第二钝化层设置在第一钝化层之上。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述第二钝化层包括：第一子钝化层和第二子钝化层；
所述第二子钝化层设置在所述第一子钝化层远离第一钝化层的一侧。
4.根据权利要求3所述的阵列基板，其特征在于，所述连接层的厚度大于所述第一钝化层的厚度；
所述连接层的材料包括：掺锡氧化铟、掺杂石墨烯的导电材料、掺杂纳米银线的导电材料、金属或者合金。
5.根据权利要求4所述的阵列基板，其特征在于，连接层的厚度为80-100埃，第一钝化层的厚度为40-60埃，第一子钝化层的厚度为5700-5900埃，第二子钝化层的厚度为140-160埃。
6.一种显示装置，其特征在于，包括如权利要求1-5任一所述的阵列基板。
7.一种阵列基板制作方法，其特征在于，包括：
在薄膜晶体管的漏电极上形成连接层；
形成暴露出所述连接层的第一钝化层；
依次形成第二钝化层和像素电极，其中，所述像素电极通过第二钝化层的过孔与所述连接层连接。
8.根据权利要求7所述的方法，其特征在于，所述在薄膜晶体管的漏电极上形成连接层包括：
在形成有薄膜晶体管的基底上沉积导电薄膜；
通过构图工艺在薄膜晶体管的漏电极上形成连接层。
9.根据权利要求7所述的方法，其特征在于，所述形成暴露出所述连接层的第一钝化层包括：
在形成有连接层的基底上沉积第一钝化层薄膜；
通过构图工艺形成暴露出所述连接层的第一钝化层。
10.根据权利要求7所述的方法，其特征在于，所述依次形成第二钝化层和像素电极包括：
在形成有第一钝化层的基底上依次沉积第一子钝化层薄膜和第二子钝化层薄膜；
通过构图工艺形成包括第一子钝化层和第二子钝化层的第二钝化层；
在形成有第二钝化层的基底上形成像素电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710690679.5A CN107507850B (zh) | 2017-08-11 | 2017-08-11 | 一种阵列基板及其制作方法、显示装置 |
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| CN201710690679.5A CN107507850B (zh) | 2017-08-11 | 2017-08-11 | 一种阵列基板及其制作方法、显示装置 |
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| Publication Number | Publication Date |
|---|---|
| CN107507850A true CN107507850A (zh) | 2017-12-22 |
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| CN201710690679.5A Active CN107507850B (zh) | 2017-08-11 | 2017-08-11 | 一种阵列基板及其制作方法、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107507850B (zh) |
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| CN107507850B (zh) | 2020-02-14 |
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