CN105845728B - 一种半导体器件及其制造方法和电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该半导体器件包括半导体衬底、位于半导体衬底内的漂移区和体区、位于漂移区内的场板和漏极、位于体区内的体电极和源极、位于漂移区与体区上方的栅极结构，还包括位于半导体衬底内且位于漂移区下方并与其相邻接的附加离子注入区，附加离子注入区与漂移区的掺杂类型相反，且漂移区位于场板下方的部分形成有延伸入附加离子注入区的锯齿结构。该半导体器件由于具有附加离子注入区，且漂移区形成有延伸入附加离子注入区的锯齿结构，因而可以提高耐压性，降低开态电阻。本发明方法制得的半导体器件同样具有上述优点。本发明的电子装置包括该半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，LDMOS(横向扩散金属氧化物半导体)因适用于功率电路的高耐压应用且易于与CMOS工艺兼容而得到了广泛的应用。

对于LDMOS来说，开态电阻(Rdson)和击穿电压(Breakdown voltage，简称BV)是最重要的两个参数。但是二者之间的优化存在矛盾。如果将LDMOS的漂移区(drift region)的浓度增加，有利于降低开态电阻，但是不利于提高击穿电压。

在0.25微米及以下工艺中，通常在LDMOS的漂移区利用浅沟槽隔离(STI)作为场板来提高耐压性。现有的一种LDMOS的结构如图1所示，包括半导体衬底100、位于半导体衬底100内的漂移区101、位于漂移区101内的场板102和漏极(drain)1042，位于半导体衬底100内的体区(Body region)103、位于体区103内的体电极(bulk)1043和源极(source)1041，还包括位于半导体衬底100上且位于漂移区101以及体区103的上方的栅极结构105。

在上述结构的LDMOS器件中，电场的分布一般在漂移区101和体区103交界的地方以及在漏极1042所在位置这两个地方形成电场的两个峰值。这两个电场强度的峰值是决定击穿电压的关键，峰值太高会导致耐压性比较低。为了达到足够的击穿电压，漂移区的浓度会被加以控制而不能太高，而这也限制了开态电阻的降低。

由此可见，现有的上述LDMOS器件存在着无法在保证耐压性(提高击穿电压)的同时降低开态电阻的技术问题。因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

针对现有技术的不足，本发明提出一种半导体器件及其制造方法和电子装置，该半导体器件相对于现有的LDMOS器件具有更高的击穿电压和更低的开态电阻。

本发明的一个实施例提供一种半导体器件，包括半导体衬底、位于所述半导体衬底内的漂移区和体区、位于所述漂移区内的场板和漏极、位于所述体区内的体电极和源极、位于所述半导体衬底上且位于所述漂移区与所述体区上方的栅极结构，还包括位于所述半导体衬底内且位于所述漂移区下方并与所述漂移区相邻接的附加离子注入区，其中，所述附加离子注入区的掺杂类型与所述漂移区的掺杂类型相反，并且所述漂移区位于所述场板下方的部分形成有延伸入所述附加离子注入区的锯齿结构。

示例性地，所述附加离子注入区的掺杂类型与所述体区的掺杂类型相同。

示例性地，所述附加离子注入区的掺杂类型为P型，所述漂移区的掺杂类型为N型，所述体区的掺杂类型为P型；或者，所述附加离子注入区的掺杂类型为N型，所述漂移区的掺杂类型为P型，所述体区的掺杂类型为N型。

示例性地，在所述锯齿结构中，锯齿的宽度15～45nm，相邻的锯齿之间的距离为16～55nm。

示例性地，所述场板包括浅沟槽隔离。

本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底内形成位于拟形成的漂移区下方的附加离子注入区；

步骤S102：对所述半导体衬底进行刻蚀以在拟形成场板的区域形成篱笆状结构，将包括所述篱笆状结构在内的所述拟形成场板的区域中的硅氧化成二氧化硅以形成第一掩膜；

步骤S103：在所述半导体衬底上形成在所述拟形成的漂移区的上方具有开口的第二掩膜，以所述第一掩膜与所述第二掩膜为掩膜进行离子注入以形成位于所述附加离子注入区的上方并与其相邻接的漂移区，其中所述漂移区与所述附加离子注入区的掺杂类型相反，并且所述漂移区形成有延伸入所述附加离子注入区的锯齿结构；

步骤S104：在所述半导体衬底的所述拟形成场板的区域中形成场板。

示例性地，在所述步骤S102中，将包括所述篱笆状结构在内的所述拟形成场板的区域中的硅氧化成二氧化硅的方法包括热氧化法。

示例性地，在所述步骤S104之后还包括步骤S105：

形成位于所述半导体衬底内的体区、位于所述体区内的体电极和源极、位于所述漂移区内的漏极、以及位于所述半导体衬底上且位于所述漂移区与所述体区上方的栅极结构。

示例性地，所述附加离子注入区的掺杂类型与所述体区的掺杂类型相同。

示例性地，在所述篱笆状结构中，篱笆的宽度为16～55nm，相邻的篱笆之间的距离为15～45nm。

本发明的再一个实施例提供一种电子装置，其包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的漂移区和体区、位于所述漂移区内的场板和漏极、位于所述体区内的体电极和源极、位于所述半导体衬底上且位于所述漂移区与所述体区上方的栅极结构，还包括位于所述半导体衬底内且位于所述漂移区下方并与所述漂移区相邻接的附加离子注入区，其中，所述附加离子注入区的掺杂类型与所述漂移区的掺杂类型相反，并且所述漂移区位于所述场板下方的部分形成有延伸入所述附加离子注入区的锯齿结构。

本发明的半导体器件由于具有位于漂移区下方且与漂移区相邻接的附加离子注入区，并且漂移区位于场板下方的部分形成有延伸入附加离子注入区的锯齿结构，因而可以提高器件的耐压性，降低器件的开态电阻。本发明的半导体器件的制造方法用于制造上述的半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，包括上述的半导体器件，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有的一种LDMOS的剖视图；

图2为本发明的一个实施例的一种半导体器件的剖视图；

图3A、图3B、图3C、图3D、图3E和图3F为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图4为本发明的另一个实施例的一种半导体器件的制造方法的一种流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的离子注入区可导致该离子注入区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明的一个实施例提供半导体器件，其可以为一种LDMOS器件，也可以为包括该LDMOS器件与其他器件的半导体器件。

下面，参照图2来具体描述本发明实施例的半导体器件。其中，图2为本发明实施例的一种半导体器件的一种剖视图，主要示出了该半导体器件的LDMOS部分。

如图2所示，本发明的一个实施例的半导体器件包括半导体衬底200以及位于半导体衬底200内的漂移区201、位于漂移区201内的场板202和漏极(drain)2042，位于半导体衬底200内的体区(Body region)203、位于体区203内的体电极(bulk)2043和源极(source)2041，位于半导体衬底200上且位于漂移区201以及体区203的上方的栅极结构205，还包括位于半导体衬底200内且位于漂移区201下方并与漂移区201相邻接的附加离子注入区2001，其中，附加离子注入区2001的掺杂类型与漂移区201的掺杂类型相反，并且，漂移区201位于场板202下方的部分形成有延伸入附加离子注入区2001的锯齿结构2011。

其中，场板202可以为浅沟槽隔离(STI)或其他合适的材料。半导体衬底200可以为单晶硅衬底、多晶硅衬底或其他合适的衬底。

示例性地，附加离子注入区2001的掺杂类型与体区203的掺杂类型相同。

上述结构的半导体器件与现有技术的一个不同之处在于，其具有位于漂移区201下方并与漂移区201相邻接的附加离子注入区2001，并且，漂移区201位于场板下方的部分形成有延伸入附加离子注入区2001的锯齿结构2011。这种结构能够提高空间电荷区的宽度，将电场分布位于漂移区和体区交界处以及漏极位置处的峰值降低，从而提高LDMOS的耐压性，也使在同样耐压的条件下，提高漂移区的掺杂浓度成为可能，从而降低LDMOS的开态电阻。

在本实施例中，形成附加离子注入区2001的方法可以为离子注入法等各种可行的方法。

在一个具体实例中，图2所示的结构为NLDMOS，附加离子注入区2001的掺杂类型为P型，漂移区201的掺杂类型为N型，体区203的掺杂类型为P型。

在另一个具体实例中，图2所示的结构为PLDMOS，附加离子注入区2001的掺杂类型为N型，漂移区201的掺杂类型为P型，体区203的掺杂类型为N型。

在本实施例中，形成漂移区201的方法可以为离子注入法等各种可行的方法，具体可参加后续关于半导体器件的制造方法的介绍。

在一个具体实例中，使漂移区201的掺杂浓度高于现有技术，以降低LDMOS的开态电阻。

其中，在锯齿结构2011中，锯齿的宽度以及相邻的锯齿之间的距离可以根据实际需要进行设置，以提高器件的耐压性。示例性地，锯齿的宽度15～45nm，相邻的锯齿之间的距离为16～55nm。

本发明实施例的半导体器件，还可以包括位于半导体衬底200上方的绝缘层207以及位于绝缘层207内的用于连接栅极结构、源极、漏极等的互连结构206，如图2所示。此外，该半导体器件还可以包括除上述组件之外的其他部件，例如电容、电感、MEMS器件等，在此并不进行限定。

本发明实施例的半导体器件，由于具有位于漂移区下方且与漂移区相邻接的附加离子注入区，并且漂移区位于场板下方的部分形成有延伸入附加离子注入区的锯齿结构，因而可以提高器件的耐压性，降低器件的开态电阻。

本发明的另一个实施例提供一种半导体器件的制造方法，用于制造上述的半导体器件。

下面，参照图3A至图3F以及图4来描述本发明另一个实施例的一种半导体器件的制造方法。其中，图3A至图3F为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明另一个实施例的半导体器件的制造方法的一种流程图。

本发明实施例的半导体器件的制造方法包括如下步骤：

步骤A1：提供半导体衬底200，在半导体衬底200内形成位于拟形成的漂移区下方的附加离子注入区2001，如图3A所示。

其中，形成附加离子注入区2001的方法可以为离子注入法等各种可行的方法。附加离子注入区2001主要分布在拟形成的LDMOS的漂移区的底部。

其中，附加离子注入区2001的掺杂类型与拟形成的漂移区的掺杂类型相反，而与拟形成的体区的掺杂类型一致。示例性地，如果拟形成NLDMOS，则附加离子注入区2001的掺杂类型为P型；如果拟形成PLDMOS，则附加离子注入区2001的掺杂类型为N型。

步骤A2：对半导体衬底200进行刻蚀以在拟形成场板的区域形成篱笆状结构6011，如图3B所示。

其中，刻蚀的方法可以为干法刻蚀或湿法刻蚀等各种可行的方式。

其中，篱笆状结构6011与后续形成的锯齿结构2011相对应，具体地，篱笆状结构6011中的篱笆对应于锯齿结构2011中相邻的锯齿之间的空隙，而篱笆状结构6011中相邻的篱笆之间的空隙则对应于锯齿结构2011中的锯齿。

其中，篱笆的宽度以及相邻的篱笆之间的距离可以根据实际需要进行设置。示例性地，篱笆的宽度为16～55nm，相邻的篱笆之间的距离为15～45nm。

步骤A3：将包括篱笆状结构6011在内的拟形成场板的区域中的硅氧化成二氧化硅，以形成第一掩膜601，如图3C所示。

其中，将包括所述篱笆状结构在内的所述拟形成场板的区域中的硅氧化成二氧化硅的方法可以为热氧化法或其他合适的方法。进一步地，该热氧化法的工艺条件可以根据实际需要进行设定，在此并不进行限定。

步骤A4：在半导体衬底200上形成在拟形成的漂移区的上方具有开口的第二掩膜602，如图3D所示；然后，利用第一掩膜601与第二掩膜602共同作为掩膜进行离子注入以形成位于附加离子注入区2001上方并与其相邻接的漂移区201，其中，漂移区201形成有延伸入附加离子注入区2001的锯齿结构2011，并且与附加离子注入区2001的掺杂类型相反，如图3D所示。

其中，该离子注入与在步骤A1中的离子注入所采用的掺杂类型相反。该第二掩膜602的材料可以为光刻胶或其他合适的材料。

在一个实例中，可以通过调节离子注入的剂量使漂移区201的掺杂浓度高于现有技术，以降低LDMOS的开态电阻。

在本步骤中，通过第一掩膜601与第二掩膜602共同作为掩膜、通过一次离子注入即形成了特定形状的漂移区201，具有工艺简单的优点。

步骤A5：在半导体衬底200的所述拟形成场板的区域中形成场板202，如图3E所示。

其中，场板202可以为浅沟槽隔离(STI)，形成场板202的方法可以采用现有的各种形成浅沟槽隔离的方法，在此并不进行限定。

步骤A6：形成位于半导体衬底200内的体区203、位于体区203内的体电极2043和源极2041、位于漂移区201内的漏极2042，以及位于半导体衬底200上且位于漂移区201以及体区203的上方的栅极结构205，如图3F所示。

此外，在本步骤中，还可形成位于半导体衬底200上方的绝缘层207以及位于绝缘层207内的用于连接栅极结构、源极、漏极等的互连结构206，如图2所示。

其中，步骤A6可以采用现有的各种可行的工艺来实现，在此并不进行限定。

根据本发明实施例的方法所形成的半导体器件，具有位于漂移区下方且与漂移区相邻接的附加离子注入区，并且漂移区位于场板下方的部分形成有延伸入附加离子注入区的锯齿结构，因而可以提高器件的耐压性，降低器件的开态电阻。

其中，图4示出了本发明实施例的半导体器件的制造方法的一种流程图，用于简要示出该半导体器件的制造方法的典型流程。该方法包括：

在步骤S101中，提供半导体衬底，在所述半导体衬底内形成位于拟形成的漂移区下方的附加离子注入区；

在步骤S102中，对所述半导体衬底进行刻蚀以在拟形成场板的区域形成篱笆状结构，将包括所述篱笆状结构在内的所述拟形成场板的区域中的硅氧化成二氧化硅以形成第一掩膜；

在步骤S103中，在所述半导体衬底上形成在所述拟形成的漂移区的上方具有开口的第二掩膜，以所述第一掩膜与所述第二掩膜为掩膜进行离子注入以形成位于所述附加离子注入区的上方并与其相邻接的漂移区，其中所述漂移区与所述附加离子注入区的掺杂类型相反，并且所述漂移区形成有延伸入所述附加离子注入区的锯齿结构；

在步骤S104中，在所述半导体衬底的所述拟形成场板的区域中形成场板。

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件为如上所述的半导体器件、或根据如上所述的方法制得的半导体器件。该电子组件，可以为分立器件、集成电路等任何电子组件。

示例性地，所述半导体器件包括半导体衬底、位于所述半导体衬底内的漂移区和体区、位于所述漂移区内的场板和漏极、位于所述体区内的体电极和源极、位于所述半导体衬底上且位于所述漂移区与所述体区上方的栅极结构，还包括位于所述半导体衬底内且位于所述漂移区下方并与所述漂移区相邻接的附加离子注入区，其中，所述附加离子注入区的掺杂类型与所述漂移区的掺杂类型相反，并且所述漂移区位于所述场板下方的部分形成有延伸入所述附加离子注入区的锯齿结构。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP、服务器、交换机、路由器等任何电子产品或设备，也可为任何包括上述半导体器件的中间产品。

本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件，其特征在于，包括半导体衬底(200)、位于所述半导体衬底内的漂移区(201)和体区(203)、位于所述漂移区内的场板(202)和漏极(2042)、位于所述体区内的体电极(2043)和源极(2041)、位于所述半导体衬底上且位于所述漂移区与所述体区上方的栅极结构(205)，还包括位于所述半导体衬底内且位于所述漂移区下方并与所述漂移区相邻接的附加离子注入区(2001)，其中，所述附加离子注入区的掺杂类型与所述漂移区的掺杂类型相反，并且所述漂移区位于所述场板下方的部分形成有延伸入所述附加离子注入区的锯齿结构(2011)。

2.如权利要求1所述的半导体器件，其特征在于，所述附加离子注入区的掺杂类型与所述体区的掺杂类型相同。

3.如权利要求1所述的半导体器件，其特征在于，所述附加离子注入区的掺杂类型为P型，所述漂移区的掺杂类型为N型，所述体区的掺杂类型为P型；或者，所述附加离子注入区的掺杂类型为N型，所述漂移区的掺杂类型为P型，所述体区的掺杂类型为N型。

4.如权利要求1所述的半导体器件，其特征在于，在所述锯齿结构中，锯齿的宽度15～45nm，相邻的锯齿之间的距离为16～55nm。

5.如权利要求1所述的半导体器件，其特征在于，所述场板包括浅沟槽隔离。

6.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供半导体衬底(200)，在所述半导体衬底内形成位于拟形成的漂移区下方的附加离子注入区(2001)；

步骤S102：对所述半导体衬底进行刻蚀以在拟形成场板的区域形成篱笆状结构(6011)，将包括所述篱笆状结构在内的所述拟形成场板的区域中的硅氧化成二氧化硅以形成第一掩膜(601)；

步骤S103：在所述半导体衬底上形成在所述拟形成的漂移区的上方具有开口的第二掩膜(602)，以所述第一掩膜与所述第二掩膜为掩膜进行离子注入以形成位于所述附加离子注入区的上方并与其相邻接的漂移区(201)，其中所述漂移区与所述附加离子注入区的掺杂类型相反，并且所述漂移区形成有延伸入所述附加离子注入区的锯齿结构(2011)；

步骤S104：在所述半导体衬底的所述拟形成场板的区域中形成场板(202)。

7.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，将包括所述篱笆状结构在内的所述拟形成场板的区域中的硅氧化成二氧化硅的方法包括热氧化法。

8.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：

形成位于所述半导体衬底内的体区(203)、位于所述体区内的体电极(2043)和源极(2041)、位于所述漂移区内的漏极(2042)、以及位于所述半导体衬底上且位于所述漂移区与所述体区上方的栅极结构(205)。

9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述附加离子注入区的掺杂类型与所述体区的掺杂类型相同。

10.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述篱笆状结构中，篱笆的宽度为16～55nm，相邻的篱笆之间的距离为15～45nm。

11.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括半导体衬底、位于所述半导体衬底内的漂移区和体区、位于所述漂移区内的场板和漏极、位于所述体区内的体电极和源极、位于所述半导体衬底上且位于所述漂移区与所述体区上方的栅极结构，还包括位于所述半导体衬底内且位于所述漂移区下方并与所述漂移区相邻接的附加离子注入区，其中，所述附加离子注入区的掺杂类型与所述漂移区的掺杂类型相反，并且所述漂移区位于所述场板下方的部分形成有延伸入所述附加离子注入区的锯齿结构。