CN105702637A - 半导体封装件及其制造方法 - Google Patents

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桥本圣昭
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Amkor Technology Japan Inc
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Abstract

本发明提供可靠性高、设计自由度高的半导体封装件及其制造方法。半导体封装件的特征在于，包括：第一半导体器件，设置在支撑基板上；第一密封体，用于覆盖上述第一半导体器件；第一布线，设置在上述第一密封体上，与上述第一半导体器件相连接；第一中间缓冲层，用于覆盖上述第一布线；以及第二密封体，设置在上述第一中间缓冲层上，上述第一密封体和上述第二密封体与上述第一中间缓冲层由不同的绝缘材料形成。

Description

半导体封装件及其制造方法
技术领域
本发明涉及半导体封装件的安装技术。尤其涉及用于缓解在支撑基板上层叠多个半导体器件而成的层叠型半导体封装件的制造工序中发生的应力的技术。
背景技术
以往，已知有在支撑基板上搭载集成电路(IC)芯片等半导体器件的半导体封装件构造。通常，这种半导体封装件采用如下构造，即在支撑基板上借助于被称为粘片材料的粘接材料来粘接IC芯片等半导体器件，并利用密封体(密封用树脂)覆盖上述半导体器件来进行保护。
作为用于半导体封装件的支撑基板，可以使用印刷电路板、陶瓷基板等各种基板。尤其是近年来，正在开发利用金属基板的半导体封装件。在金属基板上搭载半导体器件并用布线连接各个半导体器件来构成逻辑电路的半导体封装件具有电磁屏蔽性、热特性优异的优点，作为可靠性高的半导体封装件而备受瞩目。另外，这种半导体封装件还具有封装件的设计自由度高的优点。
另外，在采用在支撑基板上搭载半导体器件的构造的情况下，可在大型的支撑基板上搭载多个半导体器件，并以同一工艺制造多个半导体封装件。这种情况下，在制造工艺完成后，分割形成在支撑基板上的多个半导体封装件来完成单个半导体封装件。这样，在支撑基板上搭载半导体器件的半导体封装件构造还具有量产性高的优点。
考虑将大型的金属基板用作这种支撑基板的量产的情况下，加工工艺中支撑基板需要一定程度的刚性。然而，在制造工艺的过程中发生的翘曲因上述刚性而难以进行矫正，因而从在制造工艺中尽可能防止发生翘曲的观点和半导体封装件的可靠性观点上看，减少内部应力成为大问题。
尤其是近年来，如日本特开2010-278334号公报中所示，开发了在金属基板上层叠多个半导体器件而成的层叠型半导体封装件。在这种层叠型半导体封装件的制造过程中有可能产生如下问题。第一，存在由于使将半导体器件绝缘分离的树脂层固化时产生的内部应力而发生翘曲、因残留应力而降低长期可靠性、以及由不同的材料形成的层之间发生剥离的问题。第二，存在因构成半导体封装件的支撑基板、树脂材料、硅、金属布线各自的线膨胀系数的不匹配而发生翘曲的问题。
[现有技术文献]
[专利文献]
[专利文献1]：日本特开2010-278334号公报
发明内容
本发明鉴于上述问题而提出，其课题在于提供可靠性高、设计自由度高的半导体封装件。
本发明一个实施方式的半导体封装件的特征在于，包括：第一半导体器件，设置在支撑基板上；第一密封体，用于覆盖上述第一半导体器件；第一布线，设置在上述第一密封体上，与上述第一半导体器件相连接；中间缓冲层，用于覆盖上述第一布线；以及第二密封体，设置在上述中间缓冲层上，上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
本发明一个实施方式的半导体封装件的制造方法的特征在于，包括以下步骤：在支撑基板上配置被第一密封体覆盖的第一半导体器件；在上述第一密封体上形成与上述第一半导体器件相连接的第一布线；在上述第一布线上形成中间缓冲层；以及在上述中间缓冲层上形成第二密封体，上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
在上述中间缓冲层上还可以配置有被上述第二密封体覆盖的第二半导体器件。此时，第二半导体器件可以并列配置多个。
另外，在上述第二密封体上还可以具有与上述第二半导体器件相连接的第二布线。还可以在上述中间缓冲层与上述第二密封体之间具有与上述第一布线相连接的第二布线。
另外，本发明一个实施方式的半导体封装件的特征在于，包括：多个半导体器件，在与上述支撑基板的主面垂直的方向上重叠地配置在支撑基板上；第一密封体，用于覆盖上述多个半导体器件；第一布线，设置在上述第一密封体上，与上述多个半导体器件中的任意一个半导体器件相连接；中间缓冲层，用于覆盖上述第一布线；以及第二密封体，设置在上述中间缓冲层上，上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
上述中间缓冲层还可以具有由多个层构成的层叠构造。另外，本发明还可以采用如下构成，即在上述中间缓冲层上还包含多个半导体器件，上述多个半导体器件在与上述支撑基板的主面垂直的方向上重叠地配置，上述第二密封体覆盖设置在上述中间缓冲层上的多个半导体器件。
上述多个半导体器件可以配置成在俯视时上述多个半导体器件的一部分互不重叠。
构成上述第一密封体和上述第二密封体的材料可以为相同的绝缘材料。此时，上述中间缓冲层具有在相同的温度条件下比上述第一密封体和上述第二密封体的弹性模量小的弹性模量。另外，上述中间缓冲层的膜厚优选为上述第一密封体的膜厚的1/10～1/2。
还可以与上述支撑基板相接触地进一步设置底部缓冲层。另外，上述半导体器件还可以配置在上述底部缓冲层上。此时，本发明还可以采用如下构造，即在上述底部缓冲层设置第一开口部，在上述第一开口部的内侧的上述第一密封体设置第二开口部，经由上述第二开口部将上述第一布线与上述支撑基板连接。
优选地，上述中间缓冲层由在室温下具有2GPa以下的弹性模量且在大于100℃的温度下具有1GPa以下的弹性模量的材料形成。
优选采用如下构造，即利用上述中间缓冲层使起因于上述第一布线的高度差平坦化。上述中间缓冲层还可以包含热固化性树脂。
根据本发明，可实现可靠性高、设计自由度高的半导体封装件。
附图说明
图1为本发明第一实施方式的半导体封装件的外观图。
图2为本发明第一实施方式的半导体封装件的截面图。
图3为示出本发明第一实施方式的半导体封装件的制造工序的图。
图4为示出本发明第一实施方式的半导体封装件的制造工序的图。
图5为示出本发明第一实施方式的半导体封装件的制造工序的图。
图6为示出本发明第一实施方式的半导体封装件的制造工序的图。
图7为示出本发明第一实施方式的半导体封装件的制造工序的图。
图8为示出本发明第一实施方式的半导体封装件的制造工序的图。
图9为本发明第二实施方式的半导体封装件的截面图。
图10为本发明第三实施方式的半导体封装件的截面图。
图11为本发明第四实施方式的半导体封装件的截面图。
图12为本发明第五实施方式的半导体封装件的截面图。
图13为本发明第六实施方式的半导体封装件的截面图。
图14为本发明第七实施方式的半导体封装件的截面图。
图15为本发明第八实施方式的半导体封装件的截面图。
(附图标记的说明)
100：半导体封装件；101：支撑基板；102：底部缓冲层；103、105、107、109：层叠体；103a、105a、107a、109a：半导体器件；103b、105b、107b、109b、110、112：密封体；103c、105c、107c、109c、111、113：布线；104、106、108：中间缓冲层；114：阻焊剂；115：外部端子(焊料球)
具体实施方式
以下，参照附图详细说明本发明一个实施方式的半导体封装件。以下所示的实施方式为本发明实施方式的一个例子，本发明不局限于这些实施方式。
此外，在本实施方式中参照的附图中，存在针对相同部分或具有相同的功能的部分标注相同的附图标记或类似的附图标记(数字后面仅标注a、b等的附图标记)并省略重复的说明的情况。另外，为了便于说明，存在图的尺寸比例与实际比例不同或省略图中的构成的一部分的情况。
另外，在本说明书中，“上”是指以支撑基板的主面(配置半导体器件的面)为基准的相对位置，远离支撑基板的主面的方向为“上”。从图2开始，以观看纸面时的上方为“上”。另外，“上”包括与物体的上表面相接触的情况和以不与物体相接触的方式位于上方的情况。关于“下”也同样，靠近支撑基板的主面的方向为“下”。
(第一实施方式)
<封装件的外观>
图1为本发明第一实施方式的半导体封装件100的外观图。此外，图1的前面部分为了示出内部构成的外观而图示了切割面。
在图1中，在支撑基板11上配置有半导体器件12a、12b、12c。各个半导体器件12a、12b、12c在分别被密封体13a、13b、13c覆盖的状态下配置在支撑基板11上。即，是一种在支撑基板11上交替层叠半导体器件12a、12b、12c和密封体13a、13b、13c而配置的构造体。进而，在密封体13c上配置阻焊剂14和外部端子15来构成层叠型的半导体封装件100。
这样，本实施方式的层叠型的半导体封装件100将支撑基板11直接用作基体，并利用由树脂形成的多个密封体13a、13b、13c覆盖所层叠的多个半导体器件12a、12b、12c，据此形成可防止来自外部空气的侵扰的构造体。另外，本实施方式的半导体封装件100的特征在于，在密封体与密封体之间设置有用于抑制在其界面上发生的内部应力的应力缓和层。详细情况，利用更具体的截面图来说明如下。
<封装件构造>
图2是用于详细说明利用图1来说明的半导体封装件100的构造的一部分的截面图。在这里，将金属基板用作支撑基板101。在将金属基板用作支撑基板101的情况下，使用不锈钢等铁合金基板或铜合金基板等的金属基板即可。当然，无需限定为金属基板，根据用途、成本，也可使用硅基板、玻璃基板、陶瓷基板、有机树脂基板等。
在支撑基板101上设置有用于缓冲支撑基板101与密封体103b之间的内部应力的绝缘层(在本说明书中，被称为“底部缓冲层”)102。底部缓冲层102被设置成用于缓冲在支撑基板101与密封体103b之间发生的内部应力。即，底部缓冲层102的作用为减少因支撑基板101的物理参数与密封体103b的物理参数之差而发生的内部应力(在支撑基板101与密封体103b的界面上发生的应力)。
因此，优选地，使用弹性模量小于支撑基板101及密封体103b的弹性模量的绝缘层作为底部缓冲层102。在本实施方式的半导体封装件100中，使用膜厚为10～200μm的热固化性树脂或热塑性树脂(例如，环氧类树脂)作为底部缓冲层102。另外，还可使用热传导率高的无机材料、包含金属填料的树脂材料。
此外，在本实施方式中示出以与支撑基板101相接触的方式设置底部缓冲层102的例子，但还可以省略底部缓冲层102。
在底部缓冲层102上，隔着未图示的粘接材料(粘片材料)设置半导体器件103a。粘接材料为用于粘接支撑基板于半导体器件的公知的粘接材料(在这里，是用于粘接底部缓冲层102与半导体器件103a的粘接材料)，例如，使用粘片膜即可。
此外，在本实施方式中，使用粘接材料来粘接半导体器件103a，但也可以不使用粘接材料，而在底部缓冲层102上直接设置半导体器件103a。这种情况下，使用树脂材料作为底部缓冲层102，在使上述树脂材料固化之前，配置半导体器件103a，之后，使上述树脂材料固化即可。
半导体器件103a为IC芯片、大规模集成电路(LSI)芯片等半导体元件。半导体器件103a经过公知的划片工序、管芯接合工序而配置在底部缓冲层102上。此外，在图2中示出了在支撑基板101上，在一个层叠体中配置一个半导体器件的例子，但实际上，在支撑基板101上，可以在一个层叠体中并列配置更多的半导体器件。由此，可提高量产性。例如，还可以在尺寸为500mm×400mm的大型基板上作为全体而配置500个以上的半导体器件。
半导体器件103a的上表面及侧面被密封体103覆盖，保护其免受来自外部环境的侵扰。可以使用环氧类树脂作为密封体103b，但还可以使用其他公知的密封用树脂。
在密封体103b上设置有布线103c。在这里，使用铜布线作为布线103c。当然，不局限于铜，只要是铝、银等可确保与半导体器件的良好的电连接的材料，则可以使用公知的任意材料。此外，在图2中，作为布线103c只对一个图案标注了附图标记，但如从图2可知，在相同的层形成有更多的布线。
在本实施方式中，还将由以上说明的半导体器件103a、密封体103b及布线103c构成的构造体称为层叠体103。即，在本说明书中，将半导体器件、用于覆盖半导体器件的密封体、设置在该密封体上的布线一并作为“层叠体”这一单位来处理。
在布线103c上(即，层叠体103上)设置有用于缓冲密封体与密封体之间的内部应力的绝缘层(在本说明书中，被称为“中间缓冲层”)104。使用与密封体103b、后述的密封体105b不同的材料形成中间缓冲层104，具体地，使用在相同的温度条件下弹性模量比密封体103b、密封体105b的弹性模量小的绝缘层作为中间缓冲层104。例如，优选地，使用在室温区域具有2GPa以下的弹性模量且在大于100℃的温度区域具有1GPa以下的弹性模量的绝缘材料。在各个温度区域中，为弹性模量设置上限的原因在于，若超过这些上限值，则中间缓冲层104过硬，会导致作为应力缓和层的功能下降。
即，即使在室温条件下有一定程度的硬度(即使弹性模量大)，也可以作为应力缓和层充分发挥功能，因而中间缓冲层104的弹性模量至少为2GPa以下即可。另一方面，在热固化性树脂的固化温度(170℃左右)附近等、大于100℃的温度区域(优选为大于150℃的温度区域)，使中间缓冲层104的弹性模量为1GPa以下。这是因为在这种高温区域，若中间缓冲层104的弹性模量大于1GPa，则存在无法执行作为应力缓和层的功能的担忧。
此外，弹性模量越小，作为应力缓和层的功能就越强，但若弹性模量太小，则流动性变得极高，而具有无法维持作为层的形状的担忧。因此，在本实施方式中，虽然未特别对弹性模量设置下限，但前提条件是为在从室温至260℃(后述的回流温度)的范围内可维持形状的范围的弹性模量。
在本实施方式中，优选地，控制膜厚来使布线103c上的中间缓冲层104的膜厚成为15～20μm。若只从应力缓和这一目的来看，则中间缓冲层104越厚，效果越好。然而，弹性模量小的材料也可以被认为是线膨胀系数大的材料，因而若加厚线膨胀系数大的中间缓冲层104，则存在以后在形成通孔(接触孔)时影响通孔的可靠性的担忧。例如，若将中间缓冲层104设置得厚，则由于垂直方向的伸缩，而会产生通孔底部的接合面断裂、通孔顶部侧及内层侧的布线图案断线的问题。
因此，中间缓冲层104的膜厚优选为在可将布线103c平坦化的范围内尽可能薄。例如，中间缓冲层104的膜厚优选为密封体103b的膜厚的1/10～1/2(优选为1/4～1/2)。在将中间缓冲层104的膜厚设定为密封体103b的1/10左右的情况下，可确保可靠性，并将半导体封装件小型化。只是，若膜厚变薄，则应力缓和效果会相对降低，因而在重视应力缓和效果的情况下，确保1/4～1/2左右的膜厚在均衡实现半导体封装件的小型化和可靠性的提高的方面是优选的。
另外，据此可以说，优选地使用线膨胀系数比构成设置在中间缓冲层104上的层叠体105的密封体的线膨胀系数大的绝缘材料作为中间缓冲层104。在本实施方式中，由于使用弹性模量小的绝缘层作为中间缓冲层104，因而最终会使用线膨胀系数(CTE)大的绝缘层。
在形成具有以上所述的物理参数的中间缓冲层104时，优选地，使用环氧类、苯酚类或聚酰亚胺类的树脂、对金属具有充分的紧贴力的树脂材料。“充分的紧贴力”是指关于温度、湿度及机械应力的一般的半导体封装件的可靠性试验中不引起剥离的程度的紧贴力。
另外，用于中间缓冲层104的树脂材料优选为在固化之前具有充分的流动性且可将由布线等引起的高度差平坦化的材料。尤其是，在半导体封装件中，需要形成几十μm的膜厚的绝缘层，因而优选地，使用可在厚度方向上均匀地固化的热固化性树脂材料。只要满足上述的物理参数，则可使用任何树脂材料作为中间缓冲层104。
此外，通常，与在金属基板和密封体之间发生的内部应力相比，在密封体彼此间发生的内部应力小，因而中间缓冲层104的弹性模量可以大于底部缓冲层102的弹性模量。
在中间缓冲层104上依次层叠配置层叠体105、中间缓冲层106、层叠体107、中间缓冲层108及层叠体109。这样，本实施方式的半导体封装件100具有针对每个层叠体设置中间缓冲层，据此缓冲在层叠体与层叠体之间、即密封体与密封体之间的界面上发生的内部应力的构造。
此外，如参照图3至图8在下文中叙述，层叠体105、层叠体107及层叠体109分别由半导体器件105a、107a、109a、密封体105b、107b、109b及布线105c、107c、109c构成。在这里，示出将层叠体层叠至4层来配置的例子，但无需限定为上述数量，可层叠配置更少的层数，或层叠配置更多的层。
在图2中，中间缓冲层106及中间缓冲层108可分别由与中间缓冲层104相同的材料形成。另外，密封体105b、密封体107b、密封体109b也可分别由与密封体103b相同的材料形成。当然，不局限于这些，可以使中间缓冲层、各密封体的弹性模量不同，或使膜厚不同。
在层叠体109上设置有密封体110、布线111、密封体112及布线113。此外，在本实施方式中，在层叠体109的上方设置有由布线111和布线113构成的双层构造的布线层，但布线的层数可以增减，根据需要适当确定即可。
在布线113上设置有阻焊剂114，在阻焊剂114上经由开口部设置有外部端子(在本实施方式中为焊料球)115。阻焊剂114可以使用与密封体103b等其他密封体相同的材料，另外，由于阻焊剂114与外部空气直接接触，因而还可以使用作为保护膜的功能性更优秀的材料。另外，在用焊料球构成外部端子115的情况下，通过260℃左右的回流处理来形成即可。当然，不局限于焊料球，可以使用插针形状、平面状的电极端子作为外部端子115。即，本实施方式的半导体封装件100可以为BGA(球栅阵列)、LGA(连接盘网格阵列)、PGA(插针网格阵列)等其他任意类型的半导体封装件。关于这一点，在此后的实施方式中也是同样的。
<制造工序>
图3至图8为示出本发明第一实施方式的半导体封装件100的制造工序的图。
首先，在图3的(A)中，在支撑基板101上形成发挥作为应力缓和层的功能的底部缓冲层102。在这里，使用铁合金的不锈钢基板(SUS基板)作为支撑基板101，但只要是具有一定程度的刚性的基板，就可以用由其他材料形成的基板。例如，可以为玻璃基板、硅基板、陶瓷基板、有机基板。
使用弹性模量小于支撑基板101及之后形成的密封体103b的弹性模量的绝缘层作为底部缓冲层102。在本实施方式的半导体封装件100中，使用膜厚为10～200μm的热固化性树脂。
在形成底部缓冲层102之后，在底部缓冲层102上粘接半导体器件103a。此外，虽然在图3的(A)中未图示，但半导体器件103a使用粘接材料(粘片材料)来进行粘接。具体地，首先，在晶片上通过公知的半导体工艺来制造多个半导体器件(半导体元件)，在将粘片膜贴附于半导体器件的状态下进行背面研磨工序(将晶圆的厚度变薄的工序)。之后，通过划片工序将多个半导体器件分离为单个的半导体器件，并将连带粘片材料分离后的多个半导体器件103a粘接在底部缓冲层102上。
接着，如图3的(B)所示，形成密封体103b，以便覆盖半导体器件103a。可以使用环氧类树脂、苯酚类树脂及聚酰亚胺类树脂中的任意一种作为密封体103b。可以为热固化性树脂，也可以为光固化树脂。另外，密封体103b可以使用丝网印刷法、旋涂法等公知的任何一种涂敷方法。
在形成密封体103b之后，接着，使用公知的光刻技术对密封体103b进行图案化，在所需位置形成开口部之后，通过公知的成膜技术及光刻技术或公知的激光加工技术形成布线103c。上述的开口部用于将布线103c与半导体器件103a连接。
这样，如图3的(B)所示，可以采用在支撑基板101上配置由半导体器件103a、密封体103b及布线103c构成的层叠体103而成的构造。
接着，如图4的(A)所示，形成中间缓冲层104，以便覆盖布线103c。如上所述，使用弹性模量比密封体103b及之后形成的密封体105b的弹性模量小的绝缘层作为中间缓冲层104。在本实施方式中，使用在室温区域具有2GPa以下的弹性模量且在大于100℃的温度区域具有1GPa以下的弹性模量的热固化性的树脂材料。
进而，在本实施方式中，通过公知的涂敷法将树脂材料涂敷在布线103c上之后，通过热固化使树脂材料固化而形成中间缓冲层104。可以使用在涂敷过程中具有充分的流动性的树脂材料，据此将由布线103c引起的高度差平坦化。以后在中间缓冲层104上形成半导体器件105a时，这种平坦化带来可以使粘接材料(粘片材料)变薄的效果。
接着，如图4的(B)所示，在中间缓冲层104上设置半导体器件105a、密封体105b及布线105c。这样，如图4的(B)所示，在支撑基板101上配置由半导体器件105a、密封体105b及布线105c构成的层叠体105。层叠体105的具体配置方法与层叠体103相同，因而省略这里的详细说明。
接着，如图5的(A)所示，形成中间缓冲层106，以便覆盖布线105c。与中间缓冲层104相同地，使用弹性模量比密封体105b及之后形成的密封体107b的弹性模量小的绝缘层作为中间缓冲层106。在本实施方式中，使用在室温区域具有2GPa以下的弹性模量且在大于100℃的温度区域具有1GPa以下的弹性模量的热固化性树脂材料。在本实施方式中，也通过公知的涂敷法将树脂材料涂敷在布线105c上之后，通过热固化使树脂材料固化而形成中间缓冲层106。
接着，如图5的(B)所示，在中间缓冲层106上设置半导体器件107a、密封体107b及布线107c。这样，如图5的(B)所示，在支撑基板101上配置由半导体器件107a、密封体107b及布线107c构成的层叠体107。层叠体107的具体配置方法与层叠体103相同，因而省略这里的详细说明。
进而，如图6的(A)所示，形成中间缓冲层108，以便覆盖布线107c。与中间缓冲层104相同地，使用弹性模量比密封体107b及之后形成的密封体109b的弹性模量小的绝缘层作为中间缓冲层108。在本实施方式中，使用在室温区域具有2GPa以下的弹性模量且在大于100℃的温度区域具有1GPa以下的弹性模量的热固化性树脂材料。在本实施方式中，也通过公知的涂敷法将树脂材料涂敷在布线107c上之后，通过热固化使树脂材料固化而形成中间缓冲层108。
接着，如图6的(B)所示，在中间缓冲层108上设置半导体器件109a、密封体109b及布线109c。这样，如图6的(B)所示，在支撑基板101上配置由半导体器件109a、密封体109b及布线109c构成的层叠体109。层叠体109的具体配置方法与层叠体103相同，因而省略这里的详细说明。
通过上述方式，在支撑基板101上形成层叠体103、层叠体105、层叠体107及层叠体109之后，如图7所示，在布线109c上形成密封体110。另外，使用公知的成膜技术和光刻技术形成布线111。在本实施方式中，还在布线111上形成密封体112，并在密封体112上形成布线113。
最后，如图8所示，在布线113上形成阻焊剂114，并形成与布线113相连接的外部端子(在本实施方式中为焊料球)115。这些阻焊剂114及外部端子115的形成方法使用公知的方法即可。在这里，通过260℃的回流处理来形成焊料球。如上所述，不局限于焊料球，可以使用插针形状或平面状的电极端子作为外部端子115。即，本实施方式的半导体封装件100可以为BGA(球栅阵列)、LGA(连接盘网格阵列)、PGA(插针网格阵列)等其他任意类型的半导体封装件。
之后，在这里虽然未图示，但针对每个支撑基板101通过公知的划片工序来进行切割，从而将各个半导体器件进行分割。通过上述方式，形成多个半导体封装件100。
经过以上所述的制造工序，完成图1及图2所示的本发明的半导体封装件100。在本实施方式的半导体封装件100中，在用于将各个半导体器件绝缘分离的密封体彼此之间设置发挥作为应力缓和层的功能的中间缓冲层，据此，可减少使密封体固化时产生的内部应力，且可以最大程度地防止翘曲的产生、因残留应力而导致的长期可靠性的降低、以及由不同的材料形成的层间的剥离等问题。进而，可以减少因构成半导体封装件的支撑基板、树脂材料、硅、金属布线各自的线膨胀系数的不匹配而发生的翘曲。
因此，根据本实施方式，无需大幅地变更制造工序，就可以实现可靠性高的半导体封装件。另外，由此，可以实现材料、构造的选择范围广、设计自由度高的半导体封装件。
(第二实施方式)
图9为示出本发明第二实施方式的半导体封装件200的构造的一部分的截面图。第二实施方式的半导体封装件200具有在中间缓冲层上直接设置布线的构造。此外，本实施方式的各个层(例如，底部缓冲层、中间缓冲层及密封体)的详细说明如在第一实施方式中所述，因而省略共同部分的说明。
在图9中，在支撑基板151上设置底部缓冲层152，并在底部缓冲层152上配置由半导体器件153a、密封体153b及布线153c构成的层叠体153。布线153c经由设置于密封体153b的开口部与半导体器件153a相连接。此外，在本实施方式中示出以与支撑基板151相接触的方式设置底部缓冲层152的例子，但还可以省略底部缓冲层152。
在层叠体153上设置中间缓冲层154作为应力缓和层。在本实施方式中，针对中间缓冲层154，通过公知的光刻技术或激光加工技术来设置多个开口部。另外，在中间缓冲层154上，布线155经由上述的开口部与布线153c相连接。此外，还可以在中间缓冲层154上的未配置布线155的空间设置其他半导体器件，或设置电阻、电感器、电容器等无源元件。
在布线155上设置密封体156。此时，在本实施方式中，由于存在中间缓冲层154，因而密封体153b与密封体156不会直接接触，可以减少在界面发生的内部应力。在密封体156设置开口部，设置在密封体156上的布线157经由该开口部与布线155相连接。
在布线157上设置有阻焊剂158和外部端子159。在本实施方式中，将布线157作为最终布线，但还可以设置更多的布线。
在以上说明的第二实施方式的半导体封装件200中，在中间缓冲层154上设置第二布线155。因此，通过有效地将中间缓冲层和密封体之间用作布线层，可以产生在第一实施方式中说明的效果，除此之外，还可以实现集成度更高的半导体封装件。
(第三实施方式)
图10为示出本发明第三实施方式的半导体封装件300的构造的一部分的截面图。第三实施方式的半导体封装件300与第二实施方式的半导体封装件200相比的不同点在于，在底部缓冲层上并列配置有多个半导体器件。此外，本实施方式的各个层(例如，底部缓冲层、中间缓冲层及密封体)的详细说明如在第一实施方式中所述，因而省略共同部分的说明。
在图10中，在支撑基板151上设置有底部缓冲层152，在底部缓冲层152上并列配置有半导体器件1531a和半导体器件1532a。在本实施方式中示出配置两个半导体器件的例子，但还可以配置多个半导体器件。此外，在本实施方式中示出与支撑基板151相接触地设置底部缓冲层152的例子，但还可以省略底部缓冲层152。
另外，由半导体器件1531a、半导体器件1532a、密封体153b及布线153c构成层叠体153。布线153c经由设置于密封体153b的开口部而与半导体器件1531a及半导体器件1532a相连接。此外，布线153c还可以配置成将半导体器件1531a和半导体器件1532a电连接。
在层叠体153上设置中间缓冲层154作为应力缓和层。在本实施方式中，针对中间缓冲层154，通过公知的光刻技术或激光加工技术来设置多个开口部。另外，在中间缓冲层154上，布线155经由上述的开口部与布线153c相连接。此外，还可以在中间缓冲层154上的未配置布线155的空间设置其他半导体器件，或设置电阻、电感器、电容器等无源元件。
在布线155上设置密封体156。此时，在本实施方式中，也存在中间缓冲层154，因而密封体153b与密封体156不直接接触，可减少在界面上发生的内部应力。在密封体156具有开口部，设置在密封体156上的布线157经由该开口部与布线155相连接。
在布线157上设置有阻焊剂158和外部端子159。在本实施方式中，将布线157作为最终布线，但还可以设置更多的布线。
在以上说明的第三实施方式的半导体封装件300的底部缓冲层152上并列配置有多个半导体器件1531a、1532a。因此，可提高底部缓冲层上的半导体器件的集成密度，除了产生在第一实施方式及第二实施方式中说明的效果之外，还可以实现集成度更高的半导体封装件。
(第四实施方式)
图11为示出本发明第四实施方式的半导体封装件400的构造的一部分的截面图。第四实施方式的半导体封装件400具有针对各个将半导体器件形成为堆叠构造的层叠体设置有中间缓冲层的构造。此外，本实施方式的各个层(例如，底部缓冲层、中间缓冲层及密封体)的详细说明如在第一实施方式中所述，因而省略共同部分的说明。
在图11中，在支撑基板201上设置有底部缓冲层202，在底部缓冲层202上在与支撑基板201的主面垂直的方向上重叠地配置有半导体器件2031a、2032a。此外，在本实施方式中示出以与支撑基板201相接触的方式设置底部缓冲层202的例子，但还可省略底部缓冲层202。
另外，半导体器件2031a、2032a配置成俯视时(从与支撑基板201的主面垂直的方向观察半导体封装件400的情况)其一部分不相互重叠。这样，通过使半导体器件彼此相互错开地配置，可以使各个半导体器件的端子部露出，可相对于任何半导体器件电连接。这种情况下，若相邻的半导体器件具有相同的尺寸，则配置成将位置相互错开即可，若相邻的半导体器件具有不同的尺寸，则配置成可将尺寸小的半导体器件设置于上侧，来避开下侧的半导体器件的端子部。
半导体器件2031a、2032a分别被密封体2031b、2032b覆盖。这样，在本实施方式的半导体封装件400中，层叠体203由在与支撑基板201的主面垂直的方向上设置的多个半导体器件2031a、2032a、多个密封体2031b、2032b和布线203c构成。
此外，在本实施方式中，采用这样如下构造，即在配置半导体器件之后，用密封体覆盖半导体器件，之后层叠下一个半导体器件，但还可采用在层叠多个半导体器件之后用密封体一次性地一并覆盖的构造。这种情况下，对于将半导体器件层叠为多层的构造体涂敷流动性高的树脂材料，并使该树脂材料固化而形成密封体即可。对之后的层叠体也同样。
在层叠体203上设置有中间缓冲层204作为应力缓和层。此时，中间缓冲层204的膜厚优选为密封体2031b、2032b的总膜厚的1/10～1/2(优选为1/4～1/2)。在本实施方式中，以在垂直方向上重叠的状态将两个半导体器件包含于一个层叠体，因而在层叠双层密封体之后，配置中间缓冲层。因此，为了缓冲因层叠双层密封体而发生的内部应力，与在单层密封体上设置中间缓冲层的情况相比，更有效的是设置厚的中间缓冲层。只是，如上所述，若中间缓冲层太厚，则存在有可能影响通孔的可靠性的担忧，因而优选地，维持在上述的1/10～1/2(优选为1/4～1/2)的范围内。
在中间缓冲层204上具有由多个半导体器件2051a、2052a、多个密封体2051b、2052b和布线205c构成的层叠体205。此时，在本实施方式中，也存在中间缓冲层204，因而密封体2032b与密封体2051b不直接接触，可减少在界面上发生的内部应力。
在密封体2051b及密封体2052b设置开口部，设置在密封体2052b上的布线205c经由该开口部与布线203c相连接。由此，采用的是半导体器件2031a与半导体器件2051a电连接而半导体器件2032a与半导体器件2052a电连接的构成。当然，不局限于这种构成，还可以使半导体器件2031a与半导体器件2052a(或者，半导体器件2032a与半导体器件2051a)电连接。
在层叠体205上设置密封体206、布线207，其上设置有阻焊剂208和外部端子209。在本实施方式中，将布线207作为最终布线，但还可以设置更多的布线。
以上说明的第四实施方式的半导体封装件400具有多个层叠体，上述层叠体包括：多个半导体器件，在与支撑基板201的主面垂直的方向上重叠地配置；密封体，用于覆盖多个半导体器件；以及布线，设置在该密封体上，与多个半导体器件中的任意一个半导体器件相连接。另外，采用针对每个层叠体设置中间缓冲层的构成。即，采用在层叠体与层叠体之间设置中间缓冲层的构成。
此外，在采用本实施方式的构成的情况下，例如，在密封体2031b与密封体2032b之间、密封体2051b与密封体2052b之间也发生内部应力。因此，从应力缓和的观点上来看，可采用在它们之间还设置中间缓冲层的构成。
但是，这种情况下，随着中间缓冲层的增加，最终的半导体封装件的厚度也相应地增加。因此，如本实施方式，可以说至少在存在布线的层(即，层叠体与层叠体之间)设置中间缓冲层的构成是更优选的。在采用该构成的情况下，可以与位于布线上的中间缓冲层的膜厚相应地抑制实际厚度的增加，因而不仅可以减少由布线引起的高度差，还可以实现应力缓和。因此，除了产生在第一实施方式中说明的效果之外，本实施方式的半导体封装件400还可以实现半导体封装件的小型化，并且可以实现集成度更高的半导体封装件。
(第五实施方式)
图12为示出本发明第五实施方式的半导体封装件500的构造的一部分的截面图。第五实施方式的半导体封装件500具有重叠多层将半导体器件构成为堆叠构造的层叠体，并针对各个层叠体设置中间缓冲层的构造。此外，本实施方式的各个层(例如，底部缓冲层、中间缓冲层及密封体)的详细说明如在第一实施方式中所述，因而省略共同部分的说明。
在图12中，在支撑基板251上设置底部缓冲层252，在底部缓冲层252上在与支撑基板251的主面垂直的方向上重叠地配置有半导体器件2531a、2532a。此外，在本实施方式中示出以与支撑基板251相接触的方式设置底部缓冲层252的例子，但还可以省略底部缓冲层252。
另外，俯视时(从与支撑基板251的主面垂直的方向观察半导体封装件500的情况)，半导体器件2531a、2532a的一部分不相互重叠。这样，通过使半导体器件彼此相互错开地配置，可以使各个半导体器件的端子部露出，可与任意的半导体器件电连接。这种情况下，若相邻的半导体器件具有相同的尺寸，则配置成将位置相互错开即可，若相邻的半导体器件具有不同的尺寸，则配置成将尺寸小的半导体器件设置于上侧以便避开下侧的半导体器件的端子部即可。
半导体器件2531a、2532a分别被密封体2531b、2532b覆盖。这样，在本实施方式的半导体封装件500中，层叠体253由在与支撑基板251的主面垂直的方向上设置的多个半导体器件2531a、2532a、多个密封体2531b、2532b和布线253c构成。
此外，在本实施方式中，采用了如下构造，即在配置半导体器件之后，用密封体覆盖半导体器件，之后层叠下一个半导体器件，但还可以采用在层叠多个半导体器件之后用密封体一次性地一并覆盖的构造。这种情况下，对于将半导体器件层叠为多层的构造体涂敷流动性高的树脂材料，并使该树脂材料固化而形成密封体即可。之后的层叠体也同样。
在层叠体253上设置中间缓冲层254作为应力缓和层。此时，基于与第四实施方式相同的理由，中间缓冲层254的膜厚优选为密封体2531b、2532b的总膜厚的1/10～1/2(优选为1/4～1/2)。在这一点上，对于之后说明的中间缓冲层也同样。
在中间缓冲层254上设置由多个半导体器件2551a、2552a、多个密封体2551b、2552b和布线255c构成的层叠体255。此时，在本实施方式中，也由于存在中间缓冲层254，因而密封体2532b与密封体2551b不相互接触，可以减少在界面上发生的内部应力。
在密封体2551b及密封体2552b设置开口部，设置在密封体2552b上的布线255c经由该开口部与布线253c相连接。由此，形成为半导体器件2531a与半导体器件2551a电连接而半导体器件2532a与半导体器件2552a电连接的构成。当然，不局限于这种构成，还可以使半导体器件2531a与半导体器件2552a(或者，半导体器件2532a与半导体器件2551a)电连接。
在布线255c上设置有第二层的中间缓冲层256。此时，中间缓冲层256不仅可将由布线255c引起的高度差平坦化，还可将由设置于上述的密封体2551b及密封体2552b的开口部引起的高度差平坦化。由此，在设置用于连接层叠体彼此的布线的情况下，中间缓冲层也可以发挥应力缓和功能和平坦化功能，因而可抑制整个半导体封装件的厚度。
在中间缓冲层256上设置有由多个半导体器件2571a、2572a、多个密封体2571b、2572b和布线257c构成的层叠体257。此时，也存在中间缓冲层256，因而密封体2552b与密封体2571b不直接接触，可以减少在界面上发生的内部应力。
在布线257c上设置第三层的中间缓冲层258。这种情况下，中间缓冲层258不仅可将由布线257c引起的高度差平坦化，还可将由设置于密封体2571b和密封体2572b的开口部引起的高度差平坦化。
进而，在中间缓冲层258上设置有由多个半导体器件2591a、2592a、多个密封体2591b、2592b和布线259c构成的层叠体259。此时，也由于存在中间缓冲层258，因而密封体2572b与密封体2591b不直接接触，可减少在界面上发生的内部应力。
在层叠体259上设置有密封体260、布线261，在密封体260、布线261上设置有阻焊剂262和外部端子263。在本实施方式中，将布线261作为最终布线，但还可以设置更多的布线。
以上说明的第五实施方式的半导体封装件500具有多个层叠体，上述层叠体包括：多个半导体器件，在与支撑基板251的主面垂直的方向上重叠地配置；密封体，用于覆盖多个半导体器件；以及布线，设置在上述密封体上，与多个半导体器件中的任意一个半导体器件相连接。另外，采用针对每个层叠体设置中间缓冲层的构成。即，采用在层叠体与层叠体之间设置中间缓冲层的构成。
在采用本实施方式的构成的情况下，也可如在第四实施方式中所述，采用在构成各个层叠体的密封体(例如，密封体2531b和密封体2532b)之间设置中间缓冲层的构成。但是，从实现半导体封装件的小型化的观点上来看，更优选地，采用针对每个层叠体设置中间缓冲层的构成。
此外，如本实施方式的半导体封装件500那样，在采用层叠3层以上的层叠体的构造的情况下，采用设置多个中间缓冲层的构成，但也可以使越接近支撑基板251的中间缓冲层的弹性模量越小。在采用这种层叠构造体的情况下，随着从靠近支撑基板的一侧朝上层叠，内部应力也积累，因而存在越朝向下方内部应力(积累应力)越大的倾向。因此，优选地，例如与中间缓冲层254、256、258的弹性模量相比，将底部缓冲层252的弹性模量设定为最小。进而，还可以设定成按照中间缓冲层258、中间缓冲层256、中间缓冲层254的顺序，随着向下方配置，使弹性模量逐渐变小。
除了产生在第一实施方式中说明的效果之外，以上说明的本实施方式的半导体封装件500还可以实现半导体封装件的小型化，并实现集成度更高的半导体封装件。
(第六实施方式)
图13为示出本发明第六实施方式的半导体封装件600的构造的一部分的截面图。第六实施方式的半导体封装件600具有针对各个将半导体器件重叠四层的堆叠构造的层叠体设置中间缓冲层的构造。当然，不局限于四层，还可以为以八层、十六层等更多的层层叠多个半导体器件的构造。此外，本实施方式的各个层(例如，底部缓冲层、中间缓冲层及密封体)的详细说明如在第一实施方式中所述，因而省略共同部分的说明。
在图13中，在支撑基板301上设置底部缓冲层302，在底部缓冲层302上在与支撑基板301的主面垂直的方向上重叠地配置有半导体器件3031a、3032a、3033a、3034a。此外，在本实施方式中示出以与支撑基板301相接触的方式设置底部缓冲层302的例子，但还可以省略底部缓冲层302。
另外，俯视时(从与支撑基板301的主面垂直的方向观察半导体封装件600的情况)，半导体器件3031a、3032a、3033a、3034a的一部分不相互重叠。这样，通过使半导体器件彼此相互错开地配置，可使各个半导体器件的端子部露出，可与任意半导体器件电连接。这种情况下，若相邻的半导体器件具有相同的尺寸，则配置成将位置相互错开即可，若相邻的半导体器件具有不同的尺寸，则配置成将尺寸小的半导体器件设置于上侧，避开下侧的半导体器件的端子部。
半导体器件3031a、3032a、3033a、3034a被密封体303b覆盖。这样，在本实施方式的半导体封装件600中，层叠体303由在与支撑基板301的主面垂直的方向上设置的多个半导体器件3031a、3032a、3033a、3034a、密封体303b和布线303c构成。
为了采用这种构造，例如，用未图示的粘片材料相互粘接多个半导体器件3031a、3032a、3033a、3034a并层叠之后，在减压条件下使用树脂材料来进行密封，据此用由树脂材料形成整个构造体的密封体303b进行覆盖。由此，在各个半导体器件之间不存在密封体，可抑制半导体封装件的厚度。另外，与层叠密封体来设置密封体303b的情况相比，可以形成抑制内部应力的发生且可靠性更高的半导体封装件。
在层叠体303上设置中间缓冲层304作为应力缓和层。进而，在本实施方式的半导体封装件600中，针对中间缓冲层304，通过公知的光刻技术或激光加工技术设置开口部，并设置有经由该开口部与布线303c相连接的布线305。另外，在布线305上设置第二层的中间缓冲层306作为应力缓和层。
此时，基于与第四实施方式相同的理由，中间缓冲层304和中间缓冲层306的总膜厚优选为密封体303b的膜厚的1/10～1/2(优选为1/4～1/2)。这样，在构成层叠体的密封体的膜厚变厚的情况下，不仅可使中间缓冲层的膜厚变厚来进行应力缓和，还可以层叠中间缓冲层来进行应对。
此外，在本实施方式中，在中间缓冲层304与中间缓冲层306之间设置布线305，但不局限于此，还可以省略布线305。另外，还可以在与布线305同层的没有布线的空间设置其他半导体器件、无源元件(电阻、线圈等)。
在中间缓冲层306上设置有由多个半导体器件3071a、3072a、3073a、3074a、密封体307b和布线307c构成的层叠体307。此时，在本实施方式中，也由于存在中间缓冲层304、306，因而密封体303b与密封体307b不直接接触，可减少在界面发生的内部应力。
在密封体307b设置有开口部，设置在密封体307b上的布线307c经由该开口部与布线305相连接。由此，可以形成为半导体器件3031a、3032a与半导体器件3071a、3072a电连接，半导体器件3033a、3034a与半导体器件3073a、3074a电连接的构成。当然，不局限于这种构成，使用哪种组合方式将各个半导体器件电连接都不受限制。
在层叠体307上设置有密封体308、布线309，在密封体308、布线309上设置有阻焊剂310和外部端子311。在本实施方式中，将布线309作为最终布线，但还可以设置更多的布线。
以上说明的第六实施方式的半导体封装件600具有多个层叠体，上述层叠体包括：多层(在本实施方式中为四层)的半导体器件，在与支撑基板301的主面垂直的方向上重叠地配置；密封体，用于覆盖该多个半导体器件；以及布线，设置在上述密封体上，与多个半导体器件中的任意一个半导体器件相连接。另外，采用针对每个层叠体设置膜厚与密封体的膜厚相应的中间缓冲层的构成。即，采用在层叠体与层叠体之间层叠中间缓冲层的构造。
除了产生在第一实施方式中说明的效果之外，以上说明的本实施方式的半导体封装件600还可以实现半导体封装件的小型化，并实现集成度更高的半导体封装件。
(第七实施方式)
图14为示出本发明第七实施方式的半导体封装件700的构造的一部分的截面图。第七实施方式的半导体封装件700具有经由中间缓冲层层叠包括一个半导体器件的层叠体并将各个半导体器件电连接而成的构造。此外，本实施方式的各个层(例如，底部缓冲层、中间缓冲层及密封体)的详细说明如在第一实施方式中所述，因而省略共同部分的说明。
在图14中，在支撑基板351上设置底部缓冲层352，在底部缓冲层352上配置由半导体器件353a、密封体353b及布线353c构成的层叠体353。布线353c经由设置于密封体353b的开口部与半导体器件353a相连接。此外，在本实施方式中示出以与支撑基板351相接触的方式设置底部缓冲层352的例子，但也可以省略底部缓冲层352。
在层叠体353上设置中间缓冲层354作为应力缓和层。另外，在中间缓冲层354上配置由半导体器件355a、密封体355b及布线355c构成的层叠体355。布线355c经由设置于密封体355b的开口部与半导体器件355a相连接，并与布线353c相连接。由此，半导体器件353a和半导体器件355a具有经由布线353c和布线355c电连接的构造。
此时，在本实施方式中，也由于存在中间缓冲层354，因而密封体353b与密封体355b不直接接触，可以减少在界面发生的内部应力。
在布线355c上设置有密封体356。在密封体356设置开口部，设置在密封体356上的布线357经由该开口部与布线355c相连接。
在布线357上设置有阻焊剂358和外部端子359。在本实施方式中，将布线357作为最终布线，但还可以设置更多的布线。
在以上说明的第七实施方式的半导体封装件700中，在中间缓冲层354上层叠层叠体355，进而，将包括各个层叠体的半导体器件之间电连接。因此，除了产生在第一实施方式中说明的效果之外，还可以实现集成度更高的半导体封装件。
(第八实施方式)
图15为示出本发明第八实施方式的半导体封装件800、801的构造的一部分的截面图。本实施方式的半导体封装件800、801的构造基本与第七实施方式的半导体封装件700相同，因而，在这里着重于不同的部分而进行说明。因此，对于与第七实施方式相同的部分，使用与第七实施方式的半导体封装件700相同的附图标记。
图15的(A)为示出本实施方式的半导体封装件800的构造的一部分的截面。在半导体封装件800的底部缓冲层352及密封体353b设置开口部，如在框线401所示，布线353c与支撑基板351相连接。另外，布线355c与布线353c相连接。由此，可使在层叠体353及层叠体355中产生的热量向支撑基板351逃逸。即，成为将布线353c、布线355c的一部分用作散热器的构造。
图15的(B)为示出本实施方式的半导体封装件801的构造的一部分的截面。半导体封装件801为进一步改良半导体封装件800而得的。具体地，如框线402所示，在底部缓冲层352的一部分、即布线353c和支撑基板351连接的部分预先设置开口部。即，在底部缓冲层352上设置第一开口部，在该第一开口部的内侧的密封体353b上也设置第二开口部。这样，第二开口部的直径小于第一开口部的直径，因而布线353c经由设置于密封体353b的第二开口部与支撑基板351相连接。
在图15的(A)所示的半导体封装件800的情况下，存在根据底部缓冲层352和密封体353b的组合，一次性设置开口部时的加工速度上存在大的差异的情况，结果，存在无法确保布线353c与支撑基板351之间的良好的接触的担忧。
另一方面，在图15的(B)所示的半导体封装件801的情况下，在预先去除了底部缓冲层352的区域中形成仅由密封体353b构成的开口部即可，因而无需考虑上述的刻蚀速度之差。因此，可以起到用作底部缓冲层352、密封体353b的材料的选择范围广、且设计自由度得到进一步提高的效果。
如上所述，第八实施方式的半导体封装件800、801将布线的一部分用作与支撑基板相连接的散热器，据此产生在第一实施方式中说明的效果，除此之外，可以实现可靠性更高的半导体封装件。尤其，第八实施方式的半导体封装件801还可以起到制造工艺的设计余量进一步提高的效果。
(第九实施方式)
在本实施方式中，详细说明在从第一实施方式到第八实施方式中说明的底部缓冲层。各个实施方式的半导体封装件具有在支撑基板的主面设置作为应力缓和层的底部缓冲层，据此减少由支撑基板与密封体之间的物理参数(尤其弹性模量、线膨胀系数)之差引起的应力产生的构造。以下，详细说明底部缓冲层的物性。
底部缓冲层的作用为用于减少由支撑基板的物理参数与密封体的物理参数之差引起的内部应力(在支撑基板与密封体的界面上发生的应力)。由此，优选地，使用弹性模量小于支撑基板及密封体的弹性模量的绝缘层作为底部缓冲层。
具体地，优选将支撑基板、底部缓冲层及密封体的组合确定成：在相同的温度条件下，支撑基板的弹性模量为A、底部缓冲层的弹性模量为B、密封体的弹性模量为C的情况下，A＞C＞B或C＞A＞B成立。
这样，底部缓冲层优选为具有低弹性。例如，优选具有在约25℃(室温)的温度区域为2GPa以下且在大于100℃的温度区域为100MPa以下的弹性模量。对各个温度区域的弹性模量设置上限的原因在于，若超过上述上限值，则底部缓冲层会过硬而导致作为应力缓和层的功能下降。
即，在室温条件下，即使具有一定程度的硬度(即使弹性模量高)，也可以充分发挥作为应力缓和层的功能，因而底部缓冲层的弹性模量至少为2GPa以下即可。另一方面，在热固化性树脂的固化温度(170℃左右)附近等大于100℃的温度区域(优选为大于150℃的温度区域)，使底部缓冲层的弹性模量为100MPa以下。这是因为在这种高温区域，若大于100MPa，则存在无法执行作为应力缓和层的功能的担忧。
此外，弹性模量越小，作为应力缓和层的功能就越强，但若弹性模量太小，则由于流动性极高，因而具有无法维持作为层的形状的担忧。因此，在本实施方式中，未特别对弹性模量设置下限，但前提条件是在从室温至260℃(后述的回流温度)的范围内可维持形状的范围的弹性模量。
另外，在使用满足上述弹性模量的关系的绝缘层作为底部缓冲层的情况下，若在相同的温度条件下，设支撑基板的线膨胀系数为a，设底部缓冲层的线膨胀系数为b，并设密封体的线膨胀系数为c，则a≤c＜b(或者a≈c＜b)成立。
通常，金属基板的线膨胀系数为20ppm/℃左右，密封体的线膨胀系数为几十ppm/℃左右。因此，在上述各个本实施方式的半导体封装件中，使用在200℃以下的温度区域中线膨胀系数为100～200ppm/℃，优选为100～150ppm/℃的绝缘层。此外，200℃以下的温度区域这一条件是根据半导体封装件的制造工序中上限温度为200℃左右而定的。主旨是至少在半导体封装件的制造工序中，线膨胀系数优选在上述的范围内。
进而，优选地，使用5％重量减少温度为300℃以上的粘接材料作为底部缓冲层。该条件是为了，一般回流温度为260℃左右，因而可以通过使用即使经过回流处理重量减少量也少的绝缘层(即，具有回流耐性的绝缘层)，来防止半导体封装件的可靠性的降低。
此外，“重量减少温度”是用于表示物质的耐热性的指标之一，是指用一边使氮气、空气流动，一边从室温条件开始慢慢加热微量的物质时，引起重量一定量减少的温度。在这里，表示引起重量减少5％的温度。
进而，优选地，使用对支撑基板(由铁合金、铜合金等代表性的金属材料形成的基板)和密封体(环氧类、苯酚类或聚酰亚胺类等的树脂)均具有日本工业标准(JIS)的棋盘格胶粘带试验(旧JISK5400)中分类为“分类0”的紧贴力的树脂作为底部缓冲层。由此，可以提高支撑基板与密封体之间的紧贴性，进而抑制密封体的膜剥离。
这样，在上述的各个实施方式的半导体封装件中，优选使用满足以下条件中的至少一种条件(优选为所有条件)的绝缘层作为底部缓冲层：(1)在相同的温度条件下，设支撑基板的弹性模量为A、设底部缓冲层的弹性模量为B、设密封体的弹性模量为C的情况下，A＞C＞B或C＞A＞B成立；(2)在相同的温度条件下，设支撑基板的线膨胀系数为a、设底部缓冲层的线膨胀系数为b、设密封体的线膨胀系数为c的情况下，a≤c＜b(或a≈c＜b)成立。
由此，可减少由支撑基板与密封体之间的物理参数之差引起的内部应力，尽可能防止支撑基板、密封体发生翘曲，并进一步提高作为半导体封装件的可靠性。
(实施例1)
支撑基板：金属基板(弹性模量：193GPa＠25℃、100℃)
应力缓和层：改性环氧类树脂(弹性模量：580MPa＠25℃、4MPa＠100℃)
密封体：环氧类树脂(弹性模量：16GPa＠25℃、14.7GPa＠100℃)
(实施例2)
支撑基板：金属基板(弹性模量：193GPa＠25℃、100℃)
应力缓和层：改性环氧类树脂(弹性模量：10MPa＠25℃、0.6MPa＠100℃)
密封体：环氧类树脂(弹性模量：1.8GPa＠25℃、1GPa＠100℃)
如上所述，通过调节各个弹性模量的关系，使得在相同的温度条件下，设支撑基板的弹性模量为A、设应力缓和层的弹性模量为B、设密封体的弹性模量为C的情况下，A＞C＞B或C＞A＞B成立，据此可以实现降低支撑基板与密封体之间发生的内部应力且可靠性更高的半导体封装件。

Claims (34)

1.一种半导体封装件，其特征在于，
包括：
第一半导体器件，设置在支撑基板上；
第一密封体，用于覆盖上述第一半导体器件；
第一布线，设置在上述第一密封体上，与上述第一半导体器件相连接；
中间缓冲层，用于覆盖上述第一布线；以及
第二密封体，设置在上述中间缓冲层上，
上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
2.根据权利要求1所述的半导体封装件，其特征在于，在上述中间缓冲层上还配置有被上述第二密封体覆盖的第二半导体器件。
3.根据权利要求1所述的半导体封装件，其特征在于，在上述中间缓冲层上还并列配置有多个被上述第二密封体覆盖的第二半导体器件。
4.根据权利要求2或3所述的半导体封装件，其特征在于，在上述第二密封体上还具有与上述第二半导体器件相连接的第二布线。
5.根据权利要求1所述的半导体封装件，其特征在于，在上述中间缓冲层与上述第二密封体之间还具有与上述第一布线相连接的第二布线。
6.一种半导体封装件，其特征在于，
包括：
多个第一半导体器件，在与支撑基板的主面垂直的方向上重叠地配置在上述支撑基板上；
第一密封体，用于覆盖上述多个第一半导体器件；
第一布线，设置在上述第一密封体上，与上述多个第一半导体器件中的任意一个相连接；
中间缓冲层，用于覆盖上述第一布线；以及
第二密封体，设置在上述中间缓冲层上，
上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
7.根据权利要求6所述的半导体封装件，其特征在于，上述中间缓冲层具有由多个层构成的层叠构造。
8.根据权利要求6或7所述的半导体封装件，其特征在于，
在上述中间缓冲层上还包括在与上述支撑基板的主面垂直的方向上层叠地配置的多个第二半导体器件，
上述第二密封体覆盖设置在上述中间缓冲层上的多个第二半导体器件。
9.根据权利要求6所述的半导体封装件，其特征在于，上述多个第一半导体器件配置成俯视时一部分互不重叠。
10.根据权利要求1或6所述的半导体封装件，其特征在于，上述第一密封体和上述第二密封体由相同的绝缘材料形成。
11.根据权利要求1或6所述的半导体封装件，其特征在于，上述中间缓冲层具有在相同的温度条件下比上述第一密封体和上述第二密封体的弹性模量小的弹性模量。
12.根据权利要求1或6所述的半导体封装件，其特征在于，上述中间缓冲层的膜厚为上述第一密封体的膜厚的1/10～1/2。
13.根据权利要求1或6所述的半导体封装件，其特征在于，
还包括与上述支撑基板相接触地设置的底部缓冲层，
上述第一密封体配置在上述底部缓冲层上。
14.根据权利要求13所述的半导体封装件，其特征在于，
在上述底部缓冲层上设置有第一开口部，
在上述第一开口部的内侧的上述第一密封体上设置有第二开口部，
经由上述第二开口部将上述第一布线与上述支撑基板连接。
15.根据权利要求1或6所述的半导体封装件，其特征在于，上述中间缓冲层由在室温下具有2GPa以下的弹性模量且在大于100℃的温度下具有1GPa以下的弹性模量的材料构成。
16.根据权利要求1或6所述的半导体封装件，其特征在于，利用上述中间缓冲层使起因于上述第一布线的高度差平坦化。
17.根据权利要求1或6所述的半导体封装件，其特征在于，上述中间缓冲层包含热固化性树脂。
18.一种半导体封装件的制造方法，其特征在于，
包括以下步骤：
在支撑基板上配置被第一密封体覆盖的第一半导体器件；
在上述第一密封体上形成与上述第一半导体器件相连接的第一布线；
在上述第一布线上形成中间缓冲层；以及
在上述中间缓冲层上形成第二密封体，
上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
19.根据权利要求18所述的半导体封装件的制造方法，其特征在于，在上述中间缓冲层上还配置有被上述第二密封体覆盖的第二半导体器件。
20.根据权利要求18所述的半导体封装件的制造方法，其特征在于，在上述中间缓冲层上还并列配置多个被上述第二密封体覆盖的第二半导体器件。
21.根据权利要求19或20中所述的半导体封装件的制造方法，其特征在于，在上述第二密封体上还形成与上述第二半导体器件相连接的第二布线。
22.根据权利要求18所述的半导体封装件的制造方法，其特征在于，在上述中间缓冲层与上述第二密封体之间还形成与上述第一布线相连接的第二布线。
23.一种半导体封装件的制造方法，其特征在于，
包括以下步骤：
在支撑基板上，以交替重叠的方式配置半导体器件和密封体，据此形成第一构造体，上述第一构造体包含在与上述支撑基板的主面垂直的方向上重叠地配置的多个第一半导体器件和用于覆盖上述多个第一半导体器件的第一密封体；
在上述第一密封体上形成与上述多个第一半导体器件中的任意一个相连接的第一布线；
在上述第一布线上形成中间缓冲层；以及
在上述中间缓冲层上形成第二密封体，
上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
24.根据权利要求23所述的半导体封装件的制造方法，其特征在于，上述中间缓冲层具有由多个层构成的层叠构造。
25.根据权利要求23或24所述的半导体封装件的制造方法，其特征在于，在上述中间缓冲层上，以交替层叠的方式配置第二半导体器件和第二密封体，据此在上述中间缓冲层上形成第二构造体，上述第二构造体包含在与上述支撑基板的主面垂直的方向上重叠地配置的多个第二半导体器件和用于覆盖上述多个第二半导体器件的上述第二密封体。
26.根据权利要求23所述的半导体封装件的制造方法，其特征在于，上述多个第一半导体器件配置成在俯视时一部分互不重叠。
27.根据权利要求18或23所述的半导体封装件的制造方法，其特征在于，上述第一密封体和上述第二密封体由相同的绝缘材料形成。
28.根据权利要求18或23所述的半导体封装件的制造方法，其特征在于，上述中间缓冲层具有在相同的温度条件下比上述第一密封体和上述第二密封体的弹性模量小的弹性模量。
29.根据权利要求18或23所述的半导体封装件的制造方法，其特征在于，上述中间缓冲层的膜厚为上述第一密封体的膜厚的1/10～1/2。
30.根据权利要求18或23所述的半导体封装件的制造方法，其特征在于，
还包括在上述支撑基板上形成底部缓冲层的步骤，
上述第一半导体器件配置在上述底部缓冲层上。
31.根据权利要求30所述的半导体封装件的制造方法，其特征在于，还包括以下步骤：
在上述底部缓冲层形成第一开口部；
利用上述第一密封体覆盖上述第一开口部；
在上述第一开口部的内侧的上述第一密封体形成第二开口部；以及
经由上述第二开口部使上述第一布线与上述支撑基板相连接。
32.根据权利要求18或23所述的半导体封装件的制造方法，其特征在于，上述中间缓冲层由在室温条件下具有2GPa以下的弹性模量且在大于100℃的温度下具有1GPa以下的弹性模量的材料形成。
33.根据权利要求18或23所述的半导体封装件的制造方法，其特征在于，利用上述中间缓冲层使起因于上述第一布线的高度差平坦化。
34.根据权利要求18或23所述的半导体封装件的制造方法，其特征在于，上述中间缓冲层包含热固化性树脂。
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