CN105684153A - 半导体装置及制造所述半导体装置的方法 - Google Patents

半导体装置及制造所述半导体装置的方法 Download PDF

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Abstract

半导体装置(10)包括：半导体基板(12)、上部电极(14)、下部电极(16)和栅电极(42)。在半导体基板中，形成体区(22)、柱区(24)和势垒区(26)。柱区具有n型杂质，形成在体区的横向侧上，并且沿着从半导体基板的顶表面到体区的下端的深度延伸。势垒区具有n型杂质，并形成在体区和柱区的下侧上。势垒区形成在柱区的下侧上。在柱区和势垒区中沿深度方向的n型杂质浓度分布具有在柱区中的极大值。n型杂质浓度分布在比极大值深的侧上具有折点。

Description

半导体装置及制造所述半导体装置的方法
发明领域
本说明书公开的技术涉及半导体装置和制造所述半导体装置的方法。
背景技术
日本专利申请公开第2013-48230号(JP2013-48230A)公开了形成有IGBT和二极管的半导体装置。半导体装置的IGBT包括势垒区和柱区。势垒区是具有高n型杂质浓度的n型区，并形成在体区的下侧上。柱区从半导体基板的顶表面延伸到势垒区。在半导体装置中，IGBT的体区(p型)和IGBT的势垒区(n型)形成pn结。使得pn结难以通过柱区导通。即，由于势垒区经由柱区连接到上部电极，所述势垒区的电位接近上部电极的电位。即使当使得上部电极变成比下部电极高的电位的电压被施加到半导体装置时，高电压也不施加到上述的pn结。因此，难以从体区向漂移区供给空穴。因此，在半导体装置中，主电流并非通过以上描述的pn结流动，而是通过柱区和所述势垒区流动。此后，当施加的电压切换到相反的方向时，由于漂移区中的空穴排出到上部电极，电流(相对于上述的pn结的反向电流)瞬时流向半导体装置。然而，在半导体装置中，由于难以向漂移区供给空穴，所述当施加电压被切换时将要排出到上部电极的空穴是缺乏的，以及反向电流是小的。因此，半导体装置具有优良的反向恢复特性。
在JP2013-48230A的半导体装置中，当IGBT关断时，耗尽层从体区和势垒区的pn结扩展至其周围。此时，当势垒区中的n型杂质浓度高时，耗尽层在体区中广泛地延伸。当耗尽层这样地在体区中广泛地延伸时，体区的电阻变高。当体区的电阻高时，由于当IGBT导通时体区的电位可能是高的，体区和发射极区之间的pn结可能被导通。结果是，由发射极区、体区和势垒区形成的寄生npn晶体管可能被导通，从而IGBT可能引起闩锁。
发明内容
在本说明书中，提供了具有势垒区和柱区并且较小可能引起闩锁的半导体装置，以及制造所述半导体装置的方法。
根据本发明的第一方面的半导体装置包括半导体基板、上部电极、下部电极、和栅电极。上部电极形成在所述半导体基板的顶表面上。下部电极形成在所述半导体基板的底表面上。在所述半导体基板中，形成发射极区、体区、柱区、势垒区、漂移区、集电极区和阴极区。所述发射极区具有n型杂质并且连接到所述上部电极。所述体区具有p型杂质，形成在所述发射极区的横向侧上和下侧上，并且连接到所述上部电极。所述柱区具有n型杂质，形成在所述体区的横向侧上，沿着从所述半导体基板的所述顶表面到所述体区的下端的深度延伸，并连接到所述上部电极，且通过所述体区与所述发射极区分隔。所述势垒区具有n型杂质，形成在所述体区和所述柱区的下侧上，并通过所述体区与所述发射极区分隔。所述漂移区具有n型杂质，形成在所述势垒区的下侧上，通过所述势垒区与所述发射极区分隔，并且具有比所述势垒区中的n型杂质浓度低的n型杂质浓度。所述集电极区具有p型杂质，形成在所述漂移区的下侧上，连接到所述下部电极，并通过所述漂移区与所述势垒区分隔。所述阴极区具有n型杂质，形成在所述漂移区的下侧上，连接到所述下部电极，通过所述漂移区与所述势垒区分隔，并具有比所述漂移区中的所述n型杂质浓度高的n型杂质浓度。穿过所述发射极区、所述体区和所述势垒区并到达所述漂移区的沟槽形成在所述半导体基板的所述顶表面上。所述沟槽的内表面覆盖有栅极绝缘膜。所述栅电极布置在所述沟槽中。在所述柱区和所述势垒区中沿深度方向的n型杂质浓度分布具有在所述柱区中的极大值。进一步地，所述n型杂质浓度分布沿所述深度方向比在所述柱区中的所述极大值深的侧上具有折点。
上述n型杂质浓度分布是指通过消除浓度的测量期间产生的噪声而获得的分布。因此，上述极大值和折点不包含由噪声产生的极大值和折点。另外，折点是指杂质浓度分布的斜率不连续地改变处的点。
在半导体装置中，在所述柱区和所述势垒区中沿深度方向的n型杂质浓度分布沿所述深度方向在比所述柱区的所述极大值深的侧上具有折点。即，所述n型杂质浓度分布在比所述柱区的极大值深的侧上具有所述折点。这样的分布可以通过在注入和扩散n型杂质以形成势垒区的步骤中将n型杂质分布到比柱区深的位置来获得。当这样地形成势垒区时，由于从柱区扩散的n型杂质难以在势垒区存在，所以可以降低势垒区的n型杂质浓度。因此，在半导体装置中，IGBT不太可能引起闩锁。
在上述的半导体装置中，n型杂质浓度分布可具有在势垒区中的极大值。
可以通过使用于形成势垒区的n型杂质注入的注入深度比用于形成柱区的n型杂质注入的注入深度深，来获得这样的分布。根据这样的结构，可以进一步降低势垒区中的n型杂质浓度。
在上述的半导体装置中，p型下部体区可以形成在势垒区和漂移区之间。下部体区将势垒区和漂移区分隔，通过势垒区与体区分隔，并且可以通过漂移区与集电极区和阴极区分隔。
根据这样的结构，能够防止高电场施加到体区的角部。因此，可以改进半导体装置的雪崩电阻。
上面描述的半导体装置可以在柱区中具有小于1×1015个原子/cm3的p型杂质浓度的平均值。
根据这样的结构，由于可以进一步降低柱区中的n型杂质浓度，因此也可以进一步降低势垒区中的n型杂质浓度。
本发明的第二方面提供制造包括半导体基板、上部电极、下部电极、和栅电极的半导体装置的方法。该制造的方法包括：通过在半导体基板中注入n型杂质来形成势垒区，并通过在半导体基板中注入n型杂质来形成柱区。此制造的方法进一步包括：当形成势垒区时使n型杂质分布到比形成有柱区的区深的位置。
根据该制造的方法，可以降低势垒区中的n型杂质浓度。
上述制造的方法可进一步包括：使当形成所述势垒区时所述n型杂质的平均停止位置比当形成所述柱区时所述n型杂质的平均停止位置深。
根据该制造的方法，可以进一步降低势垒区中的n型杂质浓度。
上面描述的制造的方法可以进一步包括通过在半导体基板中注入p型杂质来形成体区。此外，上述制造的方法可包括：当形成所述体区时，通过掩蔽形成所述柱区的区的至少一部分，来在所述半导体基板中注入p型杂质。
根据该制造的方法，由于在柱区的至少一部分中没有注入p型杂质，因此可以降低柱区中的n型杂质浓度。由此，也可以降低势垒区中的n型杂质浓度。
附图说明
将在下面参照附图描述本发明的示范性实施例的特征、优点和技术和工业意义，其中相似的标记指代相似的元件，并且其中：
图1是本发明的实施例1的半导体装置10的竖直剖视图；
图2是示出在柱区24和势垒区26中在其下侧上沿深度方向的杂质浓度分布的曲线图；
图3是示出在对应于图2的位置中在各个注入步骤中注入的杂质的分布的曲线图；
图4是示出了在本发明的实施例2的半导体装置中，对应于图2的杂质浓度分布的曲线图；
图5是示出了在本发明的实施例2的半导体装置中，对应于图3的杂质浓度分布的曲线图；
图6是示出了在本发明的实施例3的半导体装置中，对应于图2的杂质浓度分布的曲线图；
图7是示出了在本发明的实施例3的半导体装置中，对应于图3的杂质浓度分布的曲线图；以及
图8是本发明的实施例4的半导体装置的竖直剖视图。
具体实施方式
图1所示的实施例1的半导体装置10包括半导体基板12、上部电极14和下部电极16。半导体基板12是硅基板。上部电极14形成在半导体基板12的顶表面上。下部电极16形成在半导体基板12的底表面上。半导体基板12包括形成有IGBT的IGBT区90以及形成有二极管的二极管区92。
在在IGBT区90中的半导体基板12中，形成发射极区20、体区22、柱区24、势垒区26、漂移区28、缓冲区30和集电极区32。
发射极区20具有n型杂质，并形成在露出在半导体基板12的顶表面上的范围内。发射极区20与上部电极14形成欧姆接触。
体区22具有p型杂质，并形成在露出在半导体基板12的顶表面上的范围内。体区22包括体接触区22a和低浓度体区22b。体接触区22a形成在露出在半导体基板12的顶表面上的范围内。体接触区22a具有高的p型杂质浓度，并与上部电极14形成欧姆接触。低浓度体区22b形成在发射极区20和体接触区22a的下侧上以及体接触区22a的横向侧上。低浓度体区22b中的p型杂质浓度比体接触区22a中的低。
柱区24具有n型杂质，并形成在露出在半导体基板12的顶表面上的范围内。柱区24在低浓度体区22b的横向侧上与低浓度体区22b接触。柱区24沿从半导体基板12的顶表面到体区22的下端的深度延伸。换句话说，在比体区22的下端浅的位置从横向侧与体区22接触的n型区是柱区24。柱区24通过体区22与发射极区20分隔。柱区24中的n型杂质浓度比发射极区20中的低且比漂移区28中的高。在露出在半导体基板12的顶表面上的位置(即，与上部电极14接触的位置)处，柱区24具有1×1015个原子/cm3或更大且小于1×l019个原子/cm3的n型杂质浓度。因此，柱区24与上部电极14形成肖特基连接。
势垒区26具有n型杂质，并形成在体区22和柱区24的下侧上。势垒区26通过体区22与发射极区20分隔。势垒区26中的n型杂质浓度低于发射极区20中的但高于漂移区28中的n型杂质浓度。势垒区26优选地具有1×1015个原子/cm3或更大且小于1×1018个原子/cm3的n型杂质浓度。
漂移区28具有n型杂质，并形成在势垒区26的下侧上。漂移区28通过势垒区26与体区22分隔。在漂移区28中，n型杂质浓度基本上均匀分布。换句话说，n型杂质浓度基本上均匀分布的区是漂移区28，而存在于漂移区28的上侧上并且其中所述n型杂质浓度比基本上均匀分布的n型杂质浓度的值大的区是势垒区26。
缓冲区30具有n型杂质，并形成在漂移区28的下侧上。缓冲区30中的n型杂质浓度比漂移区28中的大。
集电极区32具有p型杂质，并形成在缓冲区30的下侧上。集电极区32形成在暴露在半导体基板12的下表面上的范围内。集电极区32与下部电极16形成欧姆连接。
在IGBT区90中的半导体基板12的顶表面上，形成有多个沟槽。每个沟槽穿过发射极区20、低浓度体区22b和势垒区26，并到达漂移区28。每个沟槽的内表面覆盖有栅极绝缘膜40。在每个沟槽中，形成栅电极42。栅电极42通过栅极绝缘膜40与半导体基板12绝缘。栅电极42经由栅极绝缘膜40而面对发射极区20、低浓度体区22b、势垒区26和漂移区28。栅电极42的顶表面覆盖有绝缘膜44。栅电极42通过绝缘膜44与上部电极14绝缘。
在二极管区92中的半导体基板12中，形成阳极区34、柱区24、势垒区26、漂移区28、缓冲区30和阴极区36。
阳极区34具有p型杂质，并形成在露出在半导体基板12的顶表面上的范围内。阳极区34包括阳极接触区34a和低浓度阳极区34b。阳极接触区34a形成在露出在半导体基板12的顶表面上的范围内。阳极接触区34a具有高的p型杂质浓度，并与上部电极14形成欧姆接触。低浓度阳极区34b形成在阳极接触区34a的下侧上和横向侧上。低浓度阳极区34b中的p型杂质浓度比阳极接触区34a中的低。阳极区34形成在与体区22大致相同深度的范围内。
在低浓度阳极区34b的横向侧上，形成上述柱区24。
在二极管区92中的低浓度阳极区34b和柱区24的下侧上，形成上述势垒区26。
在二极管区92中势垒区26的下侧上，形成上述漂移区28。漂移区28从IGBT区90连续地延伸到二极管区92。
在二极管区92中漂移区28的下侧上，形成上述缓冲区30。缓冲区30从IGBT区90连续地延伸到二极管区92。
在二极管区92中缓冲区30的下侧上，形成阴极区36。阴极区36具有n型杂质并且具有比缓冲区30中高的n型杂质浓度。阴极区36形成在露出在半导体基板12的底表面上的范围内。阴极区36与下部电极16形成欧姆接触。
在二极管区92中的半导体基板12的顶表面上，形成有多个沟槽。每个沟槽穿过阳极区34和势垒区26，并到达漂移区28。每个沟槽的内表面覆盖有绝缘膜50。控制电极52形成在每个沟槽中。控制电极52通过绝缘膜50与半导体基板12绝缘。控制电极52的顶表面覆盖有绝缘膜54。控制电极52通过绝缘膜54与上部电极14绝缘。
在IGBT区90和二极管区92中，由上部电极14和与上部电极14形成肖特基连接的柱区24形成肖特基二极管。当如下电压(以下，称作“二极管正向电压”)被输入到半导体装置10时，肖特基二极管导通：上部电极14通过所述电压而相对于下部电极16成为正侧。也就是说，如图1的箭头标记60所示，电流从上部电极14经由柱区24、势垒区26、漂移区28、缓冲区30和阴极区36流向下部电极16。另外，在二极管区92中，pn结由阳极区34和势垒区26形成。另外，在IGBT区90中，pn结由体区22和势垒区26形成。但是，在施加上述二极管正向电压的状态下，这些pn结难以导通，从而抑制空穴被供给到漂移区28。也就是说，由于势垒区26具有与柱区24大致相同的电位且柱区24与上部电极14形成肖特基连接，势垒区26和上部电极14之间的电位差变得与肖特基界面的电压降基本相同。电压降充分小于上述pn二极管的内建电压。因此，pn结变得难以导通。因此，从阳极区34和体区22流入漂移区28的空穴非常稀少。
当施加到半导体装置10的电压从二极管正向电压切换到其相反的方向(下部电极16通过此电压而相对于上部电极14成为正侧)，二极管进行反向恢复操作。也就是说，存在于漂移区28中的空穴经由阳极区34和体区22被排出到上部电极14。因此，反向电流瞬间流向二极管。然而，如上所述，在半导体装置10中，在施加二极管正向电压的状态下，供给至漂移区28中的空穴是稀少的。因此，在当所施加的电压被切换到相反的方向时，存在于漂移区28中的空穴是稀少的。因此，在当所施加的电压被切换到相反的方向时，排出到上部电极14的空穴是稀少的。因此，在半导体装置10中，在二极管的反向恢复操作期间，电流难以流动，因此切换损耗小。
在使下部电极16相对于上部电极14为正的电压被施加到半导体装置10的状态下，当高电位(高于栅极导通电位的电位)被施加到栅电极42时，由于在体区22中形成沟道，IGBT导通。
在使下部电极16相对于上部电极14为正的电压被施加到半导体装置10的状态下，当低电位(低于栅极导通电位的电位)被施加到栅电极42时，因为在体区22中没有形成沟道，IGBT关断。在这种情况下，耗尽层从在体区22和势垒区26之间的边界处的pn结扩展入漂移区28。另外，耗尽层从pn结也略微地扩展入体区22。此时，当在势垒区26中n型杂质浓度高，耗尽层很可能扩展入体区22，从而体区22的电阻变高。在体区22的电阻高的情况下，当IGBT导通时，体区22的电位很可能是高的。因此，电流很可能从没有沟道的体区22流向发射极区20。因此，当电流从没有沟道的体区22流向发射极区20，由发射器区20、体区22和势垒区26构成的寄生npn晶体管被导通。由于寄生npn晶体管的电流变成利用体区22、n型区26至30和集电极区32构成的寄生pnp晶体管的基极电流，寄生pnp晶体管也被导通。其结果是，由寄生npn型晶体管和寄生pnp晶体管构成的寄生晶闸管被导通，从而电流控制变得困难。即，在IGBT区90中，生成所谓的闩锁。但是，根据实施例1的半导体装置10，如下所述，势垒区26中的n型杂质浓度低。因此，难以发生闩锁。
图2示出沿图1的II-II线的杂质浓度分布。在附图中公开的显示杂质浓度的每个曲线图中，竖轴示出从半导体基板12的顶表面起的深度(位置)，横轴示出对数标度的杂质浓度。如图2所示，n型杂质浓度随着从半导体基板12的顶表面(在图2的上端的位置)向更深的位置前进而上升，并在柱区24中获得极大值Al。在相比于极大值Al的深度的下侧上，n型杂质浓度随着向更深的位置前进而降低，同时形成和缓曲线(mildcurve)。然后，在柱区24与势垒区26的边界的附近，形成n型杂质浓度的斜率不连续地改变的折点X1。在相比于折点X1的下侧上，n型杂质浓度随着向更深的位置前进而降低，同时形成和缓曲线。在漂移区28中，n型杂质浓度以低的且基本上恒定的浓度分布。此外，如图2所示，在柱区24中，p型杂质以相对高的浓度分布。
半导体装置10的顶表面侧上的半导体层中的每一个都通过杂质注入和通过杂质扩散而形成。由于制造实施例1的半导体装置10的方法的特征在于形成柱区24、势垒区26和低浓度体区22b的步骤，因此将在下面描述这些步骤。
在执行注入杂质的步骤前，如图3的曲线图n1所示，半导体基板12中的n型杂质在半导体基板12的整体内具有基本均匀的分布。此时的n型杂质浓度(曲线图A的浓度)与图2中所示的漂移区28中的n型杂质浓度基本相同。
在形成半导体基板12的顶表面的低浓度体区22b的步骤中，在IGBT区90和二极管区92的几乎整个区上注入p型杂质，之后，注入的p型杂质被扩散。因此，形成低浓度体区22b。此时，同时也形成低浓度阳极区34b。因此，由于在IGBT区90和二极管区92的几乎整个区上，注入了p型杂质，如图3所示，p型杂质也注入在将形成柱区24的区中。
在形成半导体基板12的顶表面的势垒区26的步骤中，在IGBT区90和二极管区92的几乎整个区上注入n型杂质。在此，在半导体基板12的顶表面的附近(很浅的位置)，注入n型杂质。此后，注入的n型杂质被扩散。这里，调整扩散步骤的时间、条件等，使得n型杂质的扩散距离变长。因此，如图3的曲线图n2所示，n型杂质可以被广泛地分布到深的位置。
在形成柱区24的步骤中，在对应于柱区24的范围内形成有开口的掩模形成在半导体基板12上。然后，n型杂质通过掩模被注入在半导体基板12中。由此，n型杂质仅注入在将形成柱区24的区中。此外，在此，控制n型杂质的注入能量，使得注入在半导体基板12中的n型杂质的平均停止位置可以是图2和图3中的极大值Al的深度(即，使得极大值Al可以位于柱区24中)。当n型杂质被注入时，注入的n型杂质被扩散，并且n型杂质被如图3的曲线图n3中所示地分布。
上述的形成低浓度体区22b的步骤、形成势垒区26的步骤和形成柱区24的步骤可以以任何顺序执行。
当杂质如上所述地被注入和扩散时，如图2所示，可以得到具有极大值A1和折点XI的杂质浓度分布。图3中的曲线图n2广泛地延伸到比曲线图n3更靠下的侧。因此，通过曲线图n2扩展到相比于曲线图n3的下侧的部分，形成势垒区26。
根据上述方法，在相比于在柱区24中注入的n型杂质所分布的区(图3的曲线图n3的区)的下侧上，分布有在势垒区26中注入的n型杂质(图3的曲线图n2)。换句话说，在形成柱区24的步骤中注入的n型杂质不那么多地分布在势垒区26中。因此，势垒区26中的n型杂质浓度低。因此，半导体装置10不太可能引起闩锁。
实施例2的半导体装置的剖面结构与图1中所示的实施例1的半导体装置10的相同。在实施例2的半导体装置中，当沿图1的II-II线观看时，杂质如图4所示地分布。在实施例2的半导体装置中，以与实施例1的半导体装置10相同的方式，n型杂质浓度具有极大值Al。另外，在形成在极大值Al的下侧上的折点X1的下侧上，n型杂质浓度变化以增加。即，在折点X1，n型杂质浓度具有极小值。此外，在折点X1的下侧上，形成n型杂质浓度的极大值A2。极大值A2存在于势垒区26中。在极大值A2的下侧上，n型杂质浓度减小到漂移区28中的浓度。另外，图4的p型杂质浓度分布与图2的p型杂质浓度分布基本相同。
根据制造实施例2的半导体装置的方法，形成低浓度体区22b的步骤和形成柱区24的步骤以与实施例1基本相同的方式进行。因此，获得图5中曲线图n1、n3和p所示的分布。根据实施例2的制造的方法，执行形成势垒区26的步骤，使得n型杂质的平均停止位置成为对应于势垒区26的深度。此后，执行扩散所注入的n型杂质的步骤，使得扩散距离变得相对短。因此，注入的n型杂质被如图5的曲线图n2所示地分布。即，在势垒区26中，形成极大值A2。在所述方法中，如图5所示，在曲线图n3中具有相对低的n型杂质浓度的区(即，比极大值Al深的侧)中，形成势垒区26。因此，势垒区26可以通过注入相对低浓度的n型杂质来形成。因此，可以降低势垒区26中的n型杂质浓度。因此，实施例2的半导体装置不大可能引起闩锁。
实施例3的半导体装置的剖面结构与图1中所示的实施例1的半导体装置10的相同。在实施例3的半导体装置中，当沿图1的II-II线观看时，杂质如图6所示地分布。在实施例3的半导体装置中，以与实施例2的半导体装置10相同的方式，n型杂质浓度具有极大值A1和A2以及折点X1。
根据制造实施例3的半导体装置的方法，形成低浓度体区22b的步骤和形成柱区24的步骤以与实施例1基本相同的方式进行。因此，获得图7的曲线图n1、n3和p中所示的分布。根据实施例2的制造的方法，执行形成势垒区26的步骤，使得n型杂质的平均停止位置成为对应于势垒区26的深度。另外，注入n型杂质，使得平均停止位置成为这样的深度，在该深度没有分布通过在柱区24中的杂质注入所注入的n型杂质。因此，如图7所示，极大值A2形成在曲线图n3的值基本上为零的深度处。因此，通过将势垒区26形成在曲线图n3的值基本上为零的深度处，势垒区26中的n型杂质浓度可降低更多。因此，实施例3的半导体装置不大可能引起闩锁。
在实施例4的半导体装置中，如图8所示，下部体区80形成在势垒区26和漂移区28之间。实施例4的半导体装置的其他结构与实施例1的半导体装置的那些相同。
在实施例1的半导体装置中，当IGBT被关断时，势垒区26和漂移区28被耗尽，电压由耗尽区保持。因为体区22的角部22c(面对柱区24和势垒区26的角部：参照图1)这样地面对耗尽区，电场很可能集中在角部22c。
另一方面，在实施例4的半导体装置中，耗尽层主要从下部体区80扩展入漂移区28。因此，电压主要施加至漂移区28。因此，高电压不太可能产生在体区22的角部22c的附近，电场也不太可能集中在角部22c。因此，实施例4的半导体装置具有高的雪崩电阻。
此外，当下部体区80通过杂质的注入和扩散而形成时，注入在下部体区80中的p型杂质的一部分也分布到势垒区26。由于在势垒区26中p型杂质成为n型杂质的相对物(counterpart)，势垒区26中的实际n型杂质浓度变低。因此，耗尽层变得更加难以扩展到体区22内。因此，实施例4的半导体装置更不易引起闩锁。
在如上所述的实施例的每个中，在低浓度体区22b中注入p型杂质的步骤中，在柱区24中也注入p型杂质。然而，在相关的步骤中，对应于柱区24的表面可以被掩蔽，以便不在柱区24中注入p型杂质。根据这样的结构，可以降低在形成柱区24的步骤中的n型杂质的注入浓度。结果是，还可以降低在形成势垒区26的步骤中的n型杂质的注入浓度。因此，半导体装置能够更不太可能引起闩锁。在这种情况下，柱区24中的p型杂质浓度的平均值可以设定为小于1×1015个原子/cm3。
另外，在上述各实施例中，虽然阳极区34形成在二极管区92中，但是不一定需要阳极区34。例如，在半导体基板12的整个顶表面侧上，可以形成图1的IGBT区90的顶表面侧的结构。IGBT区90中的体区22可以以与阳极区34基本相同的方式操作。此外，如上所述，IGBT区90中的柱区24以与二极管区92中的柱区24基本相同的方式操作。在这种情况下，体区22结合了作为阳极区34的功能。因此，即使在这样的结构中，半导体装置可以以与上述各实施例大致相同的方式操作。
另外，在上述各实施例中，虽然形成了缓冲区30，但是也可以不形成缓冲区30。即，漂移区28可以直接接触集电极区32。
另外，在上述各实施例中，虽然折点X1位于势垒区26中，但折点X1可以位于柱区24中。
虽然本发明的具体实施例已经详细地描述，但是这些仅仅是说明性的，并不限制本发明。上述例举的具体实施例的各种变化和修改都包括在本发明中。本说明书或附图中描述的技术要素单独或以其各种组合发挥技术有用性。

Claims (7)

1.一种半导体装置，所述半导体装置包括：
半导体基板；
上部电极，所述上部电极形成在所述半导体基板的顶表面上；
下部电极，所述下部电极形成在所述半导体基板的底表面上；以及
栅电极，其中
发射极区、体区、柱区、势垒区、漂移区、集电极区和阴极区形成在所述半导体基板中，
所述发射极区具有n型杂质并且连接到所述上部电极，
所述体区具有p型杂质，其形成在所述发射极区的横向侧上和下侧上，并且连接到所述上部电极，
所述柱区具有n型杂质，其形成在所述体区的横向侧上，并沿着从所述半导体基板的所述顶表面到所述体区的下端的深度延伸，所述柱区连接到所述上部电极，并且通过所述体区而与所述发射极区分隔，
所述势垒区具有n型杂质，其形成在所述体区和所述柱区的下侧上，并通过所述体区而与所述发射极区分隔，
所述漂移区具有n型杂质，其形成在所述势垒区的下侧上，并通过所述势垒区而与所述发射极区分隔，且具有比所述势垒区中的n型杂质浓度低的n型杂质浓度，
所述集电极区具有p型杂质，其形成在所述漂移区的下侧上，且连接到所述下部电极，并通过所述漂移区而与所述势垒区分隔，
所述阴极区具有n型杂质，其形成在所述漂移区的所述下侧上，并连接到所述下部电极，所述阴极区通过所述漂移区而与所述势垒区分隔，并具有比所述漂移区中的所述n型杂质浓度高的n型杂质浓度，
穿过所述发射极区、所述体区和所述势垒区并到达所述漂移区的沟槽形成在所述半导体基板的所述顶表面上，
所述沟槽的内表面覆盖有栅极绝缘膜，
所述栅电极布置在所述沟槽中，
在所述柱区和所述势垒区中沿深度方向的n型杂质浓度分布具有在所述柱区中的极大值，并且
所述n型杂质浓度分布沿所述深度方向在比所述柱区中的所述极大值深的侧上具有折点。
2.根据权利要求1所述的半导体装置，其中所述n型杂质浓度分布具有在所述势垒区中的极大值。
3.根据权利要求1或2所述的半导体装置，其中
p型下部体区形成在所述势垒区和所述漂移区之间，并且
所述下部体区分隔所述势垒区和所述漂移区，并通过所述势垒区而与所述体区分隔，且通过所述漂移区而与所述集电极区和所述阴极区分隔。
4.根据权利要求1至3中的任一项所述的半导体装置，其中所述柱区中p型杂质浓度的平均值小于1×1015个原子/cm3。
5.一种制造包括半导体基板、上部电极、下部电极和栅电极的半导体装置的方法，所述方法包括：
通过在所述半导体基板中注入n型杂质来形成势垒区；
通过在所述半导体基板中注入n型杂质来形成柱区；以及
当形成所述势垒区时，使所述n型杂质分布到比形成所述柱区的区深的位置，其中
所述上部电极形成在所述半导体基板的顶表面上，
所述下部电极形成在所述半导体基板的底表面上，
发射极区、体区、所述柱区、所述势垒区、漂移区、集电极区和阴极区形成在所述半导体基板中，
所述发射极区具有n型杂质并且连接到所述上部电极，
所述体区具有p型杂质，其形成在所述发射极区的横向侧上和下侧上，并且连接到所述上部电极，
所述柱区具有n型杂质，其形成在所述体区的横向侧上，并沿着从所述半导体基板的所述顶表面到所述体区的下端的深度延伸，所述柱区连接到所述上部电极，并且通过所述体区而与所述发射极区分隔，
所述势垒区具有n型杂质，其形成在所述体区和所述柱区的下侧上，并通过所述体区而与所述发射极区分隔，
所述漂移区具有n型杂质，其形成在所述势垒区的下侧上，并通过所述势垒区而与所述发射极区分隔，且具有比所述势垒区的n型杂质浓度低的n型杂质浓度，
所述集电极区具有p型杂质，其形成在所述漂移区的下侧上，且连接到所述下部电极，并通过所述漂移区而与所述势垒区分隔，
所述阴极区具有n型杂质，其形成在所述漂移区的所述下侧上，并连接到所述下部电极，所述阴极区通过所述漂移区而与所述势垒区分隔，并具有比所述漂移区中的所述n型杂质浓度高的n型杂质浓度，
穿过所述发射极区、所述体区和所述势垒区并到达所述漂移区的沟槽形成在所述半导体基板的所述顶表面上，
所述沟槽的内表面覆盖有栅极绝缘膜，并且
所述栅电极布置在所述沟槽中。
6.根据权利要求5所述的制造的方法，进一步包括：
使当形成所述势垒区时所述n型杂质的平均停止位置比当形成所述柱区时所述n型杂质的平均停止位置深。
7.根据权利要求5或6所述的制造的方法，进一步包括：
通过在所述半导体基板中注入p型杂质来形成所述体区；以及
当形成所述体区时，通过掩蔽形成所述柱区的区的至少一部分来在所述半导体基板中注入所述p型杂质。
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